JP2008232685A

JP2008232685A - 半導体試験装置

Info

Publication number: JP2008232685A
Application number: JP2007069807A
Authority: JP
Inventors: Kazuhiko Murata; 和彦村田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-03-19
Filing date: 2007-03-19
Publication date: 2008-10-02
Also published as: TW200842377A; KR20080085670A

Abstract

【課題】ケーブルの減衰による誤判定を無くすことにより安定した試験を可能とし、特にケーブル長の変化に対しても容易に対応できる汎用性を備えた半導体試験装置を提供する。
【解決手段】ＤＵＴ１に試験信号を印加し、ＤＵＴ１から出力され伝送路２を経由した入力電圧Ｖ２をコンパレータ４で比較電圧VOH,VOLと比較し、判定回路５で比較結果を期待値と論理比較してパス／フェイル判定を行う半導体試験装置において、期待値に変化があるときは、比較電圧を前記伝送路２の信号減衰量に対応して減衰させた比較電圧VOH2,VOL2とすることを特徴とする。
【選択図】図１

Description

本発明は、ＩＣテスタ等の半導体試験装置に関し、特にパス／フェイル判定の誤判定の改善に関する。

一般に、半導体試験装置は、被試験対象（ＤＵＴ）であるＩＣ，ＬＳＩ等に試験信号を与え、ＤＵＴの出力を測定し、ＤＵＴの良否の判定を行うものである。半導体試験装置は、テストヘッド内にドライバ回路とコンパレータ回路の組み合わせからなるピンエレクトロニクス基板を有し、ここで試験信号の出力とＤＵＴの評価が行われる。

図３は従来の半導体試験装置の構成を示す構成ブロック図である。テストヘッド内のＤＵＴ１はケーブル２を介してピンエレクトロニクス基板３と接続される。ピンエレクトロニクス基板３において、コンパレータ４はＤＵＴ１の出力信号を比較電圧VOH,VOLと比較する２レベル用コンパレータである。判定回路５は、コンパレータ４の出力信号をストローブ信号ＳＴＲのタイミングにおいて、予めプログラムされた期待値と比較し、良品／不良品（Pass/Fail）判定を行う。

図３の装置の動作を次に説明する。ＤＵＴ１から出力された電圧信号Ｖ１はケーブル２を通過した後電圧信号Ｖ２となり、コンパレータ４で比較電圧（VOH,VOL）と比較される。コンパレータ４から出力される論理信号（比較結果）は判定回路５において、ストローブ信号ＳＴＲのタイミングにおいて、予めプログラムされた期待値と比較され、良品／不良品（Pass/Fail）が判定される。

半導体試験装置に関連する先行技術文献としては次のようなものがある。

特開２００４−１１７１００号公報

図４は図３の装置の動作を説明するためのタイムチャートである。ＤＵＴ出力波形Ｖ１に対し、コンパレータ入力波形Ｖ２はケーブル２における減衰により、立ち上がり／立ち下がり時間が劣化する。したがって、狭いパルス幅の信号では、ＤＵＴの出力振幅が正しい応答を示していてもピンエレクトロニクス入力点において規定値に達しないため、パス品（良品）をフェイル品（不良品）と誤判定するおそれがある。図４の例では３つのストローブタイミングにおいて誤判定が生じている。

ケーブルによる減衰の補正はアナログ的にピーキングを発生する方式が一般的である。しかし、多種のＤＵＴに対応するためにケーブル長はＤＵＴごとに異なるので、アナログピーキング方式ではケーブル長変化に対応することは困難である。

本発明はこのような課題を解決しようとするもので、ケーブルの減衰による誤判定を無くすことにより安定した試験を可能とし、特にケーブル長の変化に対しても容易に対応できる汎用性を備えた半導体試験装置を提供することを目的とする。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴの出力電圧が伝送路を介してコンパレータに入力されて比較電圧と比較され、その比較結果が判定回路で期待値と論理比較されてパス／フェイル判定される半導体試験装置において、
前記期待値に変化があるときは、前記比較電圧を前記伝送路における前記出力電圧の減衰量に対応して減衰させた値とする
ことを特徴とする。

請求項２記載の発明は、
ＤＵＴの出力電圧が伝送路を介してコンパレータに入力されて比較電圧と比較され、その比較結果が判定回路で期待値と論理比較されてパス／フェイル判定される半導体試験装置において、
ＤＵＴの出力電圧が伝送路を介して伝えられる入力電圧が第１の比較電圧と比較される第１のコンパレータと、
前記期待値に変化がないとき、前記第１のコンパレータの比較結果が前記期待値と論理比較されてパス／フェイル判定される第１の判定回路と、
前記入力電圧が、前記伝送路における前記出力電圧の減衰量に対応して減衰した値の、第２の比較電圧と比較される第２のコンパレータと、
前記期待値に変化があるとき、前記第２のコンパレータの比較結果が前記期待値と論理比較されてパス／フェイル判定される第２の判定回路と
を備えたことを特徴とする。

請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記比較電圧を切り換えるスイッチ
を備えたことを特徴とする。

以上説明したことから明らかなように、本発明によれば、ＤＵＴの出力電圧が伝送路を介してコンパレータに入力されて比較電圧と比較され、その比較結果が判定回路で期待値と論理比較されてパス／フェイル判定される半導体試験装置において、前記期待値に変化があるときは、前記比較電圧を前記伝送路における前記出力電圧の減衰量に対応して減衰させた値とすることにより、ケーブルの減衰による誤判定を改善し、第２の比較電圧の適切な設定によりケーブル長の変化に対しても容易に対応することができる。

以下本発明の実施の形態について図面を用いて詳細に説明する。

図１は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。図３と同一の箇所は同じ記号を付して重複した説明を省略する。テストヘッド内のＤＵＴ１はケーブル２を介してピンエレクトロニクス基板３０と接続される。ピンエレクトロニクス基板３０において、コンパレータ１４はケーブル２を経由したＤＵＴ１の出力信号電圧を第２の比較電圧VOH2,VOL2と比較する第２の２レベル用コンパレータである。ここで、比較電圧VOH2,VOL2は、ＤＵＴ出力信号Ｖ１のケーブル２による減衰に応じて比較電圧VOH,VOLを減衰させた任意の値（例えば比較電圧VOH,VOLの８０％など。）を用いる。判定回路１５は、コンパレータ１４の出力信号をストローブ信号ＳＴＲ１のタイミングにおいて、予めプログラムされた期待値と比較し、良品／不良品（Pass/Fail）判定を行う。判定回路５は、コンパレータ４の出力信号をストローブ信号ＳＴＲ２のタイミングにおいて、予めプログラムされた期待値と比較し、良品／不良品（Pass/Fail）判定を行う。ここでケーブル２はＤＵＴから出力された電圧をコンパレータ４，１４に伝える伝送路を構成する。

図１の装置の動作を図２のタイムチャートを用いて次に説明する。コンパレータ４から出力される論理信号（比較結果）は判定回路５において、ストローブ信号ＳＴＲ２のタイミングにおいて、予めプログラムされた期待値と比較され、良品／不良品（Pass/Fail）が判定される。電圧信号Ｖ２はコンパレータ１４で比較電圧VOH2,VOL2と比較され、その結果コンパレータ１４から出力される論理信号（比較結果）は判定回路１５において、ストローブ信号ＳＴＲ１のタイミングにおいて、予めプログラムされた期待値と比較され、良品／不良品（Pass/Fail）が判定される。

半導体試験装置内には判定を行うための期待値が保持されているので、期待値から電圧信号Ｖ２が狭いパルスになるか広いパルスになるかを判別（予測）することができる。すなわち、１つ前の判定タイミングと現在の判定タイミングの間で期待値が変化（パターン変化）するとき、電圧信号Ｖ２は狭いパルスとなり、変化がないときは広いパルスとなる。したがって、パルス幅が広い場合はストローブ信号ＳＴＲ２を用いて、従来通りコンパレータ４からの論理信号（比較結果）を判定回路５でパス／フェイル判定し、パルス幅が狭い場合はストローブ信号ＳＴＲ１を用いてコンパレータ１４からの論理信号（比較結果）を判定回路１５でパス／フェイル判定する。パルス幅が狭い場合は減衰により電圧信号Ｖ２の出力振幅が正規の比較電圧VOH,VOLに達しないが、この場合は減衰を考慮した比較電圧VOH2,VOL2を用いるので、誤判定なしに試験が行われる（図２）。パルス幅が広い場合は、減衰による振幅低下がないので、正規の比較電圧VOH,VOLを用いる（図２）。

例えば、１つ前の判定タイミングと今回の判定タイミングの間で期待値が変化するときのＤＵＴ出力電圧のケーブル２における減衰量が８０％のときは、例えば（１）（２）式に示すように比較電圧も同程度に減衰させ、ケーブル２における減衰の影響が判定に現れないようにする。
VOH2＝0.8VOH （１）
VOL2＝VOL＋0.2VOH （２）
ここで、比較電圧の減衰とはHigh側の比較電圧VOH2については信号の減衰量と同程度に減衰させ、Low側の比較電圧VOL2については信号の減衰量と同程度に増加させることを意味する。

上記のような構成の半導体試験装置によれば、高速ＤＵＴを試験する場合にケーブル減衰による誤判定を改善することができるので、安定した試験が可能となる。特にストローブ信号による切換は高速性が優れている。

また、第２の比較電圧VOH2,VOL2を調節すればよいので、多種のＤＵＴに対応するためにケーブル長が変化した場合の対応が容易である。すなわち、減衰量がケーブル長に対応して変わるので、ケーブル長に応じて第２の比較電圧VOH2,VOL2をを設定すればよい。

なお、高速性能は多少落ちるが、ハードウエアを減らしてコストダウンを図るために、第２の判定回路１５を省略し、コンパレータ４及びコンパレータ１４からの論理信号（比較結果）をスイッチ（ＦＥＴ，リレー等）などで切り換えて判定回路６で判定してもよい。さらに、１つのコンパレータの比較電圧をスイッチ（ＦＥＴ，リレー等）などで切り換えてもよい。

また、期待値の直近の変化が１つ前の判定タイミングと現在の判定タイミングとの間に存在するときは比較電圧の減衰量を正規の比較電圧の６０％、２つ前の判定タイミングと１つ前の判定タイミングとの間にあるときは８０％とする等、期待値の変化したタイミングから遠ざかるほど比較電圧の減推量を減少させてもよい。

本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。図１の装置の動作を説明するためのタイムチャートである。従来の半導体試験装置の構成を示す構成ブロック図である。図３の装置の動作を説明するためのタイムチャートである。

符号の説明

１ＤＵＴ
２伝送路
４コンパレータ
５判定回路
１４第２のコンパレータ
ＳＴＲ１ストローブ信号
Ｖ２入力電圧
VOH,VOL 比較電圧
VOH2,VOL2 第２の比較電圧

Claims

ＤＵＴの出力電圧が伝送路を介してコンパレータに入力されて比較電圧と比較され、その比較結果が判定回路で期待値と論理比較されてパス／フェイル判定される半導体試験装置において、
前記期待値に変化があるときは、前記比較電圧を前記伝送路における前記出力電圧の減衰量に対応して減衰させた値とする
ことを特徴とする半導体試験装置。
ＤＵＴの出力電圧が伝送路を介してコンパレータに入力されて比較電圧と比較され、その比較結果が判定回路で期待値と論理比較されてパス／フェイル判定される半導体試験装置において、
ＤＵＴの出力電圧が伝送路を介して伝えられる入力電圧が第１の比較電圧と比較される第１のコンパレータと、
前記期待値に変化がないとき、前記第１のコンパレータの比較結果が前記期待値と論理比較されてパス／フェイル判定される第１の判定回路と、
前記入力電圧が、前記伝送路における前記出力電圧の減衰量に対応して減衰した値の、第２の比較電圧と比較される第２のコンパレータと、
前記期待値に変化があるとき、前記第２のコンパレータの比較結果が前記期待値と論理比較されてパス／フェイル判定される第２の判定回路と
を備えたことを特徴とする半導体試験装置。
前記比較電圧を切り換えるスイッチ
を備えたことを特徴とする請求項１記載の半導体試験装置。