TWI494573B - 用於判斷第一接腳與第二接腳之連接狀態的檢測電路與檢測方法 - Google Patents

用於判斷第一接腳與第二接腳之連接狀態的檢測電路與檢測方法 Download PDF

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Description

用於判斷第一接腳與第二接腳之連接狀態的檢測電路與檢測 方法
本發明所揭露之實施例係有關於判斷晶片上接腳的連接狀態，尤指一種利用相位差來判斷一第一接腳與一第二接腳之連接狀態的檢測電路與檢測方法。
一般而言，晶片在出貨給系統廠商之前，會先針對晶片的每根接腳做開路與短路測試(open/short test)。在正常操作情形下，當客戶將晶片銲上印刷電路板上後，接腳與接腳之間通常只會連接有負載電阻，然而，因為接腳焊錫空接、沾錫不良等原因，會導致晶片的接腳可能會有開路/短路等問題，使得晶片無法正常運作，如此一來，系統廠商便必須另外想辦法(例如，設計夾治具等)來驗證印刷電路板的完成品，進而將可能有問題的印刷電路板篩選出來。
因此，有需要提供一種使用較低的成本的方法來檢驗印刷電路板的完成品，以降低印刷電路板的生產成本並且提升印刷電路板的良率，進而減少印刷電路板在出貨之後遭受到退貨的可能性。
因此，本發明的目的之一在於提出一種利用相位差來判斷一第一接腳與一第二接腳之連接狀態的檢測電路與檢測方法，以解決上述之問題。
依據本發明之一實施例，其揭示一種判斷一第一接腳與一第二接腳之連接狀態的檢測電路。該檢測電路包含有一訊號產生單元、一邏輯單元以及一決定單元。該訊號產生單元耦接於該第一接腳，用來產生一第一訊號至該第一接腳。該邏輯單元耦接於該訊號產生單元與該第二接腳，用來根據輸出至該第一接腳之該第一訊號以及自該第二接腳所接收之一第二訊號來產生一決定訊號。該決定單元耦接於該邏輯單元，用來根據該決定訊號來決定該第一接腳與該第二接腳之連接狀態。
依據本發明之另一實施例，其揭示一種判斷一第一接腳與一第二接腳之連接狀態的檢測方法。該檢測方法包含有：產生一第一訊號至該第一接腳；根據輸出至該第一接腳之該第一訊號以及自該第二接腳所接收之一第二訊號來產生一決定訊號；以及根據該決定訊號來決定該第一接腳與該第二接腳之連接狀態。
由上可知，本發明提供一種檢測電路與檢測方法可以在印刷電路板完成後，用來檢驗晶片中的接腳彼此之間的連接狀態，以降低印刷電路板的生產成本並且提升印刷電路板的良率，進而減少印刷電路板在出貨之後遭受到退貨的可能性。
10‧‧‧印刷電路板
100、300、400‧‧‧檢測電路
110‧‧‧訊號產生單元
120‧‧‧邏輯單元
130、330、430‧‧‧決定單元
140、150‧‧‧施密特觸發器
21‧‧‧負載
23‧‧‧非理想短路電阻
332‧‧‧突波消除電路
432‧‧‧波寬偵測電路
第1圖為本發明檢測電路之一實施例的示意圖。
第2A圖為本發明檢測電路檢測接腳X與接腳Y之間為短路之一範例的示意圖。
第2B圖為本發明檢測電路檢測接腳X與接腳Y之間為開路之一範例的示意圖。
第2C圖為本發明檢測電路檢測接腳X與接腳Y之間具有一負載之一範例的示意圖。
第2D圖為本發明檢測電路檢測接腳X與接腳Y之間具有一非理想短路電阻之一範例的示意圖。
第3圖為本發明檢測電路之另一實施例的示意圖。
第4圖為本發明檢測電路之另一實施例的示意圖。
第5圖為本發明檢測方法之一實施例的流程圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第1圖，第1圖為本發明檢測電路之一實施例的示意圖。在第1圖中，印刷電路板(printed circuit board,PCB)10上具有一晶片的接腳X與接腳Y，其中接腳X與接腳Y之間有可能透過負載彼此連接、形成開路或是形成短路。在本實施例中，檢測電路100分別連接到接腳X與接腳Y，以偵測接腳X與接腳Y之間的連接狀態。檢測電路100包含有(但不侷限於)一訊號產生單元110、一邏輯單元120、一決定單元130以及複數個施密特觸發器(Schmitt trigger)140與150。訊號產生單元110耦接於接腳X，並且用來產生一第一訊號 (例如檢測訊號S_TS)至接腳X，此時在接腳Y將會產生一個相對應的第二訊號(例如比較訊號S_TS’)。舉例來說，若是接腳X與接腳Y之間有可能透過一負載21彼此連接，則比較訊號S_TS’將會是檢測訊號S_TS經過延遲1/RC時間後的一延遲訊號，其中R為負載21的大小，C則為接腳X與接腳Y之間寄生電容的大小。邏輯單元120耦接於訊號產生單元110以及接腳Y，並且用來根據檢測訊號S_TS以及比較訊號S_TS’之間的相位差來產生一決定訊號S_DT，舉例來說，邏輯單元120可透過互斥或(exclusive-or,XOR)閘或是反互斥或(exclusive-nor,XNOR)閘等邏輯電路來實作。決定單元130耦接邏輯單元120，並且用來根據決定訊號S_DT來決定接腳X與接腳Y之連接狀態。請注意，測試訊號S_TS可以是一個週期性的方波、三角波、弦波或者階梯狀訊號(step signal)等，然而此僅作為範例說明之用，並非作為本發明之一限制條件。此外，在另一實施例中，為了將檢測訊號S_TS以及比較訊號S_TS’的波形轉換成較乾淨的數位信號，可以分別在檢測訊號S_TS以及比較訊號S_TS’的訊號路徑加上施密特觸發器140與150來消除雜訊干擾(亦即，接腳X透過施密特觸發器140耦接於邏輯單元120，並且接腳Y透過施密特觸發器150耦接於邏輯單元120)，以產生乾淨的數位信號，然後再將數位信號交由後端的邏輯單元120來進行處理。然而，施密特觸發器140與150係為非必要的元件，亦即，於一設計變化中，亦可省略施密特觸發器140與150。
請參考第2A圖，第2A圖為本發明檢測電路100檢測接腳X與接腳Y之間為短路之一範例的示意圖。在本實施例中，檢測訊號S_TS為一週期性的方波，並且邏輯單元120為一互斥或閘。在第2A圖中，由於接腳X與接腳Y之間為短路，因此檢測訊號S_TS與比較訊號S_TS’之間沒有相位差，也就是說，邏輯單元120所產生的決定訊號S_DT為一邏輯準位為0的輸出訊號。請注意，若是邏輯單元120改用XNOR閘來實作，此時邏輯單元120所產生的決定訊號S_DT將為一邏輯準位為1的輸出訊號。換句話說，決定單元130可以 透過判斷決定訊號S_DT是否僅具有單一準位(0或1)來判斷接腳X與接腳Y之間是否為短路。
請參考第2B圖，第2B圖為本發明檢測電路100檢測接腳X與接腳Y之間為開路之一範例的示意圖。在本實施例中，檢測訊號S_TS為一週期性的方波，並且邏輯單元120為一互斥或閘。在第2B圖中，由於接腳X與接腳Y之間為開路，因此檢測訊號S_TS並不會傳送至接腳Y，換句話說，此時接腳Y的電壓是處於浮動(floating)的狀態。於一實施例中，可以在接腳Y加上一個弱下拉(weakly pull down)電路或是弱上拉(weakly pull high)電路來定義接腳Y的電壓位準，舉例來說，若是接腳Y連接於弱下拉電路的話，在接腳X與接腳Y之間為開路的情況下，接腳Y就會輸出邏輯準位為0的比較訊號S_ST’，此時邏輯單元120所產生的決定訊號S_DT將會與檢測訊號S_TS完全相同。換句話說，決定單元130可以透過判斷決定訊號S_DT的特性(例如，頻率)是否與檢測訊號S_TS的特性(例如，頻率)相同來判斷接腳X與接腳Y之間是否為開路。
請參考第2C圖，第2C圖為本發明檢測電路100檢測接腳X與接腳Y之間具有負載21之一範例的示意圖。在本實施例中，檢測訊號S_TS為一週期性的方波，並且邏輯單元120為一互斥或閘。在第2C圖中，由於接腳X透過負載21連接於接腳Y，因此檢測訊號S_TS與比較訊號S_TS’之間會具有一相位差，也就是說，在經過邏輯單元120對檢測訊號S_TS與比較訊號S_TS’進行互斥或的邏輯運算後，所產生的脈衝訊號(亦即，決定訊號S_DT)的頻率將會是原本檢測訊號S_TS(或是比較訊號S_TS’)的頻率的兩倍。換句話說，決定單元130可以透過判斷決定訊號S_DT的頻率是否為檢測訊號S_TS(或是比較訊號S_TS’)的頻率的兩倍來判斷接腳X與接腳Y之間是否具有負載。
請注意，接腳X與接腳Y之間除了晶片本身所規範的負載21之外， 也可能會存在有因不良的製程或是焊接的瑕疵所造成的非理想短路電阻(亦及，阻值為非接近0歐姆的電阻)，因此也會造成檢測訊號S_TS與比較訊號S_TS’之間產生相位差。請參考第2D圖，第2D圖為本發明檢測電路100檢測接腳X與接腳Y之間具有一非理想短路電阻23之一範例的示意圖。由於非理想短路電阻23通常遠小於負載21，因此非理想短路電阻23所造成之檢測訊號S_TS與比較訊號S_TS’之間的相位差也會很小。由第2D圖可知，由於在經過邏輯單元120對檢測訊號S_TS與比較訊號S_TS’進行互斥或的邏輯運算後，所產生的脈衝訊號的波寬(pulse width)很小，因此可以視為決定訊號S_DT上所產生的突波(glitch)訊號。
請參考第3圖，第3圖為本發明檢測電路之另一實施例的示意圖。檢測電路300與檢測電路100的操作大致上相似，其主要的不同之處在於決定單元330包含有一突波消除電路332，用來消除非理想短路電阻23所產生的突波，使得檢測電路300可依據消除突波後的決定訊號S_DT’來決定接腳X與接腳Y之間的連接情形。舉例來說，突波消除電路332可以透過延遲電路與及閘(AND gate)來實作。然而，此僅作為範例說明之用，並非作為本發明之一限制條件，突波消除電路332亦可採用其他的電路組態來加以實作。
請參考第4圖，第4圖為本發明檢測電路之另一實施例的示意圖。檢測電路400與檢測電路100的操作大致上相似，其主要的不同之處在於決定單元430包含有一波寬偵測電路432，用來偵測決定訊號S_DT的波寬。如前所述，由於接腳X與接腳Y之間的電阻值會影響決定訊號S_DT的波寬，因此透過偵測決定訊號S_DT波寬的大小，就可以估計接腳X與接腳Y之間的電阻值的大小，使得檢測電路400可推估出的阻值大小，來決定接腳X與接腳Y之間的連接情形。舉例來說，波寬偵測電路432可以透過複數組延遲電路來實作。然而，此僅作為範例說明之用，並非作為本發明之一限制條件，波寬偵測電 路432亦可採用其他的電路組態來進行實作。
請參考第5圖，第5圖為本發明檢測方法之一實施例的流程圖。請注意，假若可獲得實質上相同的結果，則這些步驟並不一定要遵照第5圖所示的執行次序來執行。該方法可應用於檢測電路100/300/400，並可簡短地總結如下。
步驟500：開始。
步驟501：產生檢測訊號S_TS至接腳X。
步驟502：根據檢測訊號S_TS以及自接腳Y所接收的比較訊號S_TS’來產生一決定訊號S_DT。
步驟503：根據決定訊號S_DT來決定接腳X與接腳Y之連接狀態。
步驟504：結束。
上述的檢測方法係用來說明檢測電路100/300/400的各項操作，而第5圖中每一步驟的詳細內容皆可於參考關於檢測電路100/300/400的說明內容之後便能輕易地了解，詳細說明及變化可參考前述，為簡潔起見，故於此不再贅述。
總結來說，本發明利用訊號之間的相位差來決定晶片上的接腳之間的電阻值，以判斷接腳之間的連接狀態，因此，本發明所提出的檢測電路與檢測方法可以在印刷電路板完成後，用來檢驗晶片中的接腳彼此之間的連接狀態，以降低印刷電路板的生產成本並且提升印刷電路板的良率，進而減少印刷電路板在出貨之後遭受到退貨的可能性。
10‧‧‧印刷電路板
100‧‧‧檢測電路
110‧‧‧訊號產生單元
120‧‧‧邏輯單元
130‧‧‧決定單元
140、150‧‧‧施密特觸發器
21‧‧‧負載

Claims (14)

  1. 一種用於判斷一晶片的一第一接腳與一第二接腳之連接狀態的檢測電路，包含有：一訊號產生單元，耦接於該第一接腳，用來產生一第一訊號至該第一接腳；一邏輯單元，耦接於該訊號產生單元與該第二接腳，用來根據輸出至該第一接腳之該第一訊號以及自該第二接腳所接收之一第二訊號來產生一決定訊號；以及一決定單元，耦接於該邏輯單元，用來根據該決定訊號來決定該第一接腳與該第二接腳之連接狀態。
  2. 如申請專利範圍第1項所述之檢測電路，其中該訊號產生單元所產生之該第一訊號可以是一個週期性的方波、三角波、弦波或者階梯狀訊號(step signal)等。
  3. 如申請專利範圍第1項所述之檢測電路，其中該邏輯單元係偵測該第一訊號以及該第二訊號之間的相位差，來設定該決定訊號。
  4. 如申請專利範圍第3項所述之檢測電路，其中該邏輯單元包含有：一互斥或(exclusive-or,XOR)/反互斥或(exclusive-nor,XNOR)閘，用來對該第一訊號與該第二訊號進行互斥或/反互斥或的邏輯運算，以產生該決定訊號。
  5. 如申請專利範圍第1項所述之檢測電路，其中當該決定訊號僅具有單一邏輯準位時，該決定單元決定該第一接腳與該第二接腳之連接狀態為短路。
  6. 如申請專利範圍第1項所述之檢測電路，其中該訊號產生單元所產生之該第一訊號為一週期性檢測訊號，當該決定訊號的頻率為該第一訊號的頻率之兩倍時，該決定單元決定該第一接腳透過一負載連接於該第二接腳。
  7. 如申請專利範圍第1項所述之檢測電路，其中該訊號產生單元所產生之該第一訊號為一週期性檢測訊號，當該決定訊號的頻率與該檢測訊號的頻率相同時，該決定單元決定該第一接腳與該第二接腳之連接狀態為開路。
  8. 一種用於判斷一晶片的一第一接腳與一第二接腳之連接狀態的檢測方法，包含有：產生一第一訊號至該第一接腳；根據輸出至該第一接腳之該第一訊號以及自該第二接腳所接收之一第二訊號來產生一決定訊號；以及根據該決定訊號來決定該第一接腳與該第二接腳之連接狀態。
  9. 如申請專利範圍第8項所述之檢測方法，其中該第一訊號可以是一個週期性的方波、三角波、弦波或者階梯狀訊號(step signal)等。
  10. 如申請專利範圍第8項所述之檢測方法，其中產生該決定訊號之步驟包含有：偵測該第一訊號以及該第二訊號之間的相位差，來設定該決定訊號。
  11. 如申請專利範圍第10項所述之檢測方法，其中偵測該第一訊號以及該第二訊號之間的相位差，來設定該決定訊號之步驟包含有：對該第一訊號與該第二訊號進行互斥或/反互斥或的邏輯運算，以產生該決定訊號。
  12. 如申請專利範圍第8項所述之檢測方法，其中當該決定訊號僅具有單一邏輯準位時，決定該第一接腳與該第二接腳之連接狀態為短路。
  13. 如申請專利範圍第8項所述之檢測方法，其中該訊號產生單元所產生之該第一訊號為一週期性檢測訊號，當該決定訊號的頻率為該第一訊號的頻率之兩倍時，決定該第一接腳透過一負載連接於該第二接腳。
  14. 如申請專利範圍第8項所述之檢測方法，其中該訊號產生單元所產生之該第一訊號為一週期性檢測訊號，當該決定訊號的頻率與該檢測訊號的頻率相同時，決定該第一接腳與該第二接腳之連接狀態為開路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9482724B2 (en) * 2014-04-07 2016-11-01 Fairchild Korea Semiconductor Ltd. Load detecting method and power supply device where the method is applied
TWI555991B (zh) 2015-02-11 2016-11-01 友達光電股份有限公司 積體電路及判斷積體電路之接腳連接狀況的方法
TWI607220B (zh) * 2016-09-05 2017-12-01 中華精測科技股份有限公司 晶片測試架構及其電路板
US11959962B2 (en) * 2022-06-23 2024-04-16 Qualcomm Incorporated Integrated circuit package with internal circuitry to detect external component parameters and parasitics

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791359A (en) * 1987-11-18 1988-12-13 Zehntel, Inc. Method of detecting possibly electrically-open connections between circuit nodes and pins connected to those nodes
US5504432A (en) * 1993-08-31 1996-04-02 Hewlett-Packard Company System and method for detecting short, opens and connected pins on a printed circuit board using automatic test equipment
US6594797B1 (en) * 2000-03-09 2003-07-15 Xilinx, Inc. Methods and circuits for precise edge placement of test signals
CN101458289A (zh) * 2007-12-13 2009-06-17 鸿富锦精密工业（深圳）有限公司 主机板线路检测装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737701B2 (en) * 2007-09-26 2010-06-15 Agilent Technologies, Inc. Method and tester for verifying the electrical connection integrity of a component to a substrate
CN102565621A (zh) 2012-03-02 2012-07-11 北京和利时系统工程有限公司 一种应答器电缆状态的检测装置及检测方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791359A (en) * 1987-11-18 1988-12-13 Zehntel, Inc. Method of detecting possibly electrically-open connections between circuit nodes and pins connected to those nodes
US5504432A (en) * 1993-08-31 1996-04-02 Hewlett-Packard Company System and method for detecting short, opens and connected pins on a printed circuit board using automatic test equipment
US6594797B1 (en) * 2000-03-09 2003-07-15 Xilinx, Inc. Methods and circuits for precise edge placement of test signals
CN101458289A (zh) * 2007-12-13 2009-06-17 鸿富锦精密工业（深圳）有限公司 主机板线路检测装置

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