JP2002214293A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の不良チップ判定テストを実施するシス
テムは、欠陥を有する本来フェイルであるチップを良品
であると判定する場合があり、製品の信頼性を著しく損
なう可能性があるという課題があった。 【解決手段】 半導体装置において、テスト結果出力用
のクロック信号を出力するテストタイミング生成回路１
２と、テスト結果に係る信号を出力するテスト判定回路
１３と、ＨレベルおよびＬレベルの信号を交互に出力す
るＤフリップフロップ４１と、テスト判定回路１３およ
びＤフリップフロップ４１から出力される信号を入力し
て演算結果を外部に出力する排他的ＮＯＲ回路４２とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に係
り、特に不良チップの判定テストに対する信頼性を向上
させるテスト制御回路を備えた半導体装置に関するもの
である。

【０００２】

【従来の技術】図７は、従来の不良チップ判定テストを
実施する際の装置構成を示す図である。図７において、
１はテスト対象のチップ（半導体装置）、２はチップ１
に係るテストを実施するテスタ、３はデータ信号線、４
はテストパターン信号線である。なお、データ信号線３
は時分割にデータ伝送を実施することでチップ１とテス
タ２との間において双方向にデータを伝送することが可
能である。また、テストパターン信号線４は、テストパ
ターンに含めてアドレス信号、コントロール信号、クロ
ック信号等も伝送する。

【０００３】チップ１に係る不良チップ判定テストを実
施する際には、まずテスタ２がデータ信号線３およびテ
ストパターン信号線４を介してそれぞれデータおよびテ
ストパターンを伝送する。次に、チップ１は、入力した
データおよびテストパターンに基づいてデータ演算処理
を実施し、演算結果をデータ信号線３を介してテスタ２
へ伝送する。テスタ２は、入力された演算結果に係るデ
ータを期待値と比較して、チップ１に欠陥が存在するか
否かを判定する。

【０００４】図８は、従来の不良チップ判定テストを実
施するシステムの内部構成の一例を示す図である。図８
において、図７と同一符号は同一または相当部分を示す
のでその説明を省略する。１０はテスト対象回路、１１
はテスト制御回路、１２はテストタイミング生成回路、
１３はテスト判定回路、１４は出力ゲート、１５，１
６，１７，１８，１９，２０，２１は信号線、２２，２
３は外部端子である。なお、信号線１５〜２１について
は、一部重複が生じるが説明を簡単にするために分岐し
たものについては別番号を付して区別するものとしてい
る。また、３１は比較回路、３２はテストパターン生成
回路、３３，３４は信号線、３５，３６は外部端子であ
る。

【０００５】次に、上記の構成を有するチップおよびテ
スタによる不良チップ判定テストの動作について説明す
る。まず概略的な動作について述べると、テストパター
ン生成回路３２で生成されてテスタ２から出力されるテ
ストパターンは、外部端子２３を介して、テスト対象回
路１０、テスト判定回路１３およびテストタイミング生
成回路１２に入力される。また、外部端子２２および信
号線２１を介して、テスタ２からデータがテスト対象回
路１０に入力される。テスト対象回路１０は、データお
よびテストパターンが入力されると、当該データおよび
テストパターンを基にしてデータ演算処理を実施し、演
算結果に係るデータを信号線１８に出力する。テスト判
定回路１３は、信号線１８から入力された演算結果に係
るデータを参照して、テスト対象チップにおける欠陥の
存否についてパスまたはフェイルを判定して、テスト結
果としてパスの場合には信号線２０にハイレベルの電圧
レベルを有する信号を出力し、フェイルの場合には信号
線２０にローレベルの信号を出力する。このパス／フェ
イルに係る信号は、出力ゲート１４がオン状態で信号が
通過できれば、信号線３を介してテスタ２内に入力され
る。テスタ２は、比較回路３１において入力されたテス
ト結果に係る信号の電圧レベルをチェックすることで、
個別のテスト毎にパスまたはフェイルを認識する。な
お、テスト結果の出力論理については、通常、パスの場
合にハイレベルの信号を出力するとともにフェイルの場
合にローレベルの信号を出力する形態を正論理と称し、
パスの場合にローレベルの信号を出力するとともにフェ
イルの場合にハイレベルの信号を出力する形態を負論理
と称し、以降でも上記の定義に基づいて“正論理”およ
び“負論理”の用語を用いるものとする。

【０００６】テスト判定回路１３は、テスト対象回路１
０から出力される演算結果に係るデータに対する論理演
算を実施してからテスト結果を信号線２０に出力する場
合もあれば、テスト対象回路１０から出力される演算結
果に係るデータの一部をそのまま信号線２０に出力する
場合もある。また、テスト判定回路１３は、不良チップ
判定テストについてパス／フェイルを判定するに際し
て、テスタ２から出力されるテストパターンの一部を信
号線１６を介して参照する場合もある。

【０００７】テストタイミング生成回路１２は、テスタ
２から出力されるクロック信号等を信号線１７を介して
参照し、テスト結果をそれぞれ出力するタイミングを規
定するタイミングクロック信号（クロック信号）を信号
線１９に出力する。また、テストタイミング生成回路１
２は、テスト結果を外部端子２２から出力するように出
力ゲート１４をオン状態とする制御信号を出力する。

【０００８】出力ゲート１４は、外部端子２２からテス
ト結果を出力する際には上記のようにオン状態となり、
テスタ２から信号線３にデータが出力されている際には
オフ状態となってチップ１からの信号出力を遮断する。
なお、出力ゲート１４を設けることで、上記のように信
号線３を双方向に使用することが可能となる。

【０００９】図９は、テスト中の回路動作を示すタイミ
ングチャートである。チップ１およびテスタ２内の各回
路要素は、図９に示されるタイミングクロック信号に同
期して動作する。図９に示される動作例については、各
周期毎に、テスタ２がテストパターンを出力し、テスト
対象回路１０が当該テストパターンに係る演算結果を出
力し、テスト判定回路１３が入力された演算結果を基に
パス／フェイルを判定してテスト結果をテスタ２に出力
するような動作過程を想定している。テスト判定回路１
３は、タイミングクロック信号の立ち上がりエッジで前
サイクルでテスト対象回路１０から出力された演算結果
をラッチして、当該演算結果に応じた電圧レベルの信号
をテスト結果として出力する。この例においては、テス
ト結果の出力論理としては正論理を用いていて、テスト
対象回路１０から入力される演算結果の内容がパスを示
すものであればハイレベルの信号を出力し、テスト対象
回路１０から入力される演算結果の内容がフェイルを示
すものであればローレベルの電圧を出力する。矢印は、
１サイクル前にテスト対象回路１０から出力される演算
結果がテスト判定回路１３から出力されるテスト結果に
反映されることを示すものである。また、テスタ２は、
出力ゲート１４を通過するテスト結果に係る信号を入力
して、比較処理を実施することでテスト結果を認識す
る。

【００１０】図９に示される動作例では、テスト対象回
路１０が、サイクル１およびサイクル２の前サイクルで
パスに相当する演算結果を出力し、サイクル３の前サイ
クルでフェイルに相当する演算結果を出力し、サイクル
４およびサイクル５の前サイクルでパスに相当する演算
結果を出力している。したがって、テスト判定回路１３
から出力される信号の電圧レベルはサイクル３でのみフ
ェイルを示すローレベルとなる。

【００１１】図９に示された動作例は信号が伝送される
信号線における論理変化を示したものであるが、実際に
は信号線の抵抗や負荷容量に起因して、信号線の電圧変
化においては、遅延およびなまりが発生する。ここで、
“なまり”とは、信号の電圧レベルの変化に係る立ち上
がり／立ち下がり時間特性の劣化を示す用語として、通
常用いられているものである。図１０は、テスタに入力
される実際の信号波形等を示す図である。１００，１０
１，１０２は、それぞれテスト判定回路１３からテスタ
２へ入力されるテスト結果に係る信号の電圧波形を示し
ている。電圧波形１００に示されるように、テスト結果
に係る信号は、既に述べたようにクロック信号の立ち上
がりから所定の時間遅延して電圧レベルを変化させる。
さらに、信号の電圧レベルの変化になまりが生じると、
テスト結果に係る電圧波形は１０１，１０２のようにな
る。

【００１２】テスタ２内では、比較回路３１においてテ
スト結果に係る信号の電圧レベルと所定のしきい値電圧
（以下、スレッシュホルド電圧と称する）とを比較する
ことでテスト結果を認識するが、この電圧比較処理は図
１０にタイミング１０３およびタイミング１０４で示さ
れる時点で実施される。これらのタイミングにおいて、
比較回路３１は、テスト結果に係る信号の電圧レベルと
スレッシュホルド電圧とを比較して、入力電圧レベルの
ほうが大きい場合にはハイレベルの信号が入力されてい
るものと判定し、入力電圧レベルのほうが小さい場合に
はローレベルの信号が入力されているものと判定する。
電圧波形１０１については、タイミング１０３では入力
電圧レベルはスレッシュホルド電圧より大きいのでハイ
レベルの信号と判定されて正論理の場合にはパスとな
り、タイミング１０４では入力電圧レベルはスレッシュ
ホルド電圧より小さいのでローレベルの信号と判定され
て正論理の場合にはフェイルとなって、テスト判定回路
１３から出力されたテスト結果が正しく認識されること
となる。一方、電圧波形１０２については、なまりが強
くなるために、タイミング１０３では入力電圧レベルは
スレッシュホルド電圧より小さいのでローレベルの信号
と判定されて正論理の場合にはフェイルとなり、タイミ
ング１０４では入力電圧レベルはスレッシュホルド電圧
より大きいのでハイレベルの信号と判定されて正論理の
場合にはパスとなって、テスト判定回路１３から出力さ
れたテスト結果が誤って認識されることとなる。

【００１３】次に、図１１はテスト中の回路動作の他の
例を示す図である。図１１に示される動作例について
は、テスタ２から信号線３に信号を出力するサイクル
と、チップ１から信号線３にテスト結果に係る信号を出
力するサイクルとを交互に繰り返すような動作過程を想
定している。なお、図１１において、テスタ２からの出
力データとしてＨ−Ｚとあるのは、テスタ２からの出力
はなくハイインピーダンス状態にあることを示してい
る。また、テスタ２から出力される信号の電圧レベル
は、後述される本願発明の特徴を明確に示すための対照
となるように、ハイレベルとローレベルとを交互に繰り
返すものとした。さらに、この動作例でも矢印により示
されるように、テスト判定回路１３は、前サイクルでテ
スト対象回路１０が出力した演算結果をタイミングクロ
ック信号の立ち上がりエッジでラッチして、当該演算結
果から導かれるテスト結果に応じた電圧レベルの信号を
信号線３へ１周期おきに出力する。

【００１４】次に、個々の周期毎の動作について説明す
ると、サイクル１では、テスタ２が信号線３へハイレベ
ルの信号を出力する。この際、出力ゲート１４はローレ
ベルの制御信号を受けてオフ状態にあり、テスト判定回
路１３からの出力信号は遮断されている。サイクル２で
は、テスト判定回路１３が、信号線３へテスト結果とし
てのパスを示すハイレベルの信号を出力する。サイクル
３では、テスタ２が信号線３へローレベルの信号を出力
する。サイクル４では、テスト判定回路１３が、信号線
３へテスト結果としてのパスを示すハイレベルの信号を
出力する。サイクル５では、テスタ２が信号線３へハイ
レベルの信号を出力する。そして、サイクル６では、欠
陥の存在が検知されたものと想定して、テスト判定回路
１３が、信号線３へテスト結果としてのフェイルを示す
ローレベルの信号を出力する。テスト判定回路１３から
外部へテスト結果に係る信号が出力されるサイクルにお
いて、テスタ２は比較回路３１において入力されたテス
ト結果に係る信号の電圧レベルとスレッシュホルド電圧
との比較を実施して、不良チップ判定テストについての
パス／フェイルを認識する。

【００１５】図１１に示された動作例は信号が伝送され
る信号線における論理変化を示したものであるが、先の
例と同様に、実際には信号線の抵抗や負荷容量に起因し
て、信号線の電圧変化においては遅延およびなまりが発
生する。図１２は、テスタに入力される実際の信号波形
等を示す図である。図１２では、特に図１１のサイクル
５およびサイクル６における電圧波形を拡大して示して
いる。サイクル５においてテスタ２が信号線３へハイレ
ベルの信号を出力した後に、サイクル６においてテスト
判定回路１３が信号線３へテスト結果としてのフェイル
を示すローレベルの信号を出力する。この際、遅延が生
じるとともになまりが強いと、波形が１１０に示すよう
になり、電圧比較処理を実施する時点であるタイミング
１１１では入力電圧レベルはスレッシュホルド電圧より
大きいのでハイレベルの信号と判定され正論理の場合に
はパスとなって、テスト判定回路１３から出力されるテ
スト結果が誤って認識されることとなる。

【００１６】

【発明が解決しようとする課題】従来の不良チップ判定
テストを実施するシステムは以上のように構成されてい
るので、チップ１から出力されるテスト結果に係る信号
に遅延およびなまりが発生して、図１０に示されるタイ
ミング１０３では本来パスであるチップがフェイルと判
定され、図１０に示されるタイミング１０４および図１
２に示されるタイミング１１１では本来フェイルである
チップがパスであると判定されている。不良チップ判定
テストの目的は不良チップを除去することにあるので、
欠陥のない本来パスであるチップがフェイルすなわち不
良と判定されても損害は微小なものであるが、欠陥を有
する本来フェイルであるチップがパスすなわち良品と判
定されると製品の信頼性を著しく損なうこととなる。し
たがって、従来の不良チップ判定テストを実施するシス
テムは、欠陥を有する本来フェイルであるチップを良品
であると判定する場合があり、製品の信頼性を損なって
製造者の信用を著しく低落させる可能性があるという課
題があった。なお、不良チップ判定テストに係るテスト
周波数が低い場合にはタイミング的に余裕があるので上
記のような誤判定が生じる可能性は低いが、テスト周波
数が高い場合にはタイミング的に余裕がなくなって誤判
定が生じる可能性は高くなる。

【００１７】この発明は上記のような課題を解決するた
めになされたもので、不良チップ判定テストにおいて欠
陥を有する本来フェイルであるチップを良品であると判
定することを防止するためのテスト制御回路を備えた半
導体装置を得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明に係る半導体装
置は、各テストパターンに対するテスト結果をそれぞれ
出力するタイミングを規定するためのクロック信号を生
成して出力するタイミング設定手段と、タイミング設定
手段から入力されるクロック信号の各周期毎に、テスト
対象回路からテストパターンに対する演算結果を入力す
るとともに、当該テストについてのパスまたはフェイル
を判定してテスト結果に係る信号を出力するテスト判定
手段と、タイミング設定手段から入力されるクロック信
号の各周期毎に、出力信号の電圧レベルをハイレベルと
ローレベルとに交互に変化させる出力信号反転手段と、
テスト判定手段から出力されるテスト結果に係る信号お
よび出力信号反転手段から出力される信号を入力して、
テスト結果がパスである場合には出力信号反転手段から
出力される信号をそのまま外部端子へ出力するととも
に、テスト結果がフェイルである場合には出力信号反転
手段から出力される信号を反転して外部端子へ出力する
演算手段とを備えるようにしたものである。

【００１９】この発明に係る半導体装置は、演算手段の
出力部と外部端子との間にスイッチ手段を備えるように
したものである。

【００２０】この発明に係る半導体装置は、出力信号反
転手段が、出力信号の電圧レベルを任意のタイミングで
強制的にハイレベルまたはローレベルに設定する電圧レ
ベル設定機能を有するようにしたものである。

【００２１】この発明に係る半導体装置は、テストパタ
ーンの少なくとも一部を入力し参照して、当該参照デー
タに基づいて出力信号反転手段の出力信号を任意の期間
において所定の電圧レベルに設定するように電圧レベル
設定機能を制御する信号を出力信号反転手段に出力する
制御手段を備えるようにしたものである。

【００２２】この発明に係る半導体装置は、各テストパ
ターンに対するテスト結果をそれぞれ出力するタイミン
グを規定するためのクロック信号を生成して出力するタ
イミング設定手段と、タイミング設定手段から入力され
るクロック信号の１周期おきに、テスト対象回路からテ
ストパターンに対する演算結果を入力するとともに、当
該テストについてのパスまたはフェイルを判定してテス
ト結果に係る信号を出力するテスト判定手段と、テスト
判定手段からテスト結果に係る信号が出力されるのと同
期して、タイミング設定手段から入力されるクロック信
号の１周期おきに、テスタから出力される信号をラッチ
して出力するラッチ手段と、テスト判定手段から出力さ
れるテスト結果に係る信号およびラッチ手段から出力さ
れる信号を入力して、テスト結果がパスである場合には
ラッチ手段から出力される信号を反転して外部端子へ出
力するとともに、テスト結果がフェイルである場合には
ラッチ手段から出力される信号をそのまま外部端子へ出
力する演算手段とを備えるようにしたものである。

【００２３】この発明に係る半導体装置は、演算手段の
出力部と外部端子との間にスイッチ手段を備えるように
したものである。

【００２４】この発明に係る半導体装置は、ラッチ手段
が、出力信号の電圧レベルを任意のタイミングで強制的
にハイレベルまたはローレベルに設定する電圧レベル設
定機能を有するようにしたものである。

【００２５】この発明に係る半導体装置は、テストパタ
ーンの少なくとも一部を入力し参照して、当該参照デー
タに基づいてラッチ手段の出力信号を任意の期間におい
て所定の電圧レベルに設定するように電圧レベル設定機
能を制御する信号をラッチ手段に出力する制御手段を備
えるようにしたものである。

【００２６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
テスト制御回路を備えた半導体装置の構成を示す図であ
る。図１において、図８と同一符号は同一または相当部
分を示すのでその説明を省略する。４１はテストタイミ
ング生成回路１２から供給されるタイミングクロック信
号（クロック信号）をテスト判定回路１３と共通に入力
して動作するＤフリップフロップ（出力信号反転手
段）、４２はＤフリップフロップ４１の出力部Ｑおよび
テスト判定回路１３の出力部に接続される２入力の排他
的ＮＯＲ回路（演算手段）、４３はＤフリップフロップ
４１の反転出力部＿ＱとＤフリップフロップ４１の入力
部とを接続する信号線、４４はＤフリップフロップ４１
の出力部Ｑと排他的ＮＯＲ回路４２の一方の入力部とを
接続する信号線である。Ｄフリップフロップ４１は、図
１に示されるような入出力に係る接続形態を有すること
で、タイミングクロック信号に係る各周期毎にハイレベ
ルの信号とローレベルの信号とを交互に出力する。すな
わち、テスト判定回路１３からはタイミングクロック信
号に係る各周期毎にテスト結果が出力されるから、テス
ト結果が出力される毎にＤフリップフロップ４１の出力
信号の電圧レベルは反転する。また、排他的ＮＯＲ回路
４２は、２つの入力部に同じ電圧レベルが入力されてい
る場合にはハイレベルの信号を出力し、２つの入力部に
異なる電圧レベルが入力されている場合にはローレベル
の信号を出力する。

【００２７】次に動作について説明する。なお、チップ
（半導体装置）１およびテスタ２から成るシステム全体
の基本的動作、テストタイミング生成回路（タイミング
設定手段）１２、テスト判定回路（テスト判定手段）１
３および出力ゲート（スイッチ手段）１４に係る基本的
機能に係る動作については、既に図８を参照して説明し
ているのでその説明を省略する。図２は、この発明の実
施の形態１による半導体装置に対してテストを実施した
際の回路動作を示すタイミングチャートである。この動
作例に関しては、図９に示された動作例と同様に、テス
トタイミング生成回路１２から出力されるタイミングク
ロック信号により規定される各周期毎に、テスタ２がテ
ストパターンを出力し、テスト対象回路１０が当該テス
トパターンに係る演算結果を出力し、テスト判定回路１
３が入力された演算結果を基にパス／フェイルを判定し
てテスト結果に係る信号をテスタ２に出力するような動
作過程を想定している。

【００２８】テスト判定回路１３は、任意のサイクルに
おいて、タイミングクロック信号の立ち上がりエッジに
より前サイクルでテスト対象回路１０から出力された演
算結果をラッチして、当該演算結果に応じた電圧レベル
の信号を出力する。この例においては、テスト結果に係
る出力論理としては正論理を用いていて、テスト対象回
路１０からの演算結果の内容がパスを示すものであれば
ハイレベルの電圧を出力し、テスト対象回路１０からの
演算結果の内容がフェイルを示すものであればローレベ
ルの電圧を出力する。矢印は、１サイクル前のテスト対
象回路１０から出力される信号がテスト判定回路１３か
ら出力されるテスト結果に係る信号に反映されることを
示すものである。また、テスタ２は、出力ゲート１４を
通過するテスト結果に係る信号を入力して、比較処理を
実施することでテスト結果を認識する。

【００２９】図２に示される動作例では、テスト対象回
路１０が、サイクル１およびサイクル２の前サイクルで
パスに相当する演算結果を出力し、サイクル３の前サイ
クルでフェイルに相当する演算結果を出力し、サイクル
４およびサイクル５の前サイクルでパスに相当する演算
結果を出力している。したがって、テスト判定回路１３
から出力される信号の電圧レベルはサイクル３でのみロ
ーレベルとなる。

【００３０】Ｄフリップフロップ４１は、タイミングク
ロック信号に係る各周期毎に出力信号の電圧レベルをハ
イレベルとローレベルとに交互に変化させる。このため
に、テスト判定回路１３から出力されるテスト結果に係
る信号の電圧レベルがパスを示すハイレベルである限り
においては、排他的ＮＯＲ回路４２から出力される信号
の電圧レベルもタイミングクロック信号に係る各周期毎
にハイレベルとローレベルとに交互に変化する。すなわ
ち、排他的ＮＯＲ回路４２から出力される信号について
は、テスト結果の出力論理として正論理と負論理とがタ
イミングクロック信号に係る各周期毎に入れ替わること
となる。また、任意のサイクルにおいて、テスト判定回
路１３からフェイルを示すローレベルの信号が出力され
る場合には、排他的ＮＯＲ回路４２の特性に基づいて排
他的ＮＯＲ回路４２から出力される信号の電圧レベルは
パスを示す前後のサイクルと同じ電圧レベルとなる。

【００３１】図２に示される動作例を参照すれば、テス
ト判定回路１３は、サイクル１およびサイクル２におい
てハイレベルを出力し、サイクル３においてローレベル
を出力しているので、排他的ＮＯＲ回路４２から出力さ
れる信号の電圧レベルは、サイクル２とサイクル３とに
おいて連続的にローレベルとなる。

【００３２】以上説明したように、任意のサイクルにお
いてパスと判定された際のチップ１から出力される信号
の電圧レベルは前サイクルの電圧レベルから変化するの
で、遅延時間が大きな場合またはなまりが強い場合に
は、欠陥のない本来パスであるチップがフェイルすなわ
ち不良と判定される可能性がある。一方、任意のサイク
ルにおいてフェイルと判定された際のチップ１から出力
される信号の電圧レベルは前サイクルの電圧レベルと同
じであるので、信号の遅延およびなまりの影響を受ける
ことなく、欠陥を有するチップを確実にフェイルすなわ
ち不良と判定することができる。

【００３３】以上のように、この実施の形態１によれ
ば、タイミングクロック信号を生成して出力するテスト
タイミング生成回路１２と、タイミングクロック信号の
各周期毎にテスト対象回路１０からテストパターンに対
する演算結果を入力するとともに、当該テストについて
の判定を実施してテスト結果に係る信号を出力するテス
ト判定回路１３と、タイミングクロック信号の各周期毎
に出力信号の電圧レベルをハイレベルとローレベルとに
交互に変化させるＤフリップフロップ４１と、テスト判
定回路１３から出力されるテスト結果に係る信号とＤフ
リップフロップ４１から出力される信号を入力して外部
へテスト結果に係る信号を出力する排他的ＮＯＲ回路４
２とを備えるように構成したので、テスト結果がパスで
ある限りにおいてチップ１からテスタ２へ出力されるテ
スト結果に係る信号の電圧レベルはタイミングクロック
信号に係る各周期毎にハイレベルとローレベルとに交互
に変化し、また任意のサイクルでテスト結果がフェイル
となると当該サイクルにおけるテスト結果に係る信号の
電圧レベルは前サイクルの電圧レベルと同じとなるため
に、信号の遅延およびなまりの影響を受けることがなく
なり、欠陥を有するチップを確実にフェイルすなわち不
良と判定することができるという効果を奏する。

【００３４】また、排他的ＮＯＲ回路４２の出力部と外
部端子２２との間に出力ゲート１４を設ける構成とした
ので、排他的ＮＯＲ回路４２から出力されるテスト結果
に係る信号を選択的に通過させるかまたは遮断すること
ができ、当該信号を遮断する間においては外部端子２２
を介してチップ１内に信号を入力することができるか
ら、外部端子２２を入出力に使用することが可能とな
り、外部端子の数を削減することができるという効果を
奏する。

【００３５】実施の形態２．図３は、この発明の実施の
形態２によるテスト制御回路を備えた半導体装置の構成
を示す図である。図３において、図１と同一符号は同一
または相当部分を示すのでその説明を省略する。この実
施の形態は、実施の形態１と比較するとＤフリップフロ
ップ４１に代えてセット／リセット機能付きのＤフリッ
プフロップを備える点で相違する。図３において、５１
は上記のセット／リセット機能付きのＤフリップフロッ
プ（出力信号反転手段）、５２はテストタイミング生成
回路１２から延びてＤフリップフロップ５１のセット入
力端子Ｓに接続する信号線、５３はテストタイミング生
成回路１２から延びてＤフリップフロップ５１のクリア
入力端子Ｃに接続する信号線である。Ｄフリップフロッ
プ５１については、セット入力端子Ｓにローレベルの電
圧を印加するとともにクリア入力端子Ｃにハイレベルの
電圧を印加することで出力部Ｑの電圧レベルを強制的に
ハイレベルに設定することができ、またセット入力端子
Ｓにハイレベルの電圧を印加するとともにクリア入力端
子Ｃにローレベルの電圧を印加することで出力部Ｑの電
圧レベルを強制的にローレベルに設定することができ
る。これにより、出力信号の電圧レベルを任意のタイミ
ングで強制的にハイレベルまたはローレベルに設定する
電圧レベル設定機能がＤフリップフロップ５１に付与さ
れる。また、この実施の形態２においては、テストタイ
ミング生成回路１２は、信号線１７を介してテストパタ
ーンの少なくとも一部を入力し参照して、当該参照デー
タに基づいてＤフリップフロップ５１の出力信号を任意
の期間において所定の電圧レベルに設定するように制御
信号をセット入力端子Ｓおよびクリア入力端子Ｃに出力
する制御手段としても機能する。

【００３６】次に動作について説明する。テストタイミ
ング生成回路１２は、信号線１７を介して入力されるテ
ストパターンの一部を参照することで、テスト期間中に
おいて必要とされる所望のタイミングで信号線５２およ
び信号線５３に制御信号を出力する。例えばテスト開始
直前に信号線５２および信号線５３にそれぞれ所定の電
圧レベルの制御信号を入力することで、テスト結果の出
力論理についてテスト期間中において最初のサイクルを
正論理にするかまたは負論理にするかを選択することが
可能となる。また、テスト期間中の特定の期間におい
て、信号線５２および信号線５３にそれぞれ所定の電圧
レベルの制御信号を継続的に入力することで、テスト結
果の出力論理をタイミングクロック信号に係る各周期毎
に変化させることなく正論理または負論理のいずれか一
方に固定することが可能となる。

【００３７】実施の形態１および実施の形態２のよう
に、タイミングクロック信号に係る各周期毎に出力論理
を変化させる場合においては、テストを正しく実施する
ためには、チップ１側の出力論理とテスタ２側の比較論
理とを一致させる必要がある。実施の形態１では、リセ
ット解除後のサイクルを最初のサイクルと規定すること
で、以降のサイクルに係る出力論理を確定する。そし
て、テストパターン作成および当該テストパターンに対
応する比較データの作成については、リセット解除後か
ら何サイクル目かを考慮してデータ等を作成する必要が
ある。一方、実施の形態２によるテスト制御回路は、テ
ストパターンによって出力論理を任意のタイミングで制
御することができるので、大きなテストパターンを作成
する場合や複数のパターンをまとめて一つのパターンを
作成する場合においても、リセット解除後からのサイク
ル数を考慮する必要がなく、容易にテストパターンおよ
び比較データを作成することができる。

【００３８】以上のように、この実施の形態２によれ
ば、Ｄフリップフロップ５１が、セット入力端子Ｓおよ
びクリア入力端子Ｃを備えて、出力信号の電圧レベルを
任意のタイミングで強制的にハイレベルまたはローレベ
ルに設定する電圧レベル設定機能を有するように構成し
たので、テスタ２の動作に応じて所望のタイミングで所
定の出力論理に設定することができるから、チップ１側
の出力論理とテスタ２側の比較論理とを容易に一致させ
ることができて、不良チップ判定テストに係る初期設定
を簡便に実施することができるという効果を奏する。

【００３９】また、テストタイミング生成回路１２が、
テストパターンを参照して、当該テストパターンに応じ
た制御信号をＤフリップフロップ５１のセット入力端子
Ｓおよびクリア入力端子Ｃに出力して、Ｄフリップフロ
ップ５１の出力信号を所定の電圧レベルに設定するよう
に構成したので、大きなテストパターンや複数のテスト
パターンから構成されるテストパターン等の種々のテス
トパターンを作成する場合に、リセット解除後からのサ
イクル数を考慮する必要がなく、容易にテストパターン
および比較データを作成することができるという効果を
奏する。

【００４０】実施の形態３．図４は、この発明の実施の
形態３によるテスト制御回路を備えた半導体装置の構成
を示す図である。図４において、図８と同一符号は同一
または相当部分を示すのでその説明を省略する。６１は
テスタ２から出力される信号を伝送する信号線２１が入
力部に接続されるとともにテストタイミング生成回路１
２から出力されるタイミングクロック信号に基づいて動
作するＤフリップフロップ（ラッチ手段）、６２はＤフ
リップフロップ６１の出力部Ｑから延びる信号線、６３
はテスト判定回路１３の出力部およびＤフリップフロッ
プ６１の出力部Ｑに接続される２入力の排他的ＯＲ回路
（演算手段）である。排他的ＯＲ回路６３は、２つの入
力部に同じ電圧レベルが入力されている場合にはローレ
ベルの信号を出力し、２つの入力部に異なる電圧レベル
が入力されている場合にはハイレベルの信号を出力す
る。

【００４１】次に動作について説明する。なお、チップ
１およびテスタ２から成るシステム全体の基本的動作、
テストタイミング生成回路１２、テスト判定回路１３お
よび出力ゲート１４の基本的機能に係る動作について
は、既に図８等を参照して説明しているのでその説明を
省略する。図５は、この発明の実施の形態３による半導
体装置に対してテストを実施した際の回路動作を示すタ
イミングチャートである。この動作例に関しては、図１
１に示された動作例と同様に、テストタイミング生成回
路１２から出力されるタイミングクロック信号により規
定される各周期毎に、テスタ２から信号線３にデータお
よびテストパターンを出力するサイクルと、チップ１か
ら信号線３にテスト結果に係る信号を出力するサイクル
とを交互に繰り返すような動作過程を想定している。ま
た、テスタ２から出力されるデータに係る信号の電圧レ
ベルは、ハイレベルとローレベルとを交互に繰り返すも
のとする。

【００４２】この実施の形態３においても、実施の形態
１と同様に矢印により示されるように、テスト判定回路
１３は、任意のサイクルにおいて、タイミングクロック
信号の立ち上がりエッジにより前サイクルでテスト対象
回路１０から出力された演算結果をラッチして、当該演
算結果に応じた電圧レベルの信号を出力する。この実施
の形態においても、テスト判定回路１３から出力される
テスト結果に係る出力論理としては正論理が用いられ
る。

【００４３】排他的ＯＲ回路６３は、一方の入力部へ入
力される信号の電圧レベルがハイレベルである場合に
は、他方の入力部へ入力される信号の電圧レベルを反転
して出力する。これにより、Ｄフリップフロップ６１の
ラッチ機能を考慮すれば、テスト判定回路１３から出力
されるテスト結果に係る信号の電圧レベルがパスを示す
ハイレベルである場合には、テスト判定回路１３からテ
スト結果に係る信号が出力される前サイクルにおいてテ
スタ２から出力される信号の電圧レベルがハイレベルで
あると排他的ＯＲ回路６３から出力される信号はローレ
ベルとなり、前サイクルにおいてテスタ２から出力され
る信号の電圧レベルがローレベルであると排他的ＯＲ回
路６３から出力される信号はハイレベルとなる。したが
って、テスト結果がパスである場合すなわちテスト結果
に係る信号の電圧レベルがハイレベルである場合には、
前サイクルにおいてテスタ２から信号線３に出力されて
いた信号の電圧レベルと逆の電圧レベルを有する信号が
チップ１から信号線３に出力される。

【００４４】また、排他的ＯＲ回路６３は、一方の入力
部へ入力される信号の電圧レベルがローレベルである場
合には、他方の入力部へ入力される信号の電圧レベルを
そのまま出力する。これにより、Ｄフリップフロップ６
１のラッチ機能を考慮すれば、テスト判定回路１３から
出力されるテスト結果に係る信号の電圧レベルがフェイ
ルを示すローレベルである場合には、テスト判定回路１
３からテスト結果に係る信号が出力される前サイクルに
おいてテスタ２から出力される信号の電圧レベルがハイ
レベルであると排他的ＯＲ回路６３から出力される信号
はハイレベルとなり、前サイクルにおいてテスタ２から
出力される信号の電圧レベルがローレベルであると排他
的ＯＲ回路６３から出力される信号はローレベルとな
る。したがって、テスト結果がフェイルである場合すな
わちテスト結果に係る信号の電圧レベルがローレベルで
ある場合には、前サイクルにおいてテスタ２から信号線
３に出力されていた信号の電圧レベルと同じ電圧レベル
を有する信号がチップ１から信号線３に出力される。

【００４５】図５に示される動作例を参照すれば、テス
ト判定回路１３は、サイクル２およびサイクル４におい
てハイレベルを出力し、サイクル６においてローレベル
を出力しているので、サイクル１とサイクル２との間お
よびサイクル３とサイクル４との間で信号線３に出力さ
れる信号の電圧レベルは反転するが、サイクル５とサイ
クル６との間で信号線３に出力される信号の電圧レベル
は反転しない。

【００４６】以上説明したように、テスト結果がパスで
ある場合にはチップ１から信号線３に出力される当該テ
スト結果に係る信号の電圧レベルは前サイクルにテスタ
２から信号線３に出力される信号の電圧レベルに対して
反転するので、遅延時間が大きな場合またはなまりが強
い場合には、欠陥のない本来パスであるチップがフェイ
ルすなわち不良と判定される可能性がある。一方、テス
ト結果がフェイルである場合にはチップ１から信号線３
に出力される当該テスト結果に係る信号の電圧レベルは
前サイクルにテスタ２から信号線３に出力される信号の
電圧レベルと同じであるので、信号の遅延およびなまり
の影響を受けることなく、欠陥を有するチップを確実に
フェイルすなわち不良と判定することができる。

【００４７】以上のように、この実施の形態３によれ
ば、タイミングクロック信号を生成して出力するテスト
タイミング生成回路１２と、タイミングクロック信号の
１周期おきにテスト対象回路１０からテストパターンに
対する演算結果を入力するとともに、当該テストについ
ての判定を実施してテスト結果に係る信号を出力するテ
スト判定回路１３と、テスト判定回路１３からテスト結
果に係る信号が出力されるのに同期して同様にタイミン
グクロック信号の１周期おきにテスタ２から出力される
信号をラッチして出力するＤフリップフロップ６１と、
テスト判定回路１３から出力されるテスト結果に係る信
号とＤフリップフロップ６１から出力される信号とを入
力して外部へ演算結果に係る信号を出力する排他的ＯＲ
回路６３とを備えるように構成したので、テスト結果が
パスである限りにおいてチップ１から信号線３へ出力さ
れるテスト結果に係る信号の電圧レベルは前サイクルに
おいてテスタ２から信号線３へ出力された信号の電圧レ
ベルを反転させたものとなり、また任意のサイクルでテ
スト結果がフェイルとなるとチップ１から信号線３へ出
力されるテスト結果に係る信号の電圧レベルは前サイク
ルにおいてテスタ２から信号線３へ出力された信号の電
圧レベルと同じとなるために、信号の遅延およびなまり
の影響を受けることがなくなり、欠陥を有するチップを
確実にフェイルすなわち不良と判定することができると
いう効果を奏する。

【００４８】また、排他的ＯＲ回路６３の出力部と外部
端子２２との間に出力ゲート１４を設ける構成としたの
で、排他的ＯＲ回路６３から出力されるテスト結果に係
る信号を選択的に通過させるかまたは遮断することがで
き、当該信号を遮断する間においてはテスタ２からの信
号を外部端子２２を介してチップ１内に入力することが
できるから、外部端子２２を入出力に使用することが可
能となり、外部端子の数を削減することができるという
効果を奏する。

【００４９】実施の形態４．図６は、この発明の実施の
形態４によるテスト制御回路を備えた半導体装置の構成
を示す図である。図６において、図４と同一符号は同一
または相当部分を示すのでその説明を省略する。この実
施の形態は、実施の形態３と比較すると、Ｄフリップフ
ロップ６１に代えてクリア入力端子付きのＤフリップフ
ロップを備える点で相違する。図６において、７１は上
記のクリア入力端子付きのＤフリップフロップ（ラッチ
手段）、７２はテストタイミング生成回路１２から延び
てＤフリップフロップ７１のクリア入力端子Ｃに接続す
る信号線である。Ｄフリップフロップ７１については、
クリア入力端子Ｃにハイレベルの電圧を印加することで
出力部Ｑの電圧レベルを強制的にローレベルに設定する
ことができ、これにより排他的ＯＲ回路６３からはテス
ト判定回路１３から入力される信号がそのまま出力され
ることとなる。なお、この実施の形態においても、実施
の形態２と同様に、Ｄフリップフロップ７１は上記のよ
うな構成を有することで電圧レベル設定機能を有すると
ともに、テストタイミング生成回路１２はＤフリップフ
ロップ７１の出力信号を所望の期間において所定の電圧
レベルに設定する制御手段としても機能する。

【００５０】次に動作について説明する。テストタイミ
ング生成回路１２は、信号線１７を介して入力されるテ
ストパターンの一部を参照することで、テスト期間中に
おいて必要とされる所望のタイミングで信号線７２に制
御信号を出力する。例えばテスト開始直前に信号線７２
にハイレベルの制御信号を入力することで、テスト結果
の出力論理についてテスト期間中の最初のサイクルを正
論理に設定することが可能となる。また、テスト期間内
の特定の期間において、信号線７２にハイレベルの制御
信号を継続的に入力することで、テスト結果の出力論理
をタイミングクロック信号に係る１周期おきに変化させ
ることなく正論理に固定することが可能となる。

【００５１】この実施の形態によるテスト制御回路も、
実施の形態２と同様に、テストパターンによって出力論
理を任意のタイミングで制御することができるので、大
きなテストパターンを作成する場合や複数のパターンを
まとめて一つのパターンを作成する場合においても、リ
セット解除後からのサイクル数を考慮する必要がなく、
容易にテストパターンおよび比較データを作成すること
ができる。

【００５２】以上のように、この実施の形態４によれ
ば、Ｄフリップフロップ７１がクリア入力端子Ｃを備え
て、出力信号の電圧レベルを任意のタイミングで強制的
に所定の電圧レベルに設定する電圧レベル設定機能を有
するように構成したので、テスタ２の動作に応じて所望
のタイミングで所定の出力論理に設定することができる
ので、チップ１側の出力論理とテスタ２側の比較論理と
を容易に一致させることができて、不良チップ判定テス
トに係る初期設定を簡便に実施することができるという
効果を奏する。

【００５３】また、テストタイミング生成回路１２が、
テストパターンを参照して、当該テストパターンに応じ
た制御信号をＤフリップフロップ７１のクリア入力端子
Ｃに出力して、Ｄフリップフロップ７１の出力信号を所
定の電圧レベルに設定するように構成したので、大きな
テストパターンや複数のテストパターンから構成される
テストパターン等の種々のテストパターンを作成する場
合に、リセット解除後からのサイクル数を考慮する必要
がなく、容易にテストパターンおよび比較データを作成
することができるという効果を奏する。

【００５４】以上の実施の形態１から実施の形態４によ
る半導体装置においては、信号線３が１ビット用の単一
の信号線として与えられる構成を例として説明してきた
が、信号線３が複数ビット用の複数の信号線として与え
られる構成、すなわちＤフリップフロップ、排他的ＮＯ
Ｒ回路、排他的ＯＲ回路等も同様に複数とする構成を採
用することも可能であり、このような場合にも同様の効
果を奏することができる。

【００５５】

【発明の効果】以上のように、この発明によれば、各テ
ストパターンに対するテスト結果をそれぞれ出力するタ
イミングを規定するためのクロック信号を生成して出力
するタイミング設定手段と、タイミング設定手段から入
力されるクロック信号の各周期毎に、テスト対象回路か
らテストパターンに対する演算結果を入力するととも
に、当該テストについてのパスまたはフェイルを判定し
てテスト結果に係る信号を出力するテスト判定手段と、
タイミング設定手段から入力されるクロック信号の各周
期毎に、出力信号の電圧レベルをハイレベルとローレベ
ルとに交互に変化させる出力信号反転手段と、テスト判
定手段から出力されるテスト結果に係る信号と、出力信
号反転手段から出力される信号とを入力して、テスト結
果がパスである場合には出力信号反転手段から出力され
る信号をそのまま外部端子へ出力するとともに、テスト
結果がフェイルである場合には出力信号反転手段から出
力される信号を反転して外部端子へ出力する演算手段と
を備えるように構成したので、テスト結果がパスである
限りにおいて半導体装置から外部へ出力されるテスト結
果に係る信号の電圧レベルはクロック信号の各周期毎に
ハイレベルとローレベルとに交互に変化し、また任意の
サイクルでテスト結果がフェイルとなると当該サイクル
において外部に出力される信号の電圧レベルは前サイク
ルにおいて外部に出力された信号の電圧レベルと同じと
なるために、この場合においては信号の遅延およびなま
りの影響を受けることがなくなり、欠陥を有するチップ
を確実にフェイルすなわち不良と判定することができる
という効果を奏する。

【００５６】この発明によれば、演算手段の出力部と外
部端子との間にスイッチ手段を備えるように構成したの
で、演算手段から出力されるテスト結果に係る信号を選
択的に通過させるかまたは遮断することができ、当該信
号を遮断する間においては前記外部端子を介して半導体
装置内に信号を入力することができるから、前記外部端
子を入出力に使用することが可能となり、外部端子の数
を削減することができるという効果を奏する。

【００５７】この発明によれば、出力信号反転手段が出
力信号の電圧レベルを任意のタイミングで強制的にハイ
レベルまたはローレベルに設定する電圧レベル設定機能
を有するように構成したので、テスタの動作に応じて半
導体装置から出力されるテスト結果に係る信号について
所望のタイミングで所定の出力論理に設定することが可
能となり、半導体装置側の出力論理とテスタ側の比較論
理とを容易に一致させることができるから、不良チップ
判定テストに係る初期設定を簡便に実施することができ
るという効果を奏する。

【００５８】この発明によれば、テストパターンの少な
くとも一部を入力し参照して、当該参照データに基づい
て出力信号反転手段の出力信号を任意の期間において所
定の電圧レベルに設定するように電圧レベル設定機能を
制御する信号を出力信号反転手段に出力する制御手段を
備えるように構成したので、大きなテストパターンや複
数のテストパターンから構成されるテストパターン等の
種々のテストパターンを作成する場合に、リセット解除
後からのサイクル数を考慮する必要がなく、容易にテス
トパターンおよび比較データを作成することができると
いう効果を奏する。

【００５９】この発明によれば、各テストパターンに対
するテスト結果をそれぞれ出力するタイミングを規定す
るためのクロック信号を生成して出力するタイミング設
定手段と、タイミング設定手段から入力されるクロック
信号の１周期おきに、テスト対象回路からテストパター
ンに対する演算結果を入力するとともに、当該テストに
ついてのパスまたはフェイルを判定してテスト結果に係
る信号を出力するテスト判定手段と、テスト判定手段か
らテスト結果に係る信号が出力されるのと同期して、タ
イミング設定手段から入力されるクロック信号の１周期
おきに、テスタから出力される信号をラッチして出力す
るラッチ手段と、テスト判定手段から出力されるテスト
結果に係る信号およびラッチ手段から出力される信号を
入力して、テスト結果がパスである場合にはラッチ手段
から出力される信号を反転して外部端子へ出力するとと
もに、テスト結果がフェイルである場合にはラッチ手段
から出力される信号をそのまま外部端子へ出力する演算
手段とを備えるように構成したので、テスト結果がパス
である限りにおいて半導体装置から外部へ出力されるテ
スト結果に係る信号の電圧レベルは前サイクルにおいて
テスタから出力された信号の電圧レベルを反転させたも
のとなり、また任意のサイクルでテスト結果がフェイル
となると半導体装置から外部へ出力されるテスト結果に
係る信号の電圧レベルは前サイクルにおいてテスタから
出力された信号の電圧レベルと同じになるために、この
場合においてはテスト結果に係る信号およびテスタから
出力された信号が共通の回路部位に入力されても信号の
遅延およびなまりの影響を受けることがなくなり、欠陥
を有するチップを確実にフェイルすなわち不良と判定す
ることができるという効果を奏する。

【００６０】この発明によれば、演算手段の出力部と外
部端子との間にスイッチ手段を備えるように構成したの
で、演算手段から出力されるテスト結果に係る信号を選
択的に通過させるかまたは遮断することができ、当該信
号を遮断する間においては前記外部端子を介して半導体
装置内に信号を入力することができるから、前期外部端
子を入出力に使用することが可能となり、外部端子の数
を削減することができるという効果を奏する。

【００６１】この発明によれば、ラッチ手段が出力信号
の電圧レベルを任意のタイミングで強制的にハイレベル
またはローレベルに設定する電圧レベル設定機能を有す
るように構成したので、テスタの動作に応じて半導体装
置から出力されるテスト結果に係る信号について所望の
タイミングで所定の出力論理に設定することが可能とな
り、半導体装置側の出力論理とテスタ側の比較論理とを
容易に一致させることができるから、不良チップ判定テ
ストに係る初期設定を簡便に実施することができるとい
う効果を奏する。

【００６２】この発明によれば、テストパターンの少な
くとも一部を入力し参照して、当該参照データに基づい
てラッチ手段の出力信号を任意の期間において所定の電
圧レベルに設定するように電圧レベル設定機能を制御す
る信号をラッチ手段に出力する制御手段を備えるように
構成したので、大きなテストパターンや複数のテストパ
ターンから構成されるテストパターン等の種々のテスト
パターンを作成する場合に、リセット解除後からのサイ
クル数を考慮する必要がなく、容易にテストパターンお
よび比較データを作成することができるという効果を奏
する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
構成を示す回路図である。

【図２】 この発明の実施の形態１による半導体装置に
対してテストを実施した際の回路動作を示すタイミング
チャートである。

【図３】 この発明の実施の形態２による半導体装置の
構成を示す回路図である。

【図４】 この発明の実施の形態３による半導体装置の
構成を示す回路図である。

【図５】 この発明の実施の形態３による半導体装置に
対してテストを実施した際の回路動作を示すタイミング
チャートである。

【図６】 この発明の実施の形態４による半導体装置の
構成を示す回路図である。

【図７】 従来の不良チップ判定テストを実施する際の
装置構成を示す図である。

【図８】 従来の不良チップ判定テストを実施するシス
テムの内部構成の一例を示す図である。

【図９】 テスト中の回路動作の一例を示すタイミング
チャートである。

【図１０】 テスタに入力される実際の信号波形等を示
す図である。

【図１１】 テスト中の回路動作の他の例を示すタイミ
ングチャートである。

【図１２】 テスタに入力される実際の信号波形等を示
す図である。

【符号の説明】

１ チップ（半導体装置）、２ テスタ、３，４，１
５，１６，１７，１８，１９，２０，２１，３３，３
４，４３，４４，５２，５３，６２，７２ 信号線、１
０ テスト対象回路、１１ テスト制御回路、１２ テ
ストタイミング生成回路（タイミング設定手段、制御手
段）、１３ テスト判定回路（テスト判定手段）、１４
出力ゲート（スイッチ手段）、２２，２３，３５，３
６ 外部端子、３１ 比較回路、３２ テストパターン
生成回路、４１，５１ Ｄフリップフロップ（出力信号
反転手段）、４２ 排他的ＮＯＲ回路（演算手段）、６
１，７１ Ｄフリップフロップ（ラッチ手段）、６３
排他的ＯＲ回路（演算手段）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各テストパターンに対するテスト結果を
   それぞれ出力するタイミングを規定するためのクロック
   信号を生成して出力するタイミング設定手段と、 該タイミング設定手段から入力されるクロック信号の各
   周期毎に、テスト対象回路からテストパターンに対する
   演算結果を入力するとともに、当該テストについてのパ
   スまたはフェイルを判定してテスト結果に係る信号を出
   力するテスト判定手段と、 前記タイミング設定手段から入力されるクロック信号の
   各周期毎に、出力信号の電圧レベルをハイレベルとロー
   レベルとに交互に変化させる出力信号反転手段と、 前記テスト判定手段から出力されるテスト結果に係る信
   号と、前記出力信号反転手段から出力される信号とを入
   力して、テスト結果がパスである場合には前記出力信号
   反転手段から出力される信号をそのまま外部端子へ出力
   するとともに、テスト結果がフェイルである場合には前
   記出力信号反転手段から出力される信号を反転して外部
   端子へ出力する演算手段とを備えることを特徴とする半
   導体装置。
2. 【請求項２】 演算手段の出力部と外部端子との間にス
   イッチ手段を備えることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】 出力信号反転手段が、出力信号の電圧レ
   ベルを任意のタイミングで強制的にハイレベルまたはロ
   ーレベルに設定する電圧レベル設定機能を有することを
   特徴とする請求項１記載の半導体装置。
4. 【請求項４】 テストパターンの少なくとも一部を入力
   し参照して、当該参照データに基づいて出力信号反転手
   段の出力信号を任意の期間において所定の電圧レベルに
   設定するように電圧レベル設定機能を制御する信号を前
   記出力信号反転手段に出力する制御手段を備えることを
   特徴とする請求項３記載の半導体装置。
5. 【請求項５】 各テストパターンに対するテスト結果を
   それぞれ出力するタイミングを規定するためのクロック
   信号を生成して出力するタイミング設定手段と、 該タイミング設定手段から入力されるクロック信号の１
   周期おきに、テスト対象回路からテストパターンに対す
   る演算結果を入力するとともに、当該テストについての
   パスまたはフェイルを判定してテスト結果に係る信号を
   出力するテスト判定手段と、 該テスト判定手段からテスト結果に係る信号が出力され
   るのと同期して、前記タイミング設定手段から入力され
   るクロック信号の１周期おきに、テスタから出力される
   信号をラッチして出力するラッチ手段と、 前記テスト判定手段から出力されるテスト結果に係る信
   号と、前記ラッチ手段から出力される信号とを入力し
   て、テスト結果がパスである場合には前記ラッチ手段か
   ら出力される信号を反転して外部端子へ出力するととも
   に、テスト結果がフェイルである場合には前記ラッチ手
   段から出力される信号をそのまま外部端子へ出力する演
   算手段とを備えることを特徴とする半導体装置。
6. 【請求項６】 演算手段の出力部と外部端子との間にス
   イッチ手段を備えることを特徴とする請求項５記載の半
   導体装置。
7. 【請求項７】 ラッチ手段が、出力信号の電圧レベルを
   任意のタイミングで強制的にハイレベルまたはローレベ
   ルに設定する電圧レベル設定機能を有することを特徴と
   する請求項５記載の半導体装置。
8. 【請求項８】 テストパターンの少なくとも一部を入力
   し参照して、当該参照データに基づいてラッチ手段の出
   力信号を任意の期間において所定の電圧レベルに設定す
   るように電圧レベル設定機能を制御する信号を前記ラッ
   チ手段に出力する制御手段を備えることを特徴とする請
   求項７記載の半導体装置。