JPH11202033A

JPH11202033A - クリティカルパス探索方式

Info

Publication number: JPH11202033A
Application number: JP10018093A
Authority: JP
Inventors: Mitsuo Matsumoto; 光生松本; Lewis Katz Gerard; ジェラルド・ルイス・カッツ
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-01-13
Filing date: 1998-01-13
Publication date: 1999-07-30
Anticipated expiration: 2018-01-13
Also published as: KR19990067793A; JP3605506B2; TW419588B; DE19900974A1; US6829573B1; KR100402651B1; CN1143138C; DE19900974C2; CN1232972A

Abstract

(57)【要約】【課題】実際の半導体装置を用いて高速かつ確実にク
リティカルパスの検出が可能なクリティカルパス探索方
式を提供すること。【解決手段】半導体試験装置は、テスタプロセッサ１
０、タイミングジェネレータ２０、パターンジェネレー
タ３０、データセレクタ４０、フォーマットコントロー
ル部５０、ピンカード６０、デジタルコンペア部７０を
備えている。テスタプロセッサ１０は、タイミングジェ
ネレータ２０に指示を送って、半導体装置１００に試験
データを入力してから対応するデータが出力されるまで
のｎ個の動作クロックの中の一部の周期をＴ２に、それ
以外をＴ１に設定して半導体装置１００を動作させる。
このとき得られる出力データの良否をデジタルコンペア
部７０によって調べ、半導体装置１００が正常動作して
いる場合には、周期Ｔ２の動作クロック位置がクリティ
カルパスの発生位置として探索される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種の大規模集積
回路（ＬＳＩ）のクリティカルパスの特定を行うクリテ
ィカルパス探索方式に関する。なお、本明細書におい
て、「半導体装置」とは、ロジック回路、メモリ回路、
アナログ回路、またはそれらを組み合わせた半導体デバ
イス全体を示すものとする。

【０００２】

【従来の技術】今日、ＬＳＩに集積されるトランジスタ
の数は飛躍的に増加しており、特にマイクロプロセッサ
に代表されるロジックＬＳＩ、メモリ、アナログＬＳ
Ｉ、システムＬＳＩは回路の複雑度が増している。この
ような大規模で複雑、しかも高速動作をするＬＳＩの不
良解析をし、設計にフィードバックを行う場合、ＬＳＩ
内のクリティカルパスを探し出す作業が頻繁に行われて
いる。このクリティカルパスとは、ＬＳＩ内の信号伝搬
路の内で全体の回路動作速度を制約する特定の経路をい
い、ＬＳＩ設計においてはそれらの経路の伝播時間を所
定値以下に抑えることが必要となる。

【０００３】従来、ＬＳＩ内のクリティカルパスの探索
は、設計データに基づくシミュレーションによって行っ
ていた。ＬＳＩを構成する各回路は、その設計データに
より、信号の入力から出力までの間の様々な演算回路、
記憶回路等を通った伝播時間をシミュレーションによっ
て算出することができる。したがって、所定のテストベ
クトル（テストパターン）を入力したときにＬＳＩ内部
でどのように動作するかを計算によって求めることがで
き、クリティカルパスの探索が可能となる。

【０００４】

【発明が解決しようとする課題】ところで、上述したよ
うにＬＳＩ内のクリティカルパスをシミュレーションに
よって求める従来方式においては、全ての論理信号のクリティカルパスを検証するシミュ
レーションを行うプログラムを作成することは非常に時
間がかかる、実際の回路（半導体装置）を動作させていないため、
負荷の設定などのシミュレーションでは表現できない場
合や、表現が難しくてその設定に多大な時間がかかる場
合がある、膨大な数値データ処理を行うため、探索に非常に時間
がかかる、等の問題があった。

【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的は、実際の半導体装置を用いて
高速かつ確実にクリティカルパスの検出が可能なクリテ
ィカルパス探索方式を提供することにある。

【０００６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のクリティカルパス探索方式では、動作
クロックの周期を短くしていって周期Ｔ１に達して正常
動作しなくなったときに、クリティカルパスの位置に対
応する動作クロックの周期を若干長いＴ２に変更するこ
とにより、半導体装置を正常動作させることができるこ
とに着目し、データが入力されてから出力されるまでの
ｎ個の動作クロック中の何番目の動作クロックの周期を
Ｔ１からＴ２に変更すれば半導体装置が正常に動作する
かを調べることによりクリティカルパスの探索を行って
いる。

【０００７】具体的には、動作クロック発生手段によっ
て半導体装置に入力するｎ個の動作クロックの周期をＴ
１あるいはＴ２に設定し、試験データ入力手段によって
入力されたデータに対応して上述したｎ個の動作クロッ
クに同期して動作した後に半導体装置から出力されるデ
ータの正誤を出力データ判定手段によって調べ、この出
力データが正しいとき、すなわち半導体装置が正常に動
作している場合に、探索制御手段は、周期がＴ２である
動作クロック位置にクリティカルパスが存在するものと
判断してクリティカルパスの探索処理を行っている。

【０００８】このように、本発明によれば、半導体装置
を実際に動作させることによりクリティカルパスの探索
を行っており、シミュレーションによってクリティカル
パスを探索する場合に比べると、高速かつ確実にクリテ
ィカルパスを検出することができる。また、負荷設定等
を行って半導体装置を動作させることが可能であり、実
際の使用状態を考慮した探索処理が可能となる。

【０００９】また、上述した探索制御手段によって、ｎ
番目の動作クロックから（ｎ−ｉ）番目の区間の動作ク
ロックの各周期をＴ２に、それ以外の周期をＴ１にそれ
ぞれ設定して半導体装置の正常動作の有無を調べ、正常
動作をする（ｎ−ｉ）の値をクリティカルパス発生開始
位置として特定することが最初の目標である。また、探
索制御手段によって、クリティカルパス発生開始位置を
先頭位置として所定範囲に含まれる動作クロックの周期
をＴ２に、それ以外の周期をＴ１にそれぞれ設定して半
導体装置の正常動作の有無を調べ、正常動作をする最も
狭い範囲をクリティカルパス発生区間として特定するこ
とが２番目の目標である。このように、クリティカルパ
スの発生開始位置と発生区間を特定することにより、ク
リティカルパスの発生位置を正確に探索することがで
き、設計変更等の対策を容易にたてることができる。

【００１０】また、本発明は、外部から入力される動作
クロックに同期して別の内部クロックを生成するＰＬＬ
回路を有する半導体装置のクリティカルパスの探索に適
している。本発明のクリティカルパス探索方式では、半
導体装置が正常動作をするかしないかの境界近傍の動作
クロック周期Ｔ１およびＴ２で半導体装置を動作させる
こともできるため、外部から入力される動作クロックの
周期をＴ１とＴ２との間で変更したときに内部のＰＬＬ
回路によって生成される内部クロックがこの動作クロッ
クに追随しやすく、上述した動作クロックの周期を変え
てクリティカルパスの探索を行う本発明の探索方式の適
用が容易となる。

【００１１】

【発明の実施の形態】本発明のクリティカルパス探索方
式を適用した実施形態の半導体試験装置は、クリティカ
ルパスの探索対象としての半導体装置に対して所定のパ
ターンデータを入力するとともに、各テストサイクルの
動作クロック周期をパス（正常動作）とフェイル（不良
動作）の境界の値に設定して半導体装置を動作させるこ
とにより、クリティカルパスの探索を行うことに特徴が
ある。以下、本発明を適用した一実施形態の半導体試験
装置の詳細について、図面を参照しながら説明する。

【００１２】図１は、本実施形態の半導体試験装置の構
成を示す図である。同図に示す半導体試験装置は、クリ
ティカルパスの探索対象としての半導体装置１００に対
して探索動作に必要な各種の信号を入出力するために、
テスタプロセッサ１０、タイミングジェネレータ２０、
パターンジェネレータ３０、データセレクタ４０、フォ
ーマットコントロール部５０、ピンカード６０、デジタ
ルコンペア部７０を含んで構成されている。

【００１３】上述したテスタプロセッサ１０は、オペレ
ーティングシステム（ＯＳ）によって所定のテストプロ
グラムを実行して半導体装置１００内のクリティカルパ
スを探索するために半導体試験装置の全体を制御する。
タイミングジェネレータ２０は、探索動作に必要な基本
周期を設定するとともに、この設定した基本周期内に含
まれる各種のタイミングエッジを生成する。パターンジ
ェネレータ３０は、半導体装置１００のクロック端子を
含む各端子に入力するパターンデータを発生する。デー
タセレクタ４０は、パターンジェネレータ３０から出力
される各種のパターンデータと、これを入力する半導体
装置１００の各端子とを対応させる。フォーマットコン
トロール部５０は、パターンジェネレータ３０によって
発生されデータセレクタ４０によって選択されたパター
ンデータと、タイミングジェネレータ２０によって生成
されたタイミングエッジとに基づいて、半導体装置１０
０に対する波形制御を行う。

【００１４】また、ピンカード６０は、半導体装置１０
０との間の物理的なインタフェースをとるためのもので
ある。例えば、ピンカード６０には、半導体装置１００
の対応する端子に所定のパターン波形を印加するドライ
バと、各端子に現れる電圧波形と所定のローレベル電圧
およびハイレベル電圧との比較を行うコンパレータとが
含まれている。デジタルコンペア部７０は、半導体装置
１００の各端子の出力データに対して、データセレクタ
４０で選択された各端子毎の期待値データとの比較を行
う。

【００１５】タイミングジェネレータ２０によって半導
体装置１００に供給するクロック信号やその他のタイミ
ング信号が生成され、半導体装置１００に入力する各種
データがパターンジェネレータ３０によって生成され
る。また、半導体装置１００に所定の試験データを入力
して所定のテストサイクル数分だけ動作させた後の半導
体装置１００の出力データが正常であるか否かがデジタ
ルコンペア部７０によって判断される。

【００１６】上述したタイミングジェネレータ２０が動
作クロック発生手段に、パターンジェネレータ３０およ
びデータセレクタ４０が試験データ入力手段に、デジタ
ルコンペア部７０が出力データ判定手段に、テスタプロ
セッサ１０が探索制御手段にそれぞれ対応する。

【００１７】本実施形態の半導体試験装置はこのような
構成を有しており、次に、これを用いて半導体装置１０
０内部のクリティカルパスの探索を行う場合の詳細な動
作を説明する。

【００１８】図２は、本実施形態の半導体試験装置によ
って行われるクリティカルパス探索の原理を説明するた
めの図である。図２（Ａ）、（Ｂ）において、アドレス
（１）、（２）等はテストサイクル数、すなわち入力さ
れる動作クロックの個数に対応している。例えば、アド
レス（６）は、テストパターンが入力されて６個目の動
作クロックに同期して動作する位置（回路）を示してい
る。

【００１９】図２（Ａ）に示すように、動作クロックの
周期を次第に短くしていって、出力パターンが不良とな
る周期をＴ１とする。このとき、いずれのアドレスに対
応する回路の動作が正常に行われなかったために出力パ
ターンが不良となったかを知ることができれば、その不
良箇所がクリティカルパス発生箇所として探索される。

【００２０】例えば、図２（Ａ）に示すように、アドレ
ス（４）に対応する位置で動作の異常が発生して出力パ
ターンが不良になった場合には、図２（Ｂ）に示すよう
に、アドレス（４）に対応する４個目の動作クロックの
周期をＴ１より若干長いＴ２に変更することにより、正
常な出力パターンを得ることができる。

【００２１】このように、全テストサイクルの動作周期
をフェイルするＴ１に設定した状態で、どのアドレスに
対応する動作周期を長くすることにより正常に動作する
かを調べることにより、クリティカルパスの発生アドレ
スを探し出すことができる。本実施形態では、クリティ
カルパスの発生開始アドレスと発生区間の両方を検出す
ることによりクリティカルパスの探索処理を行うように
する。

【００２２】図３は、半導体装置１００の入出力パター
ンと動作クロックの周期との関係を示す図である。例え
ば、半導体装置１００の入力ピン１に所定の試験データ
（図３のアドレス（１）では“０”）を入力してから７
個の動作クロックを入力したときに、この試験データに
対応する出力データが出力ピン１に現れるものとする
と、この７クロック目の出力データが期待した値に一致
しているか否かを調べることにより、調べようとするア
ドレスに対応する回路の動作が正常であるか否かを知る
ことができる。

【００２３】例えば、図２（Ｂ）に示すようなアドレス
（４）に対応する動作周期のみをＴ２、それ以外をＴ１
とする場合には、図３に示すｔ１〜ｔ３とｔ５〜ｔ７の
それぞれをＴ１に設定し、ｔ４のみをＴ２に設定する。
このように４番目の動作クロックの周期のみをＴ２に設
定して、半導体装置１００を７クロック分動作させ、そ
の動作後に出力ピン１に現れる出力データが期待した値
と一致するか否かを調べる。

【００２４】次に、クリティカルパスの探索動作をクリ
ティカルパスの発生開始アドレスの探索動作と発生区間
の探索動作に場合を分けて説明する。例えば、図３に示
したように、入力ピン１に試験データを入力してから７
クロック分動作させたときに出力ピン１に対応するデー
タが出力されるものとする。また、アドレス（４）〜
（６）に対応する位置にクリティカルパスが存在するも
のとして説明を行う。

【００２５】図４は、クリティカルパスの発生開始アド
レス探索の動作手順を示す図である。まず、テスタプロ
セッサ１０は、半導体装置１００に供給する動作クロッ
クの周期を変化させて、動作がフェイルおよびパスの境
界となる動作周期を探す（ステップａ１）。この動作周
期の変更はタイミングジェネレータ２０に指示を送るこ
とにより行われ、それぞれの周期の動作クロックを用い
たときに半導体装置１００が正常動作をするか否かの判
断は、図３に示したように、全アドレスに対応する動作
周期をある値に設定して、７クロック目に同期して得ら
れる出力ピン１の出力データを調べることにより行われ
る。このようにして、上述した境界であって、フェイル
する動作クロックの周期Ｔ１とパスする動作クロックの
周期Ｔ２とが検出される。

【００２６】次に、テスタプロセッサ１０は、タイミン
グジェネレータ２０に指示を送って、全アドレスの動作
周期をフェイルする周期Ｔ１に設定する（ステップａ
２）。図３に示す全ての動作周期ｔ１〜ｔ７がＴ１に設
定される。

【００２７】このようにして全動作周期をフェイルする
周期Ｔ１に設定した後、テスタプロセッサ１０は、クリ
ティカルパスの発生開始アドレス（以下、単に「発生開
始アドレス」と称する）を半導体装置１００がフェイル
するアドレス（以下、「フェイルアドレス」と称する）
（７）に設定し（ステップａ３）、この発生開始アドレ
ス以降の各アドレスの動作周期をパスする周期Ｔ２に設
定する（ステップａ４）。そして、半導体装置１００に
対して所定の動作試験を行い（ステップａ５）、出力ピ
ン１に現れる出力データが正常値（期待通りの値）であ
るか否かを判定する（ステップａ６）。

【００２８】図５は、発生開始アドレスとこれを確かめ
るために設定される各アドレスの動作周期との関係を示
す図である。図５（Ａ）に示すように、上述したステッ
プａ３において発生開始アドレスを（７）に設定した場
合には、ｎ個の動作クロックの内のｎ番目（実施形態で
はｎ＝７であるため７番目）のアドレス（７）の動作周
期のみをＴ２に変更して動作試験が行われる。

【００２９】このようにして実施される動作試験の結
果、出力ピン１に現れる出力データが期待通りの正常な
ものである場合には、その時点で設定されている発生開
始アドレスをクリティカルパスの発生開始アドレスに決
定して（ステップａ７）、クリティカルパスの発生開始
アドレスの探索処理を終了する。

【００３０】また、動作試験の結果、出力ピン１に現れ
る出力データが正常でない場合には、次にテスタプロセ
ッサ１０は、その時点で設定されている発生開始アドレ
スが先頭アドレス（１）であるか否かを判定する（ステ
ップａ８）。最初は、上述したステップａ３において発
生開始アドレスがフェイルアドレス（７）に設定されて
いるため否定判断され、テスタプロセッサ１０は、発生
開始アドレスを１つ先頭方向へ進めてアドレス（６）に
設定（ステップａ９）した後、上述したステップａ４の
動作周期の設定以降の処理を繰り返す。

【００３１】図５（Ｂ）に示すように、発生開始アドレ
スを１つ進めてアドレス（６）に設定した場合には、こ
のアドレス（６）以降、すなわちアドレス（６）と
（７）がパスする周期Ｔ２に設定され、動作試験が実施
される。

【００３２】また、アドレス（６）と（７）の動作周期
をパスする周期Ｔ２に設定して動作試験を実施しても、
出力ピン１に正常な出力データが現れない場合には、図
５（Ｃ）に示すように、発生開始アドレスをさらに１つ
進めてアドレス（５）に設定した後、上述したステップ
ａ４の動作周期の設定以降の処理が繰り返される。

【００３３】このようにして、発生開始アドレスを１つ
ずつ先頭側に進めていってその発生開始アドレス以降の
各アドレスの動作周期をパスする周期Ｔ２に設定し、そ
の都度動作試験を行うことにより、出力ピン１に正常な
出力データが現れるまでこの手順が繰り返される。例え
ば、図５（Ｄ）に示すように、発生開始アドレスを
（４）に設定し、アドレス（４）〜（７）の動作周期を
パスする周期Ｔ２に設定して動作試験を実施したときに
出力ピン１に正常な出力データが現れた場合には、上述
したようにステップａ６（出力データが正常か否かの判
定処理）において肯定判断され、その時点における発生
開始アドレス（４）をクリティカルパスの発生開始アド
レスに決定して（ステップａ７）、クリティカルパスの
探索処理を終了する。

【００３４】なお、発生開始アドレスを先頭アドレス
（１）に設定して動作試験を行っても出力ピン１に正常
な出力データが現れない場合には、クリティカルパスの
探索に失敗したものとして探索処理を終了する（ステッ
プａ１０）。

【００３５】このようにしてクリティカルパスの発生開
始アドレスの特定が終了した後、発生区間の特定が行わ
れる。図６は、クリティカルパスの発生区間探索の動作
手順を示す図である。まず、テスタプロセッサ１０は、
タイミングジェネレータ２０に指示を送って、全アドレ
スの動作周期をフェイルする周期Ｔ１に設定する（ステ
ップｂ１）。全動作周期をフェイルする周期Ｔ１に設定
した後、テスタプロセッサ１０は、クリティカルパスの
発生終了アドレス（以下、単に「発生終了アドレス」と
称する）を発生開始アドレスに設定し（ステップｂ
２）、すなわちクリティカルパス発生区間（以下、単に
「発生区間」と称する）を発生開始アドレスのみに限定
して、この発生区間に対応するアドレスの動作周期をパ
スする周期Ｔ２に設定する（ステップｂ３）。そして、
半導体装置１００に対して所定の動作試験を行い（ステ
ップｂ４）、出力ピン１に現れる出力データが正常値で
あるか否かを判定する（ステップｂ５）。

【００３６】図７は、発生区間とこれを確かめるために
設定される各アドレスの動作周期との関係を示す図であ
る。図７（Ａ）に示すように、上述したステップｂ２に
おいて発生終了アドレスを発生開始アドレス（４）に設
定した場合には、発生区間としてのアドレス（４）のみ
の動作周期をパスする周期Ｔ２に変更して動作試験が行
われる。

【００３７】このようにして実施される動作試験の結
果、出力ピン１に現れる出力データが期待通りの正常な
ものである場合には、その時点で設定されている発生区
間をクリティカルパスの発生区間として決定して（ステ
ップｂ６）、クリティカパス発生区間の探索処理を終了
する。

【００３８】また、動作試験の結果、出力ピン１に現れ
る出力データが正常でない場合には、次にテスタプロセ
ッサ１０は、その時点で設定されている発生終了アドレ
スがテストサイクルのフェイルアドレス（７）であるか
否かを判定する（ステップｂ７）。最初は、上述したス
テップｂ２において発生開始アドレス（４）が発生最終
アドレスだけに設定されているため否定判断され、テス
タプロセッサ１０は、発生終了アドレスを１つ後ろに進
めてアドレス（５）に設定（ステップｂ８）し、上述し
たステップｂ３の動作周期の設定以降の処理を繰り返
す。

【００３９】図７（Ｂ）に示したように、発生終了アド
レスを１つ後ろに進めてアドレス（５）に設定した場合
には、発生開始アドレス（４）から発生終了アドレス
（５）までが発生区間として設定され、これら２つのア
ドレス（４）、（５）の動作周期がパスする周期Ｔ２に
設定され、動作試験が実施される。

【００４０】また、アドレス（４）と（５）の動作周期
をパスする周期Ｔ２に設定して動作試験を実施しても出
力ピン１に正常な出力データが現れない場合には、図７
（Ｃ）に示すように、発生終了アドレスをさらに１つ進
めてアドレス（６）に設定し、発生区間をアドレス
（４）〜（６）とした後、上述したステップｂ３の動作
周期の設定以降の処理が繰り返される。

【００４１】このようにして、発生終了アドレスを１つ
ずつ後ろに進めていって発生開始アドレスから発生終了
アドレスまでの発生区間に含まれる各アドレスの動作周
期をパスする周期Ｔ２に設定し、その都度動作試験を行
うことにより、出力ピン１に正常な出力データが現れる
までこの手順が繰り返される。例えば、図７（Ｃ）に示
すように、発生終了アドレスを（６）に設定して、発生
区間としてのアドレス（４）〜（６）の各動作周期をパ
スする周期Ｔ２に設定して動作試験を実施したときに出
力ピン１に正常な出力データが現れた場合には、上述し
たようにステップｂ５（出力データが正常か否かの判定
処理）において肯定判断され、その時点における発生区
間をクリティカルパスの発生区間に決定して（ステップ
ｂ６）、クリティカルパス発生区間の探索処理を終了す
る。

【００４２】なお、発生終了アドレスをテストサイクル
のフェイルアドレス（７）に設定して動作試験を行って
も出力ピン１に正常な出力データが現れない場合、すな
わち、発生終了アドレスをテストサイクルのフェイルア
ドレス（７）に設定すると図５（Ｄ）に示した状態が再
現されるため必ず出力ピン１には正常な出力データが現
れるはずであるが、正常な出力データが現れない場合と
は図４に示した一連の動作手順に従って行われたクリテ
ィカルパスの先頭アドレスの探索動作が誤りであった可
能性があるため、この場合にはクリティカルパスの探索
に失敗したものとして探索処理を終了する（ステップｂ
９）。

【００４３】本実施形態の半導体試験装置によれば、半
導体装置１００に所定の試験データを入力してこれに対
応する出力データが得られるまでの各動作クロックを各
アドレスに対応させており、最初に全アドレスの動作周
期をフェイルとパスの境界であってフェイルする周期Ｔ
１に設定した後、順に出力ピン１近傍のアドレスの動作
周期をパスする周期Ｔ２に変更していって、どのアドレ
スまで動作周期をＴ２に変更したときに出力データが正
常値になるかを調べており、動作周期の部分的な変更と
そのときの出力データの正誤判定を行うことにより、ク
リティカルパスの発生開始アドレスを探索することがで
きる。

【００４４】また、クリティカルパスの発生開始アドレ
スを検出した後に、この開始アドレスを固定してこれよ
り後にある発生終了アドレスを順にずらして発生区間を
長くしていって、どのアドレスまで発生区間を長くした
ときに出力データが正常値になるかを調べており、動作
周期の部分的な変更とそのときの出力データの正誤判定
を行うことにより、クリティカルパスの発生範囲を探索
することができる。このように、クリティカルパスの発
生開始アドレスと発生区間がわかれば、設計データ等と
照らし合わせることにより、実際の半導体装置１００内
の不良の原因となった該当箇所を特定することができる
ため、高速動作における伝播遅延時間を改善する等の対
策が可能となる。

【００４５】このように、本実施形態の半導体試験装置
を用いて、実際の半導体装置１００を動作させることに
よりクリティカルパスの探索を行っており、シミュレー
ションによってクリティカルパスを探索する場合に比べ
て、探索プログラムを作成する手間を大幅に低減するこ
とができ、しかも負荷の設定等を実際の使用に近い状態
で再現することができる。また、実際に半導体装置１０
０を動作させてクリティカルパスを探索するため、構成
要素のそれぞれの動作をシミュレーションで再現する場
合に比べると、探索に要する時間を大幅に短縮すること
ができる。

【００４６】ところで、クリティカルパスの探索対象と
なる半導体装置１００の中には、内部にＰＬＬ回路を有
し、外部から入力されるクロック信号（以下、「外部ク
ロック」と称する）に同期して内部のＰＬＬ回路によっ
てデューティ比を補正したクロック信号（以下、「内部
クロック」と称する）を生成し、この生成した内部クロ
ックに同期して動作するものもある。従来は、このよう
な半導体装置１００については、図８に示すように、外
部クロックの周期を大きく変動させると、ＰＬＬ回路に
よって生成される内部クロックの周期が大幅に乱れるた
め、半導体装置１００の正常動作が保障されず、実際の
半導体装置１００を用いてクリティカルパスを探索する
ことは困難であると考えられていた。

【００４７】しかし、上述した本実施形態の半導体試験
装置は、図４に示すステップａ１において、フェイルと
パスの境界を調べて、その近傍のわずかに異なる動作周
期Ｔ１とＴ２とを用いてクリティカルパスの探索を行う
こともできる。したがって、各アドレスの動作周期を部
分的に周期Ｔ１から周期Ｔ２に変えた場合であっても、
半導体装置１００内部のＰＬＬ回路によって生成される
内部クロックへの影響が少なく、半導体装置１００を正
常に動作させて、図４および図６に示した一連の手順に
従ってクリティカルパスの探索を行うことができる。

【００４８】図９は、半導体装置１００の外部クロック
を部分的にパスする動作周期Ｔ２に設定した場合の外部
クロックと内部クロックの関係を示す図である。例え
ば、アドレス（４）の動作周期のみをＴ２に変更する
と、半導体装置１００に内蔵されるＰＬＬ回路によって
内部クロックの動作周期もＴ２に変更されるが、その直
後に外部クロックの動作周期を周期Ｔ１に戻しても、内
部クロックは数アドレス分影響を受けた後に周期Ｔ１に
収束する。

【００４９】例えば、全テストサイクルの動作周期を２
１ｎｓｅｃに設定したときに得られる出力データが正常
でないフェイル状態であり、動作周期を２２ｎｓｅｃに
設定したときに得られる出力データが正常であるパス状
態であり、動作周期をその間の２１．５ｎｓｅｃに設定
したときに得られる出力データがフェイル状態とパス状
態とが交互に現れるような不安定状態であった場合に
は、フェイルする動作周期を２１ｎｓｅｃに、パスする
動作周期を２２ｎｓｅｃにそれぞれ設定する。この場合
には、これらの周期の差は、２２−２１＝１ｎｓｅｃで
あり、周期の５％程度であるため、ＰＬＬ回路による補
正の影響を大きく受けることはない。

【００５０】このように、図２に示したように調べたい
アドレスの動作周期のみをパスする周期Ｔ２に、それ以
外をフェイルする周期Ｔ１に正確に設定することはでき
ないが、特定のアドレスを含む所定範囲の動作周期をＴ
２あるいはこれに近い値に設定することができる。した
がって、図４および図６に示した一連の手順に従って、
ＰＬＬ回路を内蔵した半導体装置１００についてもほぼ
正確にクリティカルパスの発生開始アドレスおよび発生
区間を特定することができ、実際の半導体装置１００を
動作させてクリティカルパスの探索を行うことができ
る。

【００５１】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、図５に
示すように発生開始アドレスを最後尾のアドレスから順
に１つずつ前方にずらしていってクリティカルパスの発
生開始アドレスを探索するようにしたが、発生開始アド
レスを２以上のアドレスを単位にずらしていってそのと
きの出力ピン１に現れる出力データを調べるようにして
もよい（ｎ−ｉのｉの値を２以上に設定した場合に対応
する）。

【００５２】あるいは、２分探索法を用い、まず最初に
後半のアドレス全部の動作周期をパスする周期Ｔ２に変
更してそのときの出力データを調べ、発生開始アドレス
が前半分に存在するのか後ろ半分に存在するのかを判定
し、その後発生開始アドレスが含まれる範囲を２分して
後半部分のアドレスの動作周期をパスする周期Ｔ２に設
定して出力データを調べる。このようにして、発生開始
アドレスが含まれる区間を次第に狭くしていって最終的
に１つのアドレスを特定するようにしてもよい。半導体
装置１００の回路規模が大きい場合であって、クリティ
カルパスの発生アドレスがフェイルアドレスよりかなり
遠くに存在する場合には、テストサイクルの最終アドレ
スから１つずつ遡って調べていくと膨大な時間がかかる
が、この手法を用いれば探索に要する時間を短縮するこ
とができる。

【００５３】また、上述した実施形態では、半導体装置
１００の各種の機能試験を実施する半導体試験装置を用
いて半導体装置１００のクリティカルパスの探索を行う
ようにしたが、クロック周期を任意に設定可能なもので
あれば、特に汎用的な半導体試験装置を用いる必要はな
く他のハードウエアを用いて実現するようにしてもよ
い。

【００５４】また、上述した実施形態では、図４および
図６に示す動作手順をテスタプロセッサ１０によって実
行することにより、クリティカルパスの発生開始アドレ
スと発生区間を特定するようにしたが、テスタプロセッ
サ１０が実行する一連の手順をロジック回路等のハード
ウエアによって実現し、クリティカルパスの探索に必要
な全ての処理をハードウエアのみで実現するようにして
もよい。

【００５５】また、上述した実施形態では、クリティカ
ルパスの発生区間を特定する際に、発生区間の発生開始
アドレスと発生終了アドレスを１点ずつ検出して区間の
特定を行うようにしたが、クリティカルパスが隔たった
２箇所以上で発生している場合もあるため、これら複数
箇所のクリティカルパスを個別に探索することも可能で
ある。例えば図６に示した動作手順に従って、クリティ
カルパスの発生区間を特定したとする。図７の（Ｃ）の
場合は、アドレス（４）〜（６）にクリティカルパス発
生区間が存在している。このとき、本当にクリティカル
パスが発生しているのは、アドレス（４）と（６）の２
ヶ所であり、アドレス（５）は、関係がないとする。こ
の場合は、図６のアルゴリズムの逆の応用を行い、クリ
ティカルパス発生区間であったアドレスのパスする動作
周期Ｔ２区間をフェイルする周期Ｔ１に置き換えて、半
導体装置の出力データが正常に動作するかを見ることに
より、クリティカルパスの発生とは関係ないアドレスを
探索することができる。これにより、結果的に複数箇所
の原因によるクリティカルパスの発生区間を特定するこ
とができる。

【００５６】

【発明の効果】上述したように、本発明によれば、半導
体装置を実際に動作させることによりクリティカルパス
の探索を行っており、シミュレーションによってクリテ
ィカルパスを探索する場合に比べると、高速かつ確実に
クリティカルパスを検出することができる。また、負荷
設定等を行って半導体装置を動作させることが可能であ
り、実際の使用状態を考慮した探索処理が可能となる。

【００５７】また、本発明は、外部から入力される動作
クロックに同期して別の内部クロックを生成するＰＬＬ
回路を有する半導体装置のクリティカルパスの探索に適
している。本発明では、半導体装置が正常動作をするか
しないかの境界近傍の動作クロック周期Ｔ１およびＴ２
で半導体装置を動作させることもできるため、外部から
入力される動作クロックの周期をＴ１とＴ２との間で変
更したときに内部のＰＬＬ回路によって生成される内部
クロックがこの動作クロックに追随しやすく、動作クロ
ックの周期を変えてクリティカルパスの探索を行う本発
明の探索方式の適用が容易となる。

【図面の簡単な説明】

【図１】本実施形態の半導体試験装置の構成を示す図で
ある。

【図２】本実施形態の半導体試験装置によって行われる
クリティカルパス探索の原理を説明するための図であ
る。

【図３】半導体装置の入出力パターンと動作クロック周
期との関係を示す図である。

【図４】クリティカルパスの発生開始アドレス探索の動
作手順を示す図である。

【図５】発生開始アドレスとこれを確かめるために設定
される各アドレスの動作周期との関係を示す図である。

【図６】クリティカルパスの発生区間探索の動作手順を
示す図である。

【図７】発生区間とこれを確かめるために設定される各
アドレスの動作周期との関係を示す図である。

【図８】内部にＰＬＬ回路を有する半導体装置に入力さ
れる外部クロックと内部クロックの関係を示す図であ
る。

【図９】内部にＰＬＬ回路を有する半導体装置に入力さ
れる外部クロックと内部クロックの関係を示す図であ
る。

【符号の説明】

１０テスタプロセッサ２０タイミングジェネレータ３０パターンジェネレータ４０データセレクタ５０フォーマットコントロール部６０ピンカード７０デジタルコンペア部１００半導体装置

Claims

【特許請求の範囲】

【請求項１】半導体装置に所定のデータが入力されて
からこれに対応するデータが出力されるまでの動作クロ
ック数をｎとして、前記半導体装置が正常動作するか否
かの境界であって、正常動作しない前記動作クロックの
周期Ｔ１と、正常動作する前記動作クロックの周期Ｔ２
とを検出し、ｎ個の前記動作クロックの中のいずれかの
周期をＴ２に設定し、それ以外の周期をＴ１に設定した
ときに前記半導体装置から正常なデータが出力される周
期Ｔ２を有する１つあるいは複数の前記動作クロックの
位置を求めることによりクリティカルパスの探索を行う
ことを特徴とするクリティカルパス探索方式。
【請求項２】請求項１において、前記周期Ｔ１とＴ２の動作クロックを発生する動作クロ
ック発生手段と、前記半導体装置の動作が正常であるか否かを調べるため
に前記半導体装置に所定のデータを入力する試験データ
入力手段と、前記試験データ入力手段によって入力される所定のデー
タに対応して前記半導体装置からデータが出力されたと
きに、この出力データが期待されたデータに一致するか
否かを判定する出力データ判定手段と、前記動作クロック発生手段から前記半導体装置に入力さ
れる前記ｎ個の動作クロックの中で、所定位置の動作ク
ロックの周期を前記Ｔ２に、それ以外の周期を前記Ｔ１
に設定して前記半導体装置を動作させ、ｎ番目の動作ク
ロックに同期して前記半導体装置から出力されるデータ
に対する前記出力データ判定手段の判定結果に応じて、
周期がＴ２である動作クロック位置に対応するクリティ
カルパスの有無を調べる探索制御手段と、を備えることを特徴とするクリティカルパス探索方式。
【請求項３】請求項２において、前記探索制御手段は、ｎ番目の動作クロックから（ｎ−
ｉ）番目の動作クロックの各周期を前記Ｔ２に、それ以
外の周期を前記Ｔ１にそれぞれ設定して前記半導体装置
の正常動作の有無を調べ、前記半導体装置が正常動作を
する最も大きな（ｎ−ｉ）の値をクリティカルパス発生
開始位置として特定することを特徴とするクリティカル
パス探索方式。
【請求項４】請求項３において、前記探索制御手段は、前記クリティカルパス発生開始位
置を先頭位置として所定範囲に含まれる前記動作クロッ
クの周期を前記Ｔ２に、それ以外の周期を前記Ｔ１にそ
れぞれ設定して前記半導体装置の正常動作の有無を調
べ、前記半導体装置が正常動作をする最も狭い前記所定
範囲をクリティカルパス発生区間として特定することを
特徴とするクリティカルパス探索方式。
【請求項５】請求項１〜４において、前記半導体装置は、外部から入力される動作クロックに
同期して別の内部クロックを生成するＰＬＬ回路を有す
ることを特徴とするクリティカルパス探索方式。