JPH1048296A - Ｉｃ検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 非同期動作を行うＩＣに対しても柔軟な検査
を行う。 【解決手段】 同期動作の検査を行うには、タイミング
発生部１０で発生させたタイミングに基づき、入力信号
発生部２０で入力信号を発生させ、被検査ＩＣ５の入力
ピンに与える。これに応じて被検査ＩＣ５の出力ピンか
ら出力された出力信号を、出力信号比較部３０において
所定の期待値と比較して一致するか否かを検査する。非
同期動作の検査を行うには、専用の検査回路を設計し、
この検査回路に対応する回路データファイルＦ４を、Ｆ
ＰＧＡ素子などからなるプログラマブル論理回路５０に
与えてソフトウエア的に検査回路をゲートアレイ上に構
築する。被検査ＩＣ５を動作させながら、必要な信号を
信号選択部６０で抽出して、プログラマブル論理回路５
０上に構築された検査回路に与えて実機テストを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＩＣ検査装置、特
に、ＩＣの製造プロセスの最終工程において、個々のＩ
Ｃの良否判定を行うためのＩＣ検査装置に関する。

【０００２】

【従来の技術】ＩＣの製造プロセスの最終工程では、個
々のＩＣについて、断線などの製造上の不良の有無を調
べるための検査が行われる。この検査には、一般に「Ｉ
Ｃテスタ」と呼ばれているＩＣ検査装置が用いられる。
このＩＣ検査装置は、被検査ＩＣに対して所定の入力パ
ターンを与え、その結果として被検査ＩＣから得られる
出力パターンが、期待どおりのものか否かを判定する機
能を有している。現在用いられている一般的なＩＣ検査
装置は、所定の基準周期に同期したタイミングを発生さ
せるタイミング発生部を有しており、被検査ＩＣに与え
る入力信号のタイミングや、被検査ＩＣからの出力信号
を期待値と比較するタイミングは、タイミング発生部で
発生させたタイミングに同期したものとなる。タイミン
グ発生部では、各入出力ピンごとにそれぞれ位相のずれ
たタイミングを発生させることができるが、いずれも所
定の基準周期に同期したタイミングになる。

【０００３】

【発明が解決しようとする課題】上述したように、従来
のＩＣ検査装置では、所定の基準周期に同期したタイミ
ングで検査が行われるため、被検査ＩＣが非同期動作を
行う場合には、正しい検査を行うことができない。たと
えば、互いに非同期な複数のクロック信号に基づいて動
作を行うＩＣを検査する場合、第１のクロック信号を基
準周期にとると、検査はすべてこの第１のクロック信号
に同期した形で行われることになる。このため、第２の
クロック信号も、第１のクロック信号に同期させて取り
扱わざるを得ず、本来の正しい検査結果を得ることがで
きなくなる。たとえば、本来の非同期動作では、厳密な
タイミングが要求されない論理動作の場合であっても、
これを同期動作として取り扱った場合には、厳密なタイ
ミングで期待値との比較が行われることになり、良品Ｉ
Ｃであるにもかかわらず不良品と判定されるような事態
が生じることになる。

【０００４】そこで本発明は、非同期動作を行うＩＣに
対しても正しい検査を行うことができるＩＣ検査装置を
提供することを目的とする。

【０００５】

【課題を解決するための手段】(1) 本発明の第１の態
様は、 所定の基準周期に同期したタイミングを発生させるタイ
ミング発生部と、タイミング発生部で発生させたタイミ
ングに同期した入力信号を発生させ、この入力信号を被
検査ＩＣの入力ピンに与える入力信号発生部と、タイミ
ング発生部で発生させたタイミングに基づいて、被検査
ＩＣの出力ピンから出力された出力信号を所定の期待値
と比較する出力信号比較部と、オペレータからの指示入
力に基づいて、タイミング発生部、入力信号発生部、出
力信号比較部に対して所定の制御信号を与え、被検査Ｉ
Ｃに対する検査を実行する制御部と、を備えるＩＣ検査
装置において、更に、外部から与えられたプログラムに
基づいて、所望の論理動作を実行する論理回路を構成で
きるプログラマブル論理回路と、オペレータからの指示
入力に基づいて、入力信号発生部が発生させた入力信号
および被検査ＩＣから出力された出力信号のうちの任意
の信号を選択してプログラマブル論理回路の入力端子に
与える信号選択部と、を設け、プログラマブル論理回路
の出力に基づいて、制御部が被検査ＩＣの良否を判定で
きるように構成したものである。

【０００６】(2) 本発明の第２の態様は、上述の第１
の態様に係るＩＣ検査装置において、プログラマブル論
理回路として、ＦＰＧＡ（フィールド・プログラマブル
・ゲート・アレイ）素子を用いるようにしたものであ
る。

【０００７】

【発明の実施の形態】以下、本発明を図示する実施形態
に基づいて説明する。はじめに、参考のために、従来の
一般的なＩＣ検査装置の基本構成を図１のブロック図に
基づいて説明する。ここに示すＩＣ検査装置１００は、
入力パターンファイルＦ１、出力期待値ファイルＦ２、
テストコントロールファイルＦ３を用いて、被検査ＩＣ
５に対する良否検査を行う機能を有し、タイミング発生
部１０、入力信号発生部２０、出力信号比較部３０、制
御部４０を有する。

【０００８】タイミング発生部１０は、所定の基準周期
に同期したタイミングを発生させ、発生させたタイミン
グを入力信号発生部２０および出力信号比較部３０に与
えるえる機能を有する。入力信号発生部２０は、このタ
イミングに同期した入力信号を発生させ、これを被検査
ＩＣ５の入力ピンに与える。被検査ＩＣ５は、この入力
ピンに与えられた入力信号に基づき、内部で所定の演算
処理を実行し、その結果を出力ピンに出力することにな
る。出力信号比較部３０は、与えられたタイミングに基
づいて、被検査ＩＣ５の出力ピンに出力された出力信号
を取り込み、これを所定の期待値と比較する比較処理を
行い、その結果を制御部４０に報告する。制御部４０
は、各ファイルＦ１，Ｆ２，Ｆ３内のデータおよびオペ
レータからの指示入力に基づいて、タイミング発生部１
０、入力信号発生部２０、出力信号比較部３０に対して
所定の制御信号を与え、被検査ＩＣ５に対する検査処理
を統括制御する機能を有し、出力信号比較部３０からの
報告に基づいて、被検査ＩＣ５に対する良否判定を行
う。

【０００９】入力パターンファイルＦ１には、被検査Ｉ
Ｃ５の入力ピンに与えるべきいくつかの入力信号パター
ンが用意されている。この入力信号パターンは、“０”
または“１”の論理値の羅列からなり、これらの論理値
列を所定の基準周期Ｐで電気信号として表現すれば、た
とえば、図２に示すようなパターンＸ，Ｙ，Ｚが得られ
ることになる。入力信号発生部２０から被検査ＩＣ５の
各入力ピンに供給される入力信号は、このようなパター
ンになる。一方、出力期待値ファイルＦ２内の期待値
も、出力として期待されるべき“０”または“１”の論
理値の羅列からなり、これらの論理値列を所定の基準周
期Ｐで電気信号として表現すれば、やはり図２に示すよ
うなパターンになる。出力信号比較部３０は、被検査Ｉ
Ｃ５の各出力ピンから得られる出力信号と、出力期待値
ファイルＦ２内の特定の期待値パターンとを比較し、一
致するか否かを判定することになる。

【００１０】このＩＣ検査装置１００における検査は、
一定の基準周期Ｐに同期した形で行われるが、被検査Ｉ
Ｃ５の個々の入力ピンに与える入力信号のタイミング
（基準周期Ｐに対する位相）や、個々の出力ピンから出
力される出力信号に対する期待値との比較タイミング
は、各ピンごとに異なるタイミングを設定することがで
きる。タイミング発生部１０は、このように各ピンごと
のタイミングを規定する信号を生成する働きをする。図
３に、タイミング発生部１０が発生するタイミングの一
例を示す。この例では、３つのタイミングａ，ｂ，ｃが
例示されており、タイミングａに対して、タイミングｂ
は時間ｔ１だけ遅延しており、タイミングｃは時間ｔ２
だけ遅延しているが、いずれも同じ基準周期Ｐを用いて
いる。

【００１１】テストコントロールファイルＦ３は、この
ＩＣ検査装置１００における検査処理を統括するための
情報が含まれている。すなわち、被検査ＩＣ５の個々の
入力ピンについて、入力パターンファイルＦ１内のどの
パターンをどのタイミングで与えるかを規定する情報
と、被検査ＩＣ５の個々の出力ピンについて、出力期待
値ファイルＦ２内のどのパターンとどのタイミングで比
較するかを規定する情報とが含まれている。たとえば、
被検査ＩＣ５の入力ピンＮｏ．１に対しては、図２のパ
ターンＹを図３のタイミングａで与え、入力ピンＮｏ．
２に対しては、図２のパターンＺを図３のタイミングｃ
で与え、入力ピンＮｏ．３に対しては、図２のパターン
Ｘを図３のタイミングｂで与える、という情報がテスト
コントロールファイルＦ３に含まれていた場合には、各
入力ピンＮｏ．１〜３には、図４に示すような入力信号
が与えられることになる。

【００１２】以上、従来の一般的なＩＣ検査装置１００
の基本構成および動作原理を簡単に説明したが、このよ
うな検査装置では、常に一定の基準周期Ｐに基づいた検
査が行われるため、被検査ＩＣが非同期動作を行う場合
には、正しい検査を行うことができない。特定の用途に
利用されるＩＣには、互いに非同期な複数の信号に基づ
いて動作を行うＩＣも存在する。このような非同期ＩＣ
に対する検査を、従来のＩＣ検査装置を用いて行う場
合、近似的な同期信号を用いた検査を行うしかなかっ
た。また、同期動作を行うＩＣであっても、特定の信号
については厳密なタイミングが要求されないようなＩＣ
も存在する。ところが、従来のＩＣ検査装置では、この
ような曖昧なタイミングを定義した検査を行うことがで
きないので、厳密なタイミングによって期待値との比較
を行わざるを得ない。

【００１３】本発明に係るＩＣ検査装置は、上述した従
来の一般的なＩＣ検査装置に、更に付加的な要素を追加
することにより、非同期動作を行うＩＣや、厳密なタイ
ミングが要求されないような動作を行うＩＣについて、
より柔軟な検査を行えるようにしたものである。

【００１４】図５は、本発明に係るＩＣ検査装置２００
の基本構成を示すブロック図である。ここで、図１に示
す従来のＩＣ検査装置１００と同一の構成要素について
は同一符号を付して説明を省略する。ＩＣ検査装置２０
０において新たに付加された構成要素は、プログラマブ
ル論理回路５０と信号選択部６０である。なお、このＩ
Ｃ検査装置２００における制御部４５は、従来のＩＣ検
査装置１００における制御部４０の機能に、更に、プロ
グラマブル論理回路５０および信号選択部６０に対する
制御機能を付加したものである。

【００１５】プログラマブル論理回路５０は、外部から
与えられたプログラムに基づいて、所望の論理動作を実
行する論理回路を構成できる回路であり、具体的には、
ＦＰＧＡ（フィールド・プログラマブル・ゲートアレ
イ）素子が用いられている。このＦＰＧＡ素子は、ソフ
トウエアによって任意の論理回路を構成することができ
る汎用論理回路であり、オペレータの希望に応じた所望
の論理回路を構成することが可能になる。オペレータ
は、所望の論理回路を回路データファイルＦ４の形式で
記述すればよい。制御部４５が、この回路データファイ
ルＦ４内のデータをプログラマブル論理回路５０（ＦＰ
ＧＡ素子）へと書き込むことにより、ＦＰＧＡ素子がプ
ログラムされ、多数のゲートアレイによって、オペレー
タの所望どおりの論理回路が構築されることになる。も
ちろん、異なる回路データファイルＦ４を用意すれば、
ＦＰＧＡ素子内に構築される論理回路も異なるものとな
る。このように、プログラマブル論理回路５０は、ソフ
トウエアによって自由にその内容を変更することが可能
な論理回路として機能する。

【００１６】一方、信号選択部６０は、入力信号発生部
２０が発生した入力信号および被検査ＩＣ５から出力さ
れた出力信号のうち、プログラマブル論理回路５０内に
構築された論理回路の動作に必要な信号を選択してプロ
グラマブル論理回路５０へ与える機能を有する。オペレ
ータは、所望の回路を構築するための回路データファイ
ルＦ４を用意するとともに、この構築された回路に必要
な信号を選択するための指示を制御部４５に与えておけ
ばよい。この選択指示は、制御部４５から信号選択部６
０へと与えられ、信号選択部６０は、この選択指示に基
づいて必要な信号の選択を行う。

【００１７】このような構成をもったＩＣ検査装置２０
０は、従来のＩＣ検査装置１００と同様に、基準周期Ｐ
に同期した通常の検査を実行する機能と、プログラマブ
ル論理回路５０および信号選択部６０を用いた任意の検
査を実行する機能とを併せもつことになる。後者の任意
検査は、特定の被検査ＩＣ５に対して検査を行うための
専用の検査回路をプログラマブル論理回路５０内に構築
し、この専用の検査回路に実質的な検査を実行させるも
のであり、いわば簡易的な実機テストが実行されること
になる。プログラマブル論理回路５０内にどのような検
査回路を構築するかは、個々の被検査ＩＣ５について、
オペレータが決めることになり、信号選択部６０に与え
る選択指示も、オペレータが決めることになる。プログ
ラマブル論理回路５０には、信号選択部６０を介して、
被検査ＩＣ５に与えられる入力信号と被検査ＩＣ５から
出力される出力信号とが与えられるので、プログラマブ
ル論理回路５０内に構築すべき検査回路としては、これ
らの信号に基づいて、被検査ＩＣ５内の演算処理が正し
く行われているか否かを判断することができる回路であ
れば、どのような回路を用いてもかまわない。この検査
回路における良否の判断結果は、制御部４５へ報告され
ることになり、最終的にオペレータに良否結果が提示さ
れる。

【００１８】以上のように、本発明に係るＩＣ検査装置
２００によれば、必要に応じて、回路データファイルＦ
４を用意して、プログラマブル論理回路５０内に専用の
検査回路を構築することができ、被検査ＩＣ５の動作検
証をこの専用の検査回路によって行うことが可能にな
る。プログラマブル論理回路５０内に構築される専用の
検査回路は、タイミング発生部１０で発生されるタイミ
ングとは無関係の回路となる。したがって、従来のＩＣ
検査装置１００のように一定の基準周期Ｐに支配される
ことはなく、非同期動作の検査や、厳密なタイミングを
要求されないような動作の検査を自由に行うことができ
るようになる。

【００１９】

【実施例】続いて、図５に示すプログラマブル論理回路
５０内に、具体的な検査回路を構築した実施例を述べ
る。ここでは、被検査ＩＣ５として、図６のタイミング
チャートに示すような動作を行うＩＣを用いた例を示す
ことにする。このＩＣは、２つのクロック信号Ｋ１，Ｋ
２に基づいて動作する回路であり、入力信号Ｔに基づい
て所定の演算処理を実行し、その結果として、出力信号
Ａ，Ｂ，Ｃを出力する。ここで、両クロック信号Ｋ１，
Ｋ２は非同期であり、信号Ａはクロック信号Ｋ１に同期
して出力され、信号ＢおよびＣはクロック信号Ｋ２に同
期して出力される。

【００２０】入力信号Ｔは動作開始を示すトリガー信号
として機能し、この入力信号Ｔが“Ｈ”から“Ｌ”に遷
移すると、まず、出力信号Ａとして、クロック信号Ｋ１
に同期したパルス（周波数がクロック信号Ｋ１の１／２
のパルス）が所定の設定数（図示の例の場合は、設定数
＝２）だけ出力される。出力信号Ａとして、設定数だけ
のパルスが出力されると、出力信号Ａは“Ｌ”の状態を
維持し、その後の最初のクロック信号Ｋ２の立上がりエ
ッジに同期して、所定のデータを示す出力信号Ｃが出力
される。また、出力信号Ｂとして、クロック信号Ｋ２に
同期して、図示のようなパルスが出力される。こうし
て、出力信号Ｂとして、クロック信号Ｋ２に同期したパ
ルスが所定の設定数（図示の例の場合は、設定数＝２）
だけ出力されると、その後の最初のクロック信号Ｋ１の
立上がりエッジに同期して、再び出力信号Ａが出力され
るようになる。同時に、出力信号Ｂは“Ｈ”に維持さ
れ、出力信号Ｃはデータの出力を休止する。

【００２１】ここでは、上述した動作を所定の回数だけ
繰り返し実行する機能をもったＩＣが、被検査ＩＣ５と
して選ばれた場合を考える。このＩＣの出力信号は、２
つのクロック信号Ｋ１，Ｋ２に基づいて決定されるが、
両クロック信号は非同期であるため、所定の基準周期Ｐ
に基づいて一義的な動作タイミングを定めることはでき
ない。たとえば、出力信号Ｂにパルスが出現するタイミ
ングは、直前の出力信号Ａのパルスのタイミングとクロ
ック信号Ｋ２のタイミングとによって変化することにな
り、出力信号Ａにパルスが出現するタイミングは、直前
の出力信号Ｂのパルスのタイミングとクロック信号Ｋ１
のタイミングとによって変化することになる。

【００２２】このような非同期動作を行うＩＣに対し
て、従来のＩＣ検査装置１００を用いて検査を行うに
は、たとえば、図７のタイミングチャートに示すよう
に、一方のクロック信号Ｋ１を基準として、もう一方の
クロック信号Ｋ２をこの基準クロック信号Ｋ１に無理や
り同期させたクロック信号に置き換え、所定の基準周期
Ｐに同期させた状態での動作を検査するしかなかった。
このため、本来の非同期動作についての正しい検査を行
うことはできなかった。

【００２３】本発明に係るＩＣ検査装置２００では、こ
のような非同期動作を行うＩＣを被検査ＩＣ５として検
査を行う場合、プログラマブル論理回路５０内に専用の
検査回路を構築し、この検査回路によって検査を行うよ
うにすればよい。図６のタイミングチャートに示される
ような動作を行うＩＣを被検査ＩＣ５とする場合には、
専用検査回路として、たとえば、図８に示すような回路
を用意すればよい。この回路は、入力信号Ｔの“Ｈ”か
ら“Ｌ”への遷移を検出するためのスタート検出回路７
０と、出力信号Ａ，Ｂのパルスをカウントする第１のカ
ウンタ７１および第２のカウンタ７２と、出力信号Ｂ，
Ｃに基づいて動作するフリップフロップ７３と、を有し
ている。ここで、入力信号Ｔは、入力信号発生部２０に
おいて発生される信号であり、出力信号Ａ〜Ｃは、被検
査ＩＣ５から実際に出力される信号である。これらの各
信号は、信号選択部６０によって選択され、プログラマ
ブル論理回路５０へと与えられることになる。

【００２４】スタート検出回路７０は、信号Ｔが“Ｈ”
レベルを示している動作開始前の状態のときに、信号
Ａ，Ｂ，Ｃが変化するか否かを監視する機能を有してお
り、もし動作開始前に信号Ａ，Ｂ，Ｃに変化が生じた
ら、エラーを示す信号を多入力ＯＲ回路７９に与える機
能を有する。また、信号Ｔが“Ｌ”レベルに遷移した
ら、スタート検出がなされた旨をステートマシン７６に
報知する機能を有する。

【００２５】一方、第１のカウンタ７１の計数値は第１
の検査回路７４に与えられ、正しい計数が行われている
か否かが検査される。同様に、第２のカウンタ７２の計
数値は第２の検査回路７５に与えられ、正しい計数が行
われているか否かが検査される。ステートマシン７６
は、スタート検出回路７０によってスタート検出がなさ
れると、第１の検査回路７４および第２の検査回路７５
に、それぞれの計数値が増加するべき正しい期間を伝え
る。たとえば、図６のタイミングチャートにおいて、信
号Ａがパルスを出力している間は、第１のカウンタ７１
の計数値が増加する正しい計数期間であり、信号Ｂがパ
ルスを出力している間は、第２のカウンタ７２の計数値
が増加する正しい計数期間である。第１の検査回路７４
および第２の検査回路７５は、それぞれの正しい計数期
間以外の期間に計数値が変動した場合には、エラーを示
す信号を多入力ＯＲ回路７９に与える機能を有する。

【００２６】また、第１の検査回路７４および第２の検
査回路７５は、予め定められた設定数（この例では、設
定数＝２）だけ計数値が増加したときに、その旨をステ
ートマシン７６に報知する機能を有するとともに、設定
数を越えて計数値が増加した場合には、エラーを示す信
号を多入力ＯＲ回路７９に与える機能を有する。ステー
トマシン７６は、第１の検査回路７４から「計数値が所
定の設定数に到達した旨の報知」を受けると、第２の検
査回路７５に対して「正しい計数期間が開始したこと」
を伝え、逆に、第２の検査回路７５から「計数値が所定
の設定数に到達した旨の報知」を受けると、第１の検査
回路７４に対して「正しい計数期間が開始したこと」を
伝える。

【００２７】データメモリ７７には、出力信号Ｃの期待
値としてのデータが格納されており、第２のカウンタ７
２の計数値（データメモリ７７に対するアドレスを示
す）に合わせて、対応する期待値をコンパレータ７８に
出力する。コンパレータ７８は、ステートマシン７６か
らの指令に基づいて、データメモリ７７から与えられる
期待値と、フリップフロップ７３から与えられるデータ
とを比較し、結果が不一致の場合には、エラーを示す信
号を多入力ＯＲ回路７９に与える。なお、不要なエラー
信号が出力されないように、コンパレータ７８の出力
は、ステートマシン７６から比較指令が与えられたとき
にのみ出力され、かつ、クロック信号Ｋ２（被検査ＩＣ
５を動作させるために外部から供給されたものをそのま
まプログラマブル論理回路５内に取り込んで用いればよ
い）に同期して出力される。

【００２８】多入力ＯＲ回路７９は、スタート検出回路
７０、第１の検査回路７４、第２の検査回路７５、コン
パレータ７８から、エラーを示す信号（“Ｈ”レベルの
論理信号）が出力された場合に、異常を示す信号Ｊを出
力する回路である。スタート検出回路７０、第１の検査
回路７４、第２の検査回路７５、コンパレータ７８は、
被検査ＩＣ５が正常に動作していると認められる場合に
は、“Ｌ”レベルの論理信号を出力するが、１回でもエ
ラーが認められた場合には、以後、“Ｈ”レベルの論理
信号を保持し続けるような回路になっている。したがっ
て、多入力ＯＲ回路７９の出力信号Ｊは、被検査ＩＣ５
が正常動作していれば“Ｌ”レベルになるが、いずれか
の回路で１回でもエラーが認められると“Ｈ”レベルに
転じることになる。制御部４５は、この信号Ｊに基づい
て、被検査ＩＣ５の良否判定を行うことができる。

【００２９】この図８に示す検査回路は、ハードウエア
によって構築される回路ではなく、ソフトウエアによっ
てゲートアレイ上に構築される回路である。すなわち、
オペレータは、図６のタイミングチャートに示すような
動作をする被検査ＩＣ５に対して、図８に示すような検
査回路を設計し、このような検査回路に対応する回路デ
ータファイルＦ４を用意する。すると、この回路データ
ファイルＦ４に基づいて、プログラマブル論理回路５０
がプログラムされ、ソフトウエア的に図８に示す検査回
路が構築されることになる。このとき、信号選択部６０
に対しては、この図８に示す検査回路の動作に必要な信
号（信号Ｔ，Ａ，Ｂ，Ｃ，Ｋ１，Ｋ２）を選択して、プ
ログラマブル論理回路５０に与える動作を行うような設
定がなされる。なお、データメモリ７７内に用意する期
待値データや、検査回路７４，７５に設定する設定数な
どの情報は、被検査ＩＣ５に対する設定信号をそのまま
利用してプログラマブル論理回路５０内に取り込むよう
にしてもよいし、回路データファイルＦ４内に予め用意
するようにしてもよい。

【００３０】

【発明の効果】以上のとおり本発明に係るＩＣ検査装置
によれば、プログラマブル論理回路を内部に設けて専用
の検査回路をソフトウエアによって構築できるようにし
たため、非同期動作を行うＩＣや、厳密なタイミングが
要求されないようなＩＣに対しても、自由度の高い正し
い検査を行うことができるようになる。

【図面の簡単な説明】

【図１】従来の一般的なＩＣ検査装置の基本構成を示す
ブロック図である。

【図２】図１に示すＩＣ検査装置で利用される入力パタ
ーンの一例を示す図である。

【図３】図１に示すＩＣ検査装置で利用されるタイミン
グの一例を示す図である。

【図４】図１に示すＩＣ検査装置で利用される入力信号
の一例を示す図である。

【図５】本発明に係るＩＣ検査装置の基本構成を示すブ
ロック図である。

【図６】一例として示した被検査ＩＣの非同期動作を示
すタイミングチャートである。

【図７】図６のタイミングチャートで示される非同期動
作を、同期動作に置き換えたタイミングチャートであ
る。

【図８】図５に示すＩＣ検査装置において、プログラマ
ブル論理回路５０内にソフトウエアによって構築される
専用検査回路の一例を示す回路図である。

【符号の説明】

５…被検査ＩＣ １０…タイミング発生部 ２０…入力信号発生部 ３０…出力信号比較部 ４０…制御部 ４５…制御部 ５０…プログラマブル論理回路 ６０…信号選択部 ７０…スタート検出回路 ７１…第１のカウンタ ７２…第２のカウンタ ７３…フリップフロップ ７４…第１の検査回路 ７５…第２の検査回路 ７６…ステートマシン ７７…データメモリ ７８…コンパレータ ７９…多入力ＯＲ回路 １００…従来のＩＣ検査装置 ２００…本発明に係るＩＣ検査装置 Ａ，Ｂ，Ｃ…出力信号 Ｆ１…入力パターンファイル Ｆ２…出力期待値ファイル Ｆ３…テストコントロールファイル Ｆ４…回路データファイル Ｊ…判定信号 Ｋ１，Ｋ２…クロック信号 Ｐ…基準周期 Ｔ…入力信号 ＸＹＺ…信号パターン ａｂｃ…タイミング

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定の基準周期に同期したタイミングを
   発生させるタイミング発生部と、 前記タイミング発生部で発生させたタイミングに同期し
   た入力信号を発生させ、この入力信号を被検査ＩＣの入
   力ピンに与える入力信号発生部と、 前記タイミング発生部で発生させたタイミングに基づい
   て、前記被検査ＩＣの出力ピンから出力された出力信号
   を所定の期待値と比較する出力信号比較部と、 オペレータからの指示入力に基づいて、前記タイミング
   発生部、前記入力信号発生部、前記出力信号比較部に対
   して所定の制御信号を与え、前記被検査ＩＣに対する検
   査を実行する制御部と、 を備えるＩＣ検査装置において、更に、 外部から与えられたプログラムに基づいて、所望の論理
   動作を実行する論理回路を構成できるプログラマブル論
   理回路と、 オペレータからの指示入力に基づいて、前記入力信号発
   生部が発生させた入力信号および前記被検査ＩＣから出
   力された出力信号のうちの任意の信号を選択して前記プ
   ログラマブル論理回路の入力端子に与える信号選択部
   と、 を設け、前記プログラマブル論理回路の出力に基づい
   て、前記制御部が被検査ＩＣの良否を判定できるように
   構成したことを特徴とするＩＣ検査装置。
2. 【請求項２】 請求項１に記載のＩＣ検査装置におい
   て、 プログラマブル論理回路として、ＦＰＧＡ（フィールド
   ・プログラマブル・ゲート・アレイ）素子を用いたこと
   を特徴とするＩＣ検査装置。