JP2004325228A

JP2004325228A - 遅延不良補正装置および画像形成装置

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Publication number: JP2004325228A
Application number: JP2003119893A
Authority: JP
Inventors: Mitsuo Azumai; 満男東井
Original assignee: Konica Minolta Business Technologies Inc
Current assignee: Konica Minolta Business Technologies Inc
Priority date: 2003-04-24
Filing date: 2003-04-24
Publication date: 2004-11-18

Abstract

【課題】実装置上で動作周波数を変更しつつ、遅延不良を検出・補正する。
【解決手段】クロックの周波数を周波数データで指示する制御部と、周波数データに応じたクロックを発生するクロック発生部と、検査時に、第１の被検査回路に入力テストデータを供給し、被検査回路が出力する出力テストデータ、および入力テストデータに応じて定まる期待値テストデータを比較して被検査回路の動作状態を判定する第１のテスト回路と、検査時に、第２の被検査回路に入力テストデータを供給し、被検査回路が出力する出力テストデータ、および入力テストデータに応じて定まる期待値テストデータを比較して動作状態を判定する第２のテスト回路と、判定結果に応じて実動作時に第１／第２の被検査回路の一方の出力を選択する選択手段とを備え、クロックの周波数を変化させつつ第１／第２テスト回路の被検査回路の動作を判定する。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】
本発明は遅延不良補正装置および画像形成装置に関し、さらに詳しくは、被検査回路内部の遅延不良によって生じる動作の不具合を検査・補正することが可能な遅延不良補正装置、および、この遅延不良補正装置を備えた画像形成装置に関する。
【０００２】
【従来の技術】
各種ディジタル回路において、回路動作のためにクロックを必要としている。このクロックは、各種方式のクロック発生回路によって生成されている。そして、近年、各回路に高速処理が要求されてきており、クロックの周波数（動作周波数）も年々高くなってきている。
【０００３】
なお、回路の動作周波数は、各デバイスの遅延量に依存しており、これは製造ばらつき、温度変動、電源電圧変動などの各種要因により変動するものである。
【０００４】
なお、規定の動作周波数で回路を動作せるためには、
・各種ばらつきに対して十分なマージンを持った回路設計を行う。
・回路記述、論理合成、レイアウトなどの面でそれぞれ、工夫を行う。
・コンピュータ上の専用ツールを用いて、遅延シミュレーションや遅延解析などを行って確認し、回路設計にフィードバックさせる。
【０００５】
なお、この種のテストとして、以下の特許文献１記載のものが知られている。
【０００６】
【特許文献１】
特開平０６−３４７５２０号公報（第１頁〜第６頁、図１〜図２）
【０００７】
【発明が解決しようとする課題】
なお、回路の動作周波数を測定するためには、専用のテスタを用いて、実デバイスにテストデータを入力し、デバイスの出力と予め求めておいた期待値とをテスタ内部で比較する。これにより、実デバイスを、特定の動作周波数で動作可能か否かをテストすることができる。
【０００８】
さらに、動作周波数を変更しつつ、このテストを実行することで、動作周波数の上限（最大動作周波数）を求めることができる。この結果、製造ばらつきなどのために設けておいたマージン分を排除して、動作周波数を向上させることが可能になる。
【０００９】
しかし、高価な専用のテスタが必要になる問題があり、さらに、量産デバイスの全てにテストをしなければならないといった問題もある。
【００１０】
また、以上の専用のテスタを用いる手法以外に、スキャンパス手法や、バウンダリスキャン手法（ＪＴＡＧ）も用いられている。これらの手法では、回路のデバイス内部の論理部やデバイスの端子間について、専用回路を付加し、専用ツールでテストデータを自動的に生成して、全ての端子間やデバイスをもれなく検査する手法である。
【００１１】
ただし、実動作と異なるテストデータを用いることや、技術的制約から実動作周波数での検査ができないといった問題が存在している。
【００１２】
さらに、ＢＩＳＴ（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ：内蔵自己テスト）と呼ばれる手法が存在している。ここで、ＢＩＳＴとは、ＬＳＩの内部にテスト回路（ＢＩＳＴコア）を埋め込んで、自己診断を行う手法である。
【００１３】
このＢＩＳＴでは、被検査回路内部に、被検査回路に供給する入力テストデータ、および、被検査回路に入力テストデータを供給して正常時に期待される期待値テストデータを発生するテストデータ生成部と、前記被検査回路が前記入力テストデータを受けて出力する出力テストデータ、および前記期待値テストデータを比較することにより前記被検査回路の動作状態を判定する比較部とを備え、自動的に自己テストを実行する。
【００１４】
しかし、このようなＢＩＳＴであっても、実際の装置での実装状態で、動作周波数を自在に変更しつつ、動作周波数の上限（最大動作周波数）を求めて、製造ばらつきなどのために設けておいたマージン分を排除して、動作周波数を向上させることは困難であった。
【００１５】
すなわち、クロック発生部にＰＬＬ回路を用いて周波数を可変にしたとしても、変更した周波数で安定した状態を得るまでに一定の時間が必要であり、周波数を頻繁に変更して動作周波数を求めるには多くの時間が必要になる。
【００１６】
既に述べたように、回路の動作周波数は、各デバイスの遅延量に依存しており、これは製造ばらつき、温度変動、電源電圧変動などの各種要因により変動するものであるため、クロックの周波数を変えつつ被検査回路の遅延不良を判定することが極めて重要になる。
【００１７】
特に、近年は、従来より高い周波数のクロックで各部が動作するようになってきているため、このようにクロックの周波数を変えつつ遅延不良を判定する要求が高まってきている。
【００１８】
本発明は、上記の課題を解決するためになされたものであって、実際の装置での実装状態で、動作周波数を自在に変更しつつ、被検査回路の遅延不良を検出すると共に補正することが可能な遅延不良補正装置および画像形成装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述の課題は以下の構成により解決することができる。
【００２０】
（１）請求項１記載の発明は、発生するクロックの周波数を周波数データにより指示する制御部と、前記周波数データに応じた周波数のクロックを発生するクロック発生部と、検査時に、第１の被検査回路に入力テストデータを供給し、前記被検査回路が入力テストデータを受けて出力する出力テストデータ、および前記入力テストデータに応じて定まる期待値テストデータを比較することにより前記被検査回路の動作状態を判定する第１のテスト回路と、検査時に、第２の被検査回路に入力テストデータを供給し、前記被検査回路が入力テストデータを受けて出力する出力テストデータ、および前記入力テストデータに応じて定まる期待値テストデータを比較することにより前記被検査回路の動作状態を判定する第２のテスト回路と、検査時における前記第１のテスト回路と前記第２のテスト回路の判定結果に応じて、実動作時に前記第１の被検査回路と前記第２の被検査回路のうちのいずれか一方の出力を選択する選択手段と、を備え、前記制御手段は、前記クロック発生部が発生するクロックの周波数を変化させつつ、前記第１のテスト回路と前記第２のテスト回路にてそれぞれの被検査回路の動作状態を判定する、ことを特徴とする遅延不良補正装置である。
【００２１】
この遅延不良補正装置の発明では、クロック発生部が発生するクロックの周波数を変化させつつ、第１のテスト回路と第２のテスト回路にてそれぞれの被検査回路の動作状態を判定していることで、実際の装置での実装状態で、動作周波数を自在に変更しつつ、被検査回路の遅延不良を検出することが可能になる。
【００２２】
さらに、この遅延不良補正装置の発明では、検査時における第１のテスト回路と第２のテスト回路の判定結果に応じて、実動作時に第１の被検査回路と第２の被検査回路のうちのいずれか一方の出力を選択するようにしているため、実際の装置での実装状態で、動作周波数を自在に変更しつつ、被検査回路の遅延不良を検出すると共に補正することが可能になる。
【００２３】
そして、この場合、高価なテスタを用いる必要がなくなる。また、被検査回路に、高価なプロセス技術を用いずに、安価なＣ−ＭＯＳプロセスのディジタル回路を用いることが可能になる。
【００２４】
また、被検査回路の回路基板を変更することなく、ソフトウェアによる設定で、被検査回路の動作速度を変更することが可能になる。また、これに伴って、ＥＭＩの影響を考慮して動作周波数を決定することも可能になる。
【００２５】
（２）なお、以上の（１）において、前記クロック発生部は、基準クロックを遅延させた複数の遅延クロックを生成するためにディレイ素子をチェーン状に接続したディレイチェーン部と、前記ディレイチェーン部の出力から遅延情報を導き出す遅延検出部と、前記遅延情報と前記周波数データとを参照して、前記複数の遅延クロックの中から選択すべき遅延クロックを示す切替制御情報を生成する切替制御部と前記切替制御情報に基づいて前記複数の遅延クロックの中から選択して所望の周波数のクロックを生成するセレクト部と、により構成される、ことが望ましい。
【００２６】
（３）また、以上の（１）または（２）において、前記テスト回路は、被検査回路に供給する入力テストデータと、被検査回路に入力テストデータを供給して正常時に期待される期待値テストデータを発生するテストデータ生成部と、前記被検査回路が前記入力テストデータを受けて出力する出力テストデータ、および前記期待値テストデータを比較することにより前記被検査回路の動作状態を判定する比較部と、により構成されることが望ましい。
【００２７】
（４）また、以上の（１）〜（３）において、前記遅延検出部は、前記ディレイチェーン部からの複数の遅延信号の出力にそれぞれフリップフロップを接続し、前記遅延信号の出力のうち互いに隣り合う出力の論理が相異なる箇所を１カ所以上を検出する回路を設け、すべてのフリップフロップのクロックは同一のクロックまたは同一の任意の信号を入力し、論理が相異なる箇所の値と前記クロックの動作周波数とから遅延情報を算出する、ことが望ましい。
【００２８】
（５）また、以上の（１）〜（４）において、前記各部が集積回路で構成されることが望ましい。
【００２９】
（６）また、以上の（１）〜（５）において、前記各部がデジタル回路で構成されることが望ましい。
【００３０】
（７）また、以上の（１）〜（６）の遅延不良補正装置を備え、画像処理回路を被検査回路とすることも望ましい。
【００３１】
【発明の実施の形態】
以下、図面を参照して、本発明の遅延不良補正装置、および遅延不良補正装置を適用した画像形成装置の実施の形態例を詳細に説明する。
【００３２】
〈遅延不良補正装置の全体構成〉
以下、本発明の実施の形態例の遅延不良補正装置の実施の形態例を詳細に説明する。
【００３３】
この図１において、１０１はクロック発生部４００全体または遅延不良補正装置１００全体を制御する制御部として動作するＣＰＵである。なお、このＣＰＵ１０１は、クロック発生部４００が発生するクロックの周波数を変化させつつ、第１のテスト回路と第２のテスト回路にてそれぞれの被検査回路の動作状態を判定することを特徴としている。そして、このＣＰＵ１０１が、クロックの周波数を設定するために周波数データ（図１▲３▼）を生成している。
【００３４】
１０２ａは第１のテストデータ生成部であり、第１の被検査回路１０４ａに供給する入力テストデータ（図１▲７▼）を生成する。なお、この第１のテストデータ生成部１０２ａを、単にテストデータ生成部１０２ａと言うこともある。
【００３５】
１０２ｂは第２のテストデータ生成部であり、第２の被検査回路１０４ｂに供給する入力テストデータ（図１▲７▼′）を生成する。なお、この第２のテストデータ生成部１０２ｂを、単にテストデータ生成部１０２ｂと言うこともある。
【００３６】
１０３ａは第１の期待値生成部であり、第１の被検査回路１０４ａに入力テストデータを供給した際の正常時に期待される期待値テストデータ（図１▲８▼）を発生する。なお、この第１の期待値生成部１０３ａを、単に期待値生成部１０３ａと言うこともある。
【００３７】
１０３ｂは第２の期待値生成部であり、第２の被検査回路１０４ｂに入力テストデータを供給した際の正常時に期待される期待値テストデータ（図１▲８▼′）を発生する。なお、この第２の期待値生成部１０３ｂを、単に期待値生成部１０３ｂと言うこともある。
【００３８】
なお、この実施の形態例では、期待値生成部で期待値テストデータを生成しているが、入力テストデータと期待値テストデータを同一のテストデータ生成部で生成するようにしてもよい。
【００３９】
１０４ａは動作可能な周波数の測定がなされる第１の被検査回路であり、各種の回路が対象となるが、画像形成装置（プリンタ、複写機、複合機など）内の画像処理回路などが望ましい。なお、この第１の被検査回路１０４ａを、単に被検査回路１０４ａと言うこともある。
【００４０】
１０４ｂは動作可能な周波数の測定がなされる第２の被検査回路であり、各種の回路が対象となるが、画像形成装置（プリンタ、複写機、複合機など）内の画像処理回路などが望ましい。なお、この第２の被検査回路１０４ｂを、単に被検査回路１０４ｂと言うこともある。
【００４１】
なお、以上の構成において、被検査回路１０４ａ，１０４ｂには検査時にはテストデータ生成部１０２ａ、１０２ｂからのテストデータが入力され、実動作時には入力端子からの入力データが入力される。
【００４２】
１０５ａは第１の比較部であり、被検査回路１０４ａが入力テストデータを受けて出力する出力テストデータ（図１▲９▼）と期待値テストデータ（図１▲８▼）とを比較することにより、被検査回路１０４ａの動作状態を判定する。なお、この第１の比較部１０５ａを、単に比較部１０５ａと言うこともある。
【００４３】
１０５ｂは第２の比較部であり、被検査回路１０４ｂが入力テストデータを受けて出力する出力テストデータ（図１▲９▼′）と期待値テストデータ（図１▲８▼′）とを比較することにより、被検査回路１０４ｂの動作状態を判定する。なお、この第２の比較部１０５ｂを、単に比較部１０５ｂと言うこともある。
【００４４】
なお、請求項における第１のテスト回路は、テストデータ生成部１０２ａ、期待値生成部１０３ａおよび比較部１０５ａにより構成されている。また、請求項における第２のテスト回路は、テストデータ生成部１０２ｂ、期待値生成部１０３ｂおよび比較部１０５ｂにより構成されている。
【００４５】
４００はクロック発生部であり、以下の４１０〜４５０により構成されている。４１０は基準となるクロック（基準クロック）を生成する基準クロック発生部である。
【００４６】
４２０は入力信号（基準クロック発生部４１０からの基準クロック）を遅延させて位相が少しずつ異なる複数の遅延クロック（複数のクロック：図１▲１▼）を得るためディレイチェーン部である。
【００４７】
ここで、ディレイチェーン部４２０は、位相が少しずつ異なる遅延クロックについて、基準クロックの２周期分にわたって生成できる段数になるようにチェーン状に多数のディレイ素子が縦続接続されていることが好ましい。なお、ここではディレイ素子を用いて遅延クロックを生成したが、ディレイ素子を用いずに位相の異なる複数のクロックを生成できるクロック生成部を設けるようにしてもよい。
【００４８】
４３０はディレイチェーン部４２０の出力から遅延情報を導き出す遅延検出部である。すなわち、複数のクロック（図１▲２▼）の中で基準クロック（所望の入力信号の先端位置）に同期している遅延クロックの段数（同期ポイント）を検出する手段であり、遅延情報を出力する。なお、この遅延情報を位相差状態と呼ぶこともでき、この遅延情報（位相差状態）は、後述する同期ポイント情報や位相差そのものの状態（位相差状態）を含む。
【００４９】
ここで、遅延検出部４３０には、基準クロック発生部４１０からの基準クロックとディレイチェーン部４２０からの複数のクロックとが与えられており、複数のクロック（図１▲２▼）の中で、最初に基準クロックに同期している第１同期ポイント情報Ｖ１ｓｔと、２番目に基準クロックに同期している第２同期ポイント情報Ｖ２ｎｄと、それらの間の遅延段数Ｖｐｒｄを出力できることが好ましい。
【００５０】
図２では基準クロックと複数のクロックのうちのＤＬ１９〜ＤＬ５１とを示しており、ここに示す例では、第１同期ポイント情報Ｖ１ｓｔ＝２０，第２同期ポイント情報Ｖ２ｎｄ＝５０，遅延段数Ｖｐｒｄ＝３０，となっている。
【００５１】
なお、以上のように基準クロックに同期する段数を検出するためには、複数のディレイチェーン部４２０の隣接する各出力同士を入力とするフリップフロップを設け、隣接する入力の論理が反転する箇所を検出するようにすればよい。
【００５２】
すなわち、ディレイチェーン部４２０からの複数の遅延信号の出力にそれぞれフリップフロップを接続し、前記複数の遅延信号の出力のうち互いに隣り合う出力の論理が相異なる箇所を１カ所以上を検出する回路を設け、すべてのフリップフロップのクロックは同一のクロックまたは同一の任意の信号を入力し、論理が相異なる箇所の値（遅延段数）遅延情報として用いればよい。
【００５３】
４４０はセレクト段数情報を生成する切替制御部であり、基準クロック発生部４１０からの基準クロックと、遅延検出部４３０からの同期ポイント情報（図１▲２▼）と、ＣＰＵ１０１からの周波数データ（図１▲３▼）とをもとにして、所望のタイミング（所定の時刻もしくは所定の時間）にクロックの立ち上がりと立ち下がりを生じさせて所望の周波数（所望の周期）クロックパルスを生成するために、複数のクロック（図１▲２▼）の中からどの位相のクロックを選択すべきかのセレクト段数情報（図１▲４▼）を出力する。
【００５４】
セレクト部４５０は、切替制御部４４０からのセレクト段数情報（図１▲４▼）を受け、ディレイチェーン部４２０からの複数のクロック（図１▲１▼）の中から、所望の立ち上がりと立ち下がりのクロックを選択して、所望の周波数のクロックパルス（図１▲５▼）を生成する。
【００５５】
なお、このセレクト部４５０は、図３に示すように、所望の立ち上がりタイミングのクロックを選択するためのセレクタ４５１と、所望の立ち下がりタイミングのクロックを選択するためのセレクタ４５２と、所望の立ち上がりタイミングのクロックと所望の立ち下がりタイミングのクロックとによって所望のクロックパルス（図１▲５▼）を生成する論路回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，ＥｘＯＲ，ＥｘＮＯＲなど）で構成された組み合わせ回路４５２で構成されている。
【００５６】
以上のような回路構成により、ディレイチェーン部４２０で生成される複数のクロック（図２参照）についての遅延情報に応じて切替制御部４４０が決定したセレクト段数情報に従って、セレクト部４５０は所望のタイミングかつ所望の周波数のクロックパルスを生成することができる。
【００５７】
以上のように、このクロック発生部４００はＣＰＵ１０１からの指示を受けて、出力するクロックパルスの立ち上がりと立ち下がりとをディジタル的に決定（選択）しているため、瞬時に周波数やタイミングを変更することが可能である。また、ディレイチェーン部４２０の素子によって遅延時間が変動したとしても、遅延検出部４３０でその変動が検出されるため、最終的なクロックパルスに影響がでることはなく、安定したタイミングと周波数のクロックパルスを得ることができている。すなわち、従来のＰＬＬ回路による周波数の変更のようなセットアップタイムが必要になるといった問題は生じない。すなわち、リアルタイムで演算して瞬時に所望のクロックパルスを得ることが可能になっている。
【００５８】
また、このクロック発生部４００では、複数のクロックを用いて、最終的なクロックパルスの立ち上がりと立ち下がりとを決定しているため、一般的なディジタル回路の逓倍や分周などと異なり、基準クロックの周波数の整数倍等に限られない、任意の周波数のクロックパルスを得ることが可能である。
【００５９】
図４および図５は本実施の形態例の遅延不良補正装置の動作状態を示すタイムチャートである。ここでは、第１のテスト回路と第１の被検査回路１０４ａについての動作を図４に示し、第２のテスト回路と第２の被検査回路１０４ｂについての動作を図５に示すものとする。
【００６０】
ここでは、基準クロック発生部４１０からの基準クロックが１００ＭＨｚであるとする（図４，図５（ａ））。そして、図４，図５（ｂ）の開始信号がＨレベルになるタイミングで遅延不良検出を開始する。
【００６１】
最初のテスト期間では、ＣＰＵ１０１は基準クロックを２分周して５０ＭＨｚのクロックパルスを生成するための周波数データ（図１▲３▼）を、切替制御部４４０と比較部１０５ａ，１０５ｂとに供給している。
【００６２】
次のテスト期間では、ＣＰＵ１０１は基準クロックに等しい１００ＭＨｚのクロックパルスを生成するための周波数データ（図１▲３▼）を、切替制御部４４０と比較部１０５ａ，１０５ｂとに供給している。
【００６３】
さらに次のテスト期間では、ＣＰＵ１０１は基準クロックを１．５逓倍して１５０ＭＨｚのクロックパルスを生成するための周波数データ（図１▲３▼）を、切替制御部４４０と比較部１０５ａ，１０５ｂとに供給している（図４，図５（ｄ））。
【００６４】
なお、たとえば、画像処理演算のためのパラメータなど被検査回路１０４ａ，１０４ｂを動作させるために必要な各種設定値に関しては、遅延不良検出の前に予め設定しておく（図４（ｅ）、図５（ｅ））。
【００６５】
まず、最初のテスト期間では、５０ＭＨｚのクロックパルスを供給されている被検査回路１０４ａの入力端子に対して入力テストデータ（図１▲８▼）を供給すると、被検査回路１０４ａの出力端子から出力テストデータ（図１▲９▼）が得られる。同様に、最初のテスト期間では、５０ＭＨｚのクロックパルスを供給されている被検査回路１０４ｂの入力端子に対して入力テストデータ（図１▲８▼′）を供給すると、被検査回路１０４ｂの出力端子から出力テストデータ（図１▲９▼′）が得られる。
【００６６】
この出力テストデータ（図１▲９▼）と、テストデータ生成部１０２ａが生成する期待値テストデータ（図１▲８▼）とを、比較部１０５ａが比較する。同様に、この出力テストデータ（図１▲９▼′）と、テストデータ生成部１０２ｂが生成する期待値テストデータ（図１▲８▼′）とを、比較部１０５ｂが比較する。
【００６７】
第１のテスト回路において、クロックパルス５０ＭＨｚにおける出力テストデータ（図４（ｈ））と期待値テストデータ（図４（ｇ））とは一致しているため、比較部１０５ａは「ＯＫ」の判定をする（図４（ｉ））。
【００６８】
同様に、第２のテスト回路において、クロックパルス５０ＭＨｚにおける出力テストデータ（図５（ｈ））と期待値テストデータ（図５（ｇ））とは一致しているため、比較部１０５ｂは「ＯＫ」の判定をする（図５（ｉ））。
【００６９】
そして、次のテスト期間では、１００ＭＨｚのクロックパルスを供給されている被検査回路１０４ａ，１０４ｂの入力端子に対して入力テストデータ（図１▲８▼、▲８▼′）を供給すると、被検査回路１０４ａ，１０４ｂの出力端子から出力テストデータ（図１▲９▼、▲９▼′）が得られる。
【００７０】
この出力テストデータ（図１▲９▼、▲９▼′）と、テストデータ生成部１０２ａ、１０２ｂが生成する期待値テストデータ（図１▲７▼、▲７▼′）とを、比較部１０５ａ，１０５ｂが比較する。
【００７１】
第１のテスト回路において、クロックパルス１００ＭＨｚにおける出力テストデータ（図４（ｈ））と期待値テストデータ（図４（ｇ））とは大部分一致しているが、一部で不一致が発生しているため、比較部１０５ａは「ＮＧ」の判定をする（図４（ｉ））。
【００７２】
一方、第１のテスト回路において、クロックパルス１００ＭＨｚにおける出力テストデータ（図４（ｈ））と期待値テストデータ（図５（ｈ））とは一致しているため、比較部１０５ａは「ＯＫ」の判定をする（図５（ｉ））。
【００７３】
このような「ＮＧ」と「ＯＫ」の判定結果を受けた選択部１０６は、第１の被検査回路１０４ａの出力（▲９▼）を遮断、第２の被検査回路１０４ｂの出力（▲９▼′）を通過させるような選択を、１００ＭＨｚまでのクロックパルスおいて実動作時に行う。
【００７４】
すなわち、限界の周波数まで正常に動作する被検査回路の出力が選択されることになるため、遅延不良などに起因するデバイスの不良を、専用のテスタなどを使用せずに検査できるだけでなく、正常な出力を得られるように補正したことと同様な効果をえることができる。
【００７５】
なお、クロックパルス１５０ＭＨｚにおいては、両方の被検査回路で「ＮＧ」の結果が得られるので、選択部１０６は、第１の被検査回路１０４ａと第２の被検査回路１０４ｂの両方の出力（▲９▼と▲９▼′）を遮断するような選択を、１５０ＭＨｚのクロックパルスおいて実動作時に行う。すなわち、クロックパルス１５０ＭＨｚにおいては、実質的に動作を停止させることになる。
【００７６】
なお、１５０ＭＨｚで両方から「ＮＧ」の判定が出たため、ＣＰＵ１０１はこれ以上の高い周波数でのテストは不要であると判断し、テストモードを終了しても構わない。
【００７７】
以上のような比較部１０５ａ，１０５ｂからの判定結果を受けたＣＰＵ１０１では、少なくとも一方から判定結果として「ＯＫ」がでた最大の周波数を、動作周波数の上限（最大動作周波数）として定める。この実施の形態例の場合では、１００ＭＨｚを最大動作周波数としてＣＰＵ１０１が定める（図５（ｊ））。
【００７８】
なお、以上の実施の形態例では、説明を簡単にするために、基準クロック１００ＭＨｚの場合に、クロックパルスを５０ＭＨｚ，１００ＭＨｚ，１５０ＭＨｚで測定したが、この周波数や周波数ピッチに限られるものではない。
【００７９】
この実施の形態例に示すクロック発生部４００では自由にクロックパルスの周波数を選択することができるので、１ＭＨｚ単位等の細かなステップで徐々に周波数を上げていって、被検査回路１０４ａ，１０４ｂの最大動作周波数を厳密に求めることが可能である。
【００８０】
以上のように、この実施の形態例の遅延不良補正装置では、検査時における第１のテスト回路と第２のテスト回路の判定結果に応じて、実動作時に第１の被検査回路と第２の被検査回路のうちのいずれか一方の出力を選択するようにしているため、実際の装置での実装状態で、動作周波数を自在に変更しつつ、被検査回路の遅延不良を検出すると共に補正することが可能になる。
【００８１】
また、本実施の形態例によれば、実際の装置での実装状態で、動作周波数を自在に変更しつつ、動作周波数の上限（最大動作周波数）を求めることができる。さらに、製造ばらつきなどのために設けておいたマージン分を排除して、動作周波数を向上させることも可能になる。
【００８２】
また、この実施の形態例では、クロック発生部４００がディジタル的に瞬時に周波数を変更することが可能であるので、周波数を変更しつつ最大動作周波数を測定する動作を無駄な時間を必要とせずに安定した状態で短時間に実行できる。
【００８３】
また、この実施の形態例によれば、被検査回路１０４ａ，１０４ｂを、ＥＭＩの最も少ない周波数で動作させるように設定することも可能になる。
【００８４】
また、本実施の形態例では、簡単な構成で済ませることができ、従来のような高価なテスタを用いる必要がなくなる。また、被検査回路に、高価なプロセス技術を用いずに、安価なＣ−ＭＯＳプロセスのディジタル回路を用いることが可能になる。
【００８５】
また、本実施の形態例の遅延不良補正装置は、被検査回路１０４ａ，１０４ｂを画像処理回路とした場合に、複写機などの画像形成装置に組み込むことが可能である。その場合には、基板の変更無く、ＣＰＵ１０１の制御（ソフトウェアの処理）によって画像処理の周波数を変更することが可能になる。また、画像形成速度に合わせて画像処理の速度を変更することも可能になる。
【００８６】
【発明の効果】
以上詳細に説明したように、本発明によれば、検査時における第１のテスト回路と第２のテスト回路の判定結果に応じて、実動作時に第１の被検査回路と第２の被検査回路のうちのいずれか一方の出力を選択するようにしているため、実際の装置での実装状態で、動作周波数を自在に変更しつつ、被検査回路の遅延不良を検出すると共に補正することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例の遅延不良補正装置の全体の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例の遅延不良補正装置のクロック発生の動作を説明するタイムチャートである。
【図３】本発明の一実施の形態例の遅延不良補正装置の主要部の電気的構成を示す構成図である。
【図４】本発明の一実施の形態例の遅延不良補正装置の動作を説明するタイムチャートである。
【図５】本発明の一実施の形態例の遅延不良補正装置の動作を説明するタイムチャートである。
【符号の説明】
１０１ＣＰＵ
１０２ａ，１０２ｂテストデータ生成部
１０３ａ，１０３ｂ期待値生成部
１０４ａ，１０４ｂ被検査回路
１０５ａ，１０５ｂ比較部
１０６選択部
４１０基準クロック発生部
４２０ディレイチェーン部
４３０遅延検出部
４４０切替制御部
４５０セレクト部

Claims

発生するクロックの周波数を周波数データにより指示する制御部と、
前記周波数データに応じた周波数のクロックを発生するクロック発生部と、
検査時に、第１の被検査回路に入力テストデータを供給し、前記被検査回路が入力テストデータを受けて出力する出力テストデータ、および前記入力テストデータに応じて定まる期待値テストデータを比較することにより前記被検査回路の動作状態を判定する第１のテスト回路と、
検査時に、第２の被検査回路に入力テストデータを供給し、前記被検査回路が入力テストデータを受けて出力する出力テストデータ、および前記入力テストデータに応じて定まる期待値テストデータを比較することにより前記被検査回路の動作状態を判定する第２のテスト回路と、
検査時における前記第１のテスト回路と前記第２のテスト回路の判定結果に応じて、実動作時に前記第１の被検査回路と前記第２の被検査回路のうちのいずれか一方の出力を選択する選択手段と、
を備え、
前記制御手段は、前記クロック発生部が発生するクロックの周波数を変化させつつ、前記第１のテスト回路と前記第２のテスト回路にてそれぞれの被検査回路の動作状態を判定する、
ことを特徴とする遅延不良補正装置。
前記クロック発生部は、
基準クロックを遅延させた複数の遅延クロックを生成するためにディレイ素子をチェーン状に接続したディレイチェーン部と、
前記ディレイチェーン部の出力から遅延情報を導き出す遅延検出部と、
前記遅延情報と前記周波数データとを参照して、前記複数の遅延クロックの中から選択すべき遅延クロックを示す切替制御情報を生成する切替制御部と
前記切替制御情報に基づいて前記複数の遅延クロックの中から選択して所望の周波数のクロックを生成するセレクト部と、により構成される、
ことを特徴とする請求項１記載の遅延不良補正装置。
前記テスト回路は、
前記被検査回路に供給する入力テストデータとを発生するテストデータ生成部と、
前記被検査回路に入力テストデータを供給して正常時に期待される期待値テストデータを発生する期待値テストデータ生成部と、
前記被検査回路が前記入力テストデータを受けて出力する出力テストデータ、および前記期待値テストデータを比較することにより前記被検査回路の動作状態を判定する比較部と、により構成される、
ことを特徴とする請求項１または請求項２のいずれかに記載の遅延不良補正装置。
前記遅延検出部は、前記ディレイチェーン部からの複数の遅延信号の出力にそれぞれフリップフロップを接続し、前記遅延信号の出力のうち互いに隣り合う出力の論理が相異なる箇所を１カ所以上を検出する回路を設け、すべてのフリップフロップのクロックは同一のクロックまたは同一の任意の信号を入力し、論理が相異なる箇所の値と前記クロックの動作周波数とから遅延情報を算出する、
ことを特徴とする請求項１乃至請求項３のいずれかに記載の遅延不良補正装置。
前記各部が集積回路で構成される、
ことを特徴とする請求項１乃至請求項４のいずれかに記載の遅延不良補正装置。
前記各部がデジタル回路で構成される、
ことを特徴とする請求項１乃至請求項５のいずれかに記載の遅延不良補正装置。
前記請求項１乃至請求項６のいずれかの遅延不良補正装置を備え、画像処理回路を被検査回路とする、
ことを特徴とする画像形成装置。