JP2004053411A - Ｉｃテスタ及びｉｃのテスト方法 - Google Patents
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Abstract
【課題】パターンメモリに格納される３種類のパターン（ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターン）のうち、ＣＭＰパターンの部分をパターンメモリ以外のハードウエアに代替させることによって、パターンメモリの容量を小さくして、原価の低いＩＣテスタを提供する。
【解決手段】被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路３６から発生するＩＣテスタ。
【選択図】図１
【解決手段】被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路３６から発生するＩＣテスタ。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、被測定デバイスから得られるデータと期待値信号とを比較して、一致する場合は良、一致しない場合は、不良と判定するＩＣテスタに関する。
【０００２】
【従来の技術】
従来のＩＣテスタは、ＩＣテストによってテストボード上の被測定デバイスから得られるデータと期待値信号とが一致するか否かを比較し、この比較結果を用いて、ＭＡＳＫ信号に従った良否を判定している。
この種のＩＣテスタとしては、特開平２００１−３３７１４０号公報に記載のものが知られている。
上記のＩＣテスタでは良否判定において、ＩＣテスタは、被測定デバイスから得られるデータと期待値信号とが一致する場合は良、一致しない場合は、不良と判定する。
【０００３】
以下、従来のＩＣテスタ１の構成及びその動作を図５を用いて説明する。
図５は、従来のＩＣテスタ１の内部構成を示すブロック図であり、ＩＣテスタ１は、試験部２、テストボード３、コントローラ４から構成される。
試験部２は、基本制御回路２１、クロック発生回路２２、電源回路２３、コンパレータ２４から構成され、電源回路２３を除く各部はバス２５によって接続される。
【０００４】
基本制御回路２１は、電源回路２３から所定の電源が供給され、クロック発生回路２２により発生される基本クロック信号に基づいてＩＣテストに必要な被測定デバイスの入力となる各種テストパターン信号（ＤＲＶパターン）を発生させる。
また、被測定デバイスからの出力に対する期待値信号（ＣＭＰパターン）及び判定を行うか否かを決定するＭＡＳＫ信号（ＭＡＳＫパターン）をコンパレータ２４に出力する。
そして、基本制御回路２１は、コンパレータ２４内の良否判定回路２４７から入力される良否判定信号をコントローラ４に出力する。
【０００５】
コンパレータ２４は、図６に示すように、テストパターンラッチ回路２４１、期待値信号ラッチ回路２４２、ＤＲＶ／ＣＭＰ回路２４３、比較回路２４４、ＭＡＳＫ信号ラッチ回路２４５、クロック制御回路２４６、良否判定回路２４７、不良検出回路２４８から構成される。テストパターンラッチ回路２４１は、基本制御回路２１から入力されたテストパターン信号（ＤＲＶパターン）をラッチして、ラッチしたテストパターン信号をＤＲＶ／ＣＭＰ回路２４３に出力する。
【０００６】
期待値信号ラッチ回路２４２は、基本制御回路２１から入力された期待値信号（ＣＭＰパターン）をラッチして、ラッチした期待値信号を比較回路２４４と不良検出回路２４８とに出力する。
ＤＲＶ／ＣＭＰ回路２４３は、図示しないドライバ回路及びコンパレータ回路を備えており、テストパターンラッチ回路２４１から入力されたテストパターン信号を増幅してテストボード３上の図示しない被測定デバイスに印加する。
また、テストボード３上の被測定デバイスから入力される返りＩＯ信号と基準信号とを比較し、比較信号を比較回路２４４と不良検出回路２４８とに出力する。
【０００７】
比較回路２４４は、期待値信号ラッチ回路２４２から入力された期待値信号（ＣＭＰパターン）とＤＲＶ／ＣＭＰ回路２４３から入力された比較信号とを比較し、比較結果信号を良否判定回路２４７に出力する。
ＭＡＳＫ信号ラッチ回路２４５は、基本制御回路２１から入力されたＭＡＳＫ信号（ＭＡＳＫパターン）をラッチして、ラッチしたＭＡＳＫ信号を良否判定回路２４７に出力する。
【０００８】
クロック制御回路２４６は、クロック発生回路２２から入力された基本クロック信号を制御して、良否判定動作に必要なクロック信号を良否判定回路２４７に供給する。
良否判定回路２４７は、ＭＡＳＫ信号ラッチ回路２４５から入力されるＭＡＳＫ信号に従って、比較回路２４４から入力される比較結果信号の良否判定を行い、クロック制御回路２４６から入力されるクロック信号のタイミングに同期して基本制御回路２１と不良検出回路２４８とに良否判定信号を出力する。
【０００９】
そして、パターンメモリと被測定デバイスとの具体的な関係は図４に示す構成となっている。
図４において、３１はＤＲＶパターン、３２はＭＡＳＫパターン、３３はＣＭＰパターンであって、それぞれ図示しないパターンメモリに格納されている。
また、３４は被測定デバイスであって、該被測定デバイス３４には、ＤＲＶパターンが入力（ＩＮ）され、該被測定デバイスからの出力信号（ＯＵＴ）を良否判定回路３５でＣＭＰパターン（期待値パターン）と対比して測定結果を出力する構成となっている。
【００１０】
【発明が解決しようとする課題】
上述の構成において、ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターンは図示しないパターンメモリに格納されているが、このパターンメモリは被測定デバイスのテストの実行時には、テストの実行速度に対して十分高速で動作しなければならない。
このため、パターンメモリには高速で動作が可能なメモリを使用する必要があるが、高速で動作するメモリは高価であると共に、被測定デバイスの回路規模が複雑化するにともなって、前記各パターンが長大化してパターンメモリには大容量化が必要となって、その結果として、ＩＣテスタの原価を引き上げるという問題があった。
【００１１】
本発明の課題
（目的）は、パターンメモリに格納される３種類のパターン（ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターン）のうち、ＣＭＰパターンの部分をパターンメモリ以外のハードウエアに代替させることによって、パターンメモリの容量を小さくして、原価の低いＩＣテスタを提供することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路から発生する構成とする。（請求項１）
【００１３】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号を、既にテストされた良品デバイスに対して前記テストパターン信号を与え、当該良品デバイスから得られる出力データから得る構成とする。（請求項２）
【００１４】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣテスタであって、
３以上の被測定デバイスに対して同一のテストパターン信号を与え、該３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定する良品判定回路に与えて被測定デバイスの良否を判定する。（請求項３）
【００１５】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣのテスト方法であって、
既にテストされた良品デバイスを期待値パターン発生手段として選択するステップと、前記良品デバイスと被測定デバイスとに対してテストパターン信号を与えるステップと、前記良品デバイスと被測定デバイスとの出力データを比較するステップとで被測定デバイスのテストを実行する。（請求項４）
【００１６】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣのテスト方であって、
３以上の被測定デバイスに対して同一のテストパターン信号を与えるステップと、前記３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定するステップとで被測定デバイスのテストを実行する。（請求項５）
【００１７】
【発明の実施の形態】
本発明の第１の実施の形態であるパターンメモリと被測定デバイスとの関係について図１を用いて説明する。
図１において、３１はＤＲＶパターン、３２はＭＡＳＫパターンであって、それぞれ図示しないパターンメモリに格納されている。
また、３６はハードウエアによって構成されるＣＭＰパターン発生回路であって、プログラムカウンタ（ＰＣ）によって制御され、ＤＲＶパターンに同期してＣＭＰパターンを発生することができる。
そして、該被測定デバイス３４には、ＤＲＶパターンが入力（ＩＮ）され、該被測定デバイスからの出力信号（ＯＵＴ）を、良否判定回路３５で前記ＣＭＰパターン発生回路３６から発生されたＣＭＰパターンと対比して測定結果を出力する構成となっている。
【００１８】
このように、図１に示すＩＣテスタの構成では、ハードウエアで構成されるＣＭＰパターン発生回路を、被測定デバイスとＤＲＶパターンの組合せに対してのみＣＭＰパターンを発生できればよいので、当該ＩＣテスタでテストする被測定デバイスによっては無駄なＣＭＰパターンを用意する必要がないので、ＣＭＰパターン発生回路の回路規模を小さくすることが予想できると共に、パターンメモリの容量を小さくでき、ＩＣテスタの原価を下げることが可能になる。
【００１９】
次に、本発明の第２の実施の形態であるパターンメモリと被測定デバイスとの関係について図２を用いて説明する。
図２において、３１はＤＲＶパターン、３２はＭＡＳＫパターンであって、それぞれ図示しないパターンメモリに格納されている。
また、３７は既にテストされて良品と判断されている良品デバイスであって、当該良品デバイスに対してＤＲＶパターンを入力（ＩＮ）すると、出力（ＯＵＴ）として期待値（ＣＭＰパターン）に相当する出力が得られる。
そして、該被測定デバイス３４及び良品デバイス３７には、ＤＲＶパターンが入力（ＩＮ）され、被測定デバイスからの出力信号（ＯＵＴ）及び良品デバイスからのＣＭＰパターンに相当する出力とを、良否判定回路３５対比して測定結果を出力する構成となっている。
【００２０】
このように、図２に示すＩＣテスタの構成では、既にテストされて良品と判断されている良品デバイスをＣＭＰパターン発生回路の代わりに用いるので、ＣＭＰパターン発生回路を必要とせず、且つ、パターンメモリの容量を小さくできるので、ＩＣテスタの原価をより下げることが可能になる。
【００２１】
また、本発明の第３の実施の形態であるパターンメモリと被測定デバイスとの関係について図３を用いて説明する。
図３において、３１はＤＲＶパターン、３２はＭＡＳＫパターンであって、それぞれ図示しないパターンメモリに格納されている。
そして、複数の被測定デバイス３４−１，３４−２，３４−３には、ＤＲＶパターンが入力（ＩＮ）され、それぞれの被測定デバイスからの出力信号（ＯＵＴ）を多数決良否判定回路に入力して、多数決論理判断をして測定結果を出力する構成となっている。
【００２２】
このように、図３に示すＩＣテスタの構成では、３個以上の被測定デバイスを同時にテストすることによって被測定デバイスの良否を判定するので、ＣＭＰパターン発生回路を必要とせず、且つ、パターンメモリの容量を小さくできるので、ＩＣテスタの原価をより下げることが可能になる。
【００２３】
【発明の効果】
請求項１に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路から発生する構成とすることによって、従来ではパターンメモリに格納される３種類のパターン（ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターン）のうち、ＣＭＰパターンの部分をパターンメモリ以外のハードウエアに代替させることによって、パターンメモリの容量を小さくして、原価の低いＩＣテスタを提供することができる。
【００２４】
また、請求項２に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号を、既にテストされた良品デバイスに対して前記テストパターン信号を与え、当該良品デバイスから得られる出力データから得る構成であるので、期待値パターン発生回路を省略することができる。
【００２５】
また、請求項３に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣテスタであって、
３以上の被測定デバイスに対して同一のテストパターン信号を与え、該３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定する良品判定回路に与えて被測定デバイスの良否を判定するので、請求項２に記載の発明と同様に期待値パターン発生回路を省略できると共に、良品デバイスを選定する必要がない。
【００２６】
また、請求項４に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣのテスト方法であって、既にテストされた良品デバイスを期待値パターン発生手段として選択するステップと、前記良品デバイスと被測定デバイスとに対してテストパターン信号を与えるステップと、前記良品デバイスと被測定デバイスとの出力データを比較するステップとで被測定デバイスのテストを実行するので、期待値パターン発生回路をを用いずに被測定デバイスのテストができる。
【００２７】
また、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣのテスト方であって、
３以上の被測定デバイスに対して同一のテストパターン信号を与えるステップと、前記３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定するステップとで被測定デバイスのテストを実行するので、請求項４に記載の発明と同様に期待値パターン発生回路を省略できると共に、良品デバイスを選定する必要がない。
【図面の簡単な説明】
【図１】ＣＭＰパターン発生回路として用いたＩＣテスタの構成を示す図である。
【図２】良品デバイスをＣＭＰパターン発生回路とするＩＣテスタの構成を示す図である。
【図３】多数決論理によって良品デバイスの判定を行うＩＣテスタの構成を示す図である。
【図４】パターンメモリと被測定デバイスとの関係ぞ示す図である。
【図５】従来のＩＣテスタ１の基本的な構成を示す図である。
【図６】図５のコンパレータボードの詳細な構成を示す図である。
【符号の説明】
３１ ＤＲＶパターン
３２ ＭＡＳＫパターン
３３ ＣＭＰパターン
３４ 被測定デバイス（ＤＵＴ）
３５ 良否判定回路
３６ ＣＭＰパターン発生回路
３７ プログラムカウンタ（ＰＣ）
【発明の属する技術分野】
本発明は、被測定デバイスから得られるデータと期待値信号とを比較して、一致する場合は良、一致しない場合は、不良と判定するＩＣテスタに関する。
【０００２】
【従来の技術】
従来のＩＣテスタは、ＩＣテストによってテストボード上の被測定デバイスから得られるデータと期待値信号とが一致するか否かを比較し、この比較結果を用いて、ＭＡＳＫ信号に従った良否を判定している。
この種のＩＣテスタとしては、特開平２００１−３３７１４０号公報に記載のものが知られている。
上記のＩＣテスタでは良否判定において、ＩＣテスタは、被測定デバイスから得られるデータと期待値信号とが一致する場合は良、一致しない場合は、不良と判定する。
【０００３】
以下、従来のＩＣテスタ１の構成及びその動作を図５を用いて説明する。
図５は、従来のＩＣテスタ１の内部構成を示すブロック図であり、ＩＣテスタ１は、試験部２、テストボード３、コントローラ４から構成される。
試験部２は、基本制御回路２１、クロック発生回路２２、電源回路２３、コンパレータ２４から構成され、電源回路２３を除く各部はバス２５によって接続される。
【０００４】
基本制御回路２１は、電源回路２３から所定の電源が供給され、クロック発生回路２２により発生される基本クロック信号に基づいてＩＣテストに必要な被測定デバイスの入力となる各種テストパターン信号（ＤＲＶパターン）を発生させる。
また、被測定デバイスからの出力に対する期待値信号（ＣＭＰパターン）及び判定を行うか否かを決定するＭＡＳＫ信号（ＭＡＳＫパターン）をコンパレータ２４に出力する。
そして、基本制御回路２１は、コンパレータ２４内の良否判定回路２４７から入力される良否判定信号をコントローラ４に出力する。
【０００５】
コンパレータ２４は、図６に示すように、テストパターンラッチ回路２４１、期待値信号ラッチ回路２４２、ＤＲＶ／ＣＭＰ回路２４３、比較回路２４４、ＭＡＳＫ信号ラッチ回路２４５、クロック制御回路２４６、良否判定回路２４７、不良検出回路２４８から構成される。テストパターンラッチ回路２４１は、基本制御回路２１から入力されたテストパターン信号（ＤＲＶパターン）をラッチして、ラッチしたテストパターン信号をＤＲＶ／ＣＭＰ回路２４３に出力する。
【０００６】
期待値信号ラッチ回路２４２は、基本制御回路２１から入力された期待値信号（ＣＭＰパターン）をラッチして、ラッチした期待値信号を比較回路２４４と不良検出回路２４８とに出力する。
ＤＲＶ／ＣＭＰ回路２４３は、図示しないドライバ回路及びコンパレータ回路を備えており、テストパターンラッチ回路２４１から入力されたテストパターン信号を増幅してテストボード３上の図示しない被測定デバイスに印加する。
また、テストボード３上の被測定デバイスから入力される返りＩＯ信号と基準信号とを比較し、比較信号を比較回路２４４と不良検出回路２４８とに出力する。
【０００７】
比較回路２４４は、期待値信号ラッチ回路２４２から入力された期待値信号（ＣＭＰパターン）とＤＲＶ／ＣＭＰ回路２４３から入力された比較信号とを比較し、比較結果信号を良否判定回路２４７に出力する。
ＭＡＳＫ信号ラッチ回路２４５は、基本制御回路２１から入力されたＭＡＳＫ信号（ＭＡＳＫパターン）をラッチして、ラッチしたＭＡＳＫ信号を良否判定回路２４７に出力する。
【０００８】
クロック制御回路２４６は、クロック発生回路２２から入力された基本クロック信号を制御して、良否判定動作に必要なクロック信号を良否判定回路２４７に供給する。
良否判定回路２４７は、ＭＡＳＫ信号ラッチ回路２４５から入力されるＭＡＳＫ信号に従って、比較回路２４４から入力される比較結果信号の良否判定を行い、クロック制御回路２４６から入力されるクロック信号のタイミングに同期して基本制御回路２１と不良検出回路２４８とに良否判定信号を出力する。
【０００９】
そして、パターンメモリと被測定デバイスとの具体的な関係は図４に示す構成となっている。
図４において、３１はＤＲＶパターン、３２はＭＡＳＫパターン、３３はＣＭＰパターンであって、それぞれ図示しないパターンメモリに格納されている。
また、３４は被測定デバイスであって、該被測定デバイス３４には、ＤＲＶパターンが入力（ＩＮ）され、該被測定デバイスからの出力信号（ＯＵＴ）を良否判定回路３５でＣＭＰパターン（期待値パターン）と対比して測定結果を出力する構成となっている。
【００１０】
【発明が解決しようとする課題】
上述の構成において、ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターンは図示しないパターンメモリに格納されているが、このパターンメモリは被測定デバイスのテストの実行時には、テストの実行速度に対して十分高速で動作しなければならない。
このため、パターンメモリには高速で動作が可能なメモリを使用する必要があるが、高速で動作するメモリは高価であると共に、被測定デバイスの回路規模が複雑化するにともなって、前記各パターンが長大化してパターンメモリには大容量化が必要となって、その結果として、ＩＣテスタの原価を引き上げるという問題があった。
【００１１】
本発明の課題
（目的）は、パターンメモリに格納される３種類のパターン（ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターン）のうち、ＣＭＰパターンの部分をパターンメモリ以外のハードウエアに代替させることによって、パターンメモリの容量を小さくして、原価の低いＩＣテスタを提供することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路から発生する構成とする。（請求項１）
【００１３】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号を、既にテストされた良品デバイスに対して前記テストパターン信号を与え、当該良品デバイスから得られる出力データから得る構成とする。（請求項２）
【００１４】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣテスタであって、
３以上の被測定デバイスに対して同一のテストパターン信号を与え、該３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定する良品判定回路に与えて被測定デバイスの良否を判定する。（請求項３）
【００１５】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣのテスト方法であって、
既にテストされた良品デバイスを期待値パターン発生手段として選択するステップと、前記良品デバイスと被測定デバイスとに対してテストパターン信号を与えるステップと、前記良品デバイスと被測定デバイスとの出力データを比較するステップとで被測定デバイスのテストを実行する。（請求項４）
【００１６】
被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣのテスト方であって、
３以上の被測定デバイスに対して同一のテストパターン信号を与えるステップと、前記３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定するステップとで被測定デバイスのテストを実行する。（請求項５）
【００１７】
【発明の実施の形態】
本発明の第１の実施の形態であるパターンメモリと被測定デバイスとの関係について図１を用いて説明する。
図１において、３１はＤＲＶパターン、３２はＭＡＳＫパターンであって、それぞれ図示しないパターンメモリに格納されている。
また、３６はハードウエアによって構成されるＣＭＰパターン発生回路であって、プログラムカウンタ（ＰＣ）によって制御され、ＤＲＶパターンに同期してＣＭＰパターンを発生することができる。
そして、該被測定デバイス３４には、ＤＲＶパターンが入力（ＩＮ）され、該被測定デバイスからの出力信号（ＯＵＴ）を、良否判定回路３５で前記ＣＭＰパターン発生回路３６から発生されたＣＭＰパターンと対比して測定結果を出力する構成となっている。
【００１８】
このように、図１に示すＩＣテスタの構成では、ハードウエアで構成されるＣＭＰパターン発生回路を、被測定デバイスとＤＲＶパターンの組合せに対してのみＣＭＰパターンを発生できればよいので、当該ＩＣテスタでテストする被測定デバイスによっては無駄なＣＭＰパターンを用意する必要がないので、ＣＭＰパターン発生回路の回路規模を小さくすることが予想できると共に、パターンメモリの容量を小さくでき、ＩＣテスタの原価を下げることが可能になる。
【００１９】
次に、本発明の第２の実施の形態であるパターンメモリと被測定デバイスとの関係について図２を用いて説明する。
図２において、３１はＤＲＶパターン、３２はＭＡＳＫパターンであって、それぞれ図示しないパターンメモリに格納されている。
また、３７は既にテストされて良品と判断されている良品デバイスであって、当該良品デバイスに対してＤＲＶパターンを入力（ＩＮ）すると、出力（ＯＵＴ）として期待値（ＣＭＰパターン）に相当する出力が得られる。
そして、該被測定デバイス３４及び良品デバイス３７には、ＤＲＶパターンが入力（ＩＮ）され、被測定デバイスからの出力信号（ＯＵＴ）及び良品デバイスからのＣＭＰパターンに相当する出力とを、良否判定回路３５対比して測定結果を出力する構成となっている。
【００２０】
このように、図２に示すＩＣテスタの構成では、既にテストされて良品と判断されている良品デバイスをＣＭＰパターン発生回路の代わりに用いるので、ＣＭＰパターン発生回路を必要とせず、且つ、パターンメモリの容量を小さくできるので、ＩＣテスタの原価をより下げることが可能になる。
【００２１】
また、本発明の第３の実施の形態であるパターンメモリと被測定デバイスとの関係について図３を用いて説明する。
図３において、３１はＤＲＶパターン、３２はＭＡＳＫパターンであって、それぞれ図示しないパターンメモリに格納されている。
そして、複数の被測定デバイス３４−１，３４−２，３４−３には、ＤＲＶパターンが入力（ＩＮ）され、それぞれの被測定デバイスからの出力信号（ＯＵＴ）を多数決良否判定回路に入力して、多数決論理判断をして測定結果を出力する構成となっている。
【００２２】
このように、図３に示すＩＣテスタの構成では、３個以上の被測定デバイスを同時にテストすることによって被測定デバイスの良否を判定するので、ＣＭＰパターン発生回路を必要とせず、且つ、パターンメモリの容量を小さくできるので、ＩＣテスタの原価をより下げることが可能になる。
【００２３】
【発明の効果】
請求項１に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路から発生する構成とすることによって、従来ではパターンメモリに格納される３種類のパターン（ＤＲＶパターン、ＣＭＰパターン及びＭＡＳＫパターン）のうち、ＣＭＰパターンの部分をパターンメモリ以外のハードウエアに代替させることによって、パターンメモリの容量を小さくして、原価の低いＩＣテスタを提供することができる。
【００２４】
また、請求項２に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号を、既にテストされた良品デバイスに対して前記テストパターン信号を与え、当該良品デバイスから得られる出力データから得る構成であるので、期待値パターン発生回路を省略することができる。
【００２５】
また、請求項３に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣテスタであって、
３以上の被測定デバイスに対して同一のテストパターン信号を与え、該３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定する良品判定回路に与えて被測定デバイスの良否を判定するので、請求項２に記載の発明と同様に期待値パターン発生回路を省略できると共に、良品デバイスを選定する必要がない。
【００２６】
また、請求項４に記載の発明では、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣのテスト方法であって、既にテストされた良品デバイスを期待値パターン発生手段として選択するステップと、前記良品デバイスと被測定デバイスとに対してテストパターン信号を与えるステップと、前記良品デバイスと被測定デバイスとの出力データを比較するステップとで被測定デバイスのテストを実行するので、期待値パターン発生回路をを用いずに被測定デバイスのテストができる。
【００２７】
また、被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣのテスト方であって、
３以上の被測定デバイスに対して同一のテストパターン信号を与えるステップと、前記３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定するステップとで被測定デバイスのテストを実行するので、請求項４に記載の発明と同様に期待値パターン発生回路を省略できると共に、良品デバイスを選定する必要がない。
【図面の簡単な説明】
【図１】ＣＭＰパターン発生回路として用いたＩＣテスタの構成を示す図である。
【図２】良品デバイスをＣＭＰパターン発生回路とするＩＣテスタの構成を示す図である。
【図３】多数決論理によって良品デバイスの判定を行うＩＣテスタの構成を示す図である。
【図４】パターンメモリと被測定デバイスとの関係ぞ示す図である。
【図５】従来のＩＣテスタ１の基本的な構成を示す図である。
【図６】図５のコンパレータボードの詳細な構成を示す図である。
【符号の説明】
３１ ＤＲＶパターン
３２ ＭＡＳＫパターン
３３ ＣＭＰパターン
３４ 被測定デバイス（ＤＵＴ）
３５ 良否判定回路
３６ ＣＭＰパターン発生回路
３７ プログラムカウンタ（ＰＣ）
Claims (5)
- 被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号をハードウエアで構成された期待値パターン発生回路から発生することを特徴とするＩＣテスタ。 - 被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣテスタであって、
前記期待値パターン信号を、既にテストされた良品デバイスに対して前記テストパターン信号を与え、当該良品デバイスから得られる出力データから得ることを特徴とするＩＣテスタ。 - 被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣテスタであって、
３以上の被測定デバイスに対して同一のテストパターン信号を与え、該３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定する良品判定回路に与えて被測定デバイスの良否を判定するＩＣテスタ。 - 被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データと期待値パターン信号との比較によって、当該被測定デバイスの良否を判定するＩＣのテスト方法であって、
既にテストされた良品デバイスを期待値パターン発生手段として選択するステップと、
前記良品デバイスと被測定デバイスとに対してテストパターン信号を与えるステップと、
前記良品デバイスと被測定デバイスとの出力データを比較するステップと、
を含むことを特徴とするＩＣのテスト方法。 - 被測定デバイスに対してテストパターン信号を与え、該被測定デバイスから得られる出力データによって、当該被測定デバイスの良否を判定するＩＣのテスト方であって、
３以上の被測定デバイスに対して同一のテストパターン信号を与えるステップと、
前記３以上の被測定デバイスから得られるそれぞれの出力データを多数決論理で判定するステップと、
を含むことを特徴とするＩＣのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211160A JP2004053411A (ja) | 2002-07-19 | 2002-07-19 | Ｉｃテスタ及びｉｃのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004053411A true JP2004053411A (ja) | 2004-02-19 |
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| JP (1) | JP2004053411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103344854A (zh) * | 2013-06-24 | 2013-10-09 | 国家电网公司 | 一种逻辑功能装置的自动测试系统及方法 |
-
2002
- 2002-07-19 JP JP2002211160A patent/JP2004053411A/ja active Pending
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