JPH09325946A - マルチプロセッサのテスト回路 - Google Patents
マルチプロセッサのテスト回路Info
- Publication number
- JPH09325946A JPH09325946A JP8142960A JP14296096A JPH09325946A JP H09325946 A JPH09325946 A JP H09325946A JP 8142960 A JP8142960 A JP 8142960A JP 14296096 A JP14296096 A JP 14296096A JP H09325946 A JPH09325946 A JP H09325946A
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- JP
- Japan
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- test
- circuit
- microprocessors
- same
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- Pending
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 この発明は、テスト回路の縮小化ならびにテ
スト時間の短縮化を達成し得るマルチプロセッサのテス
ト回路を提供することを課題とする。 【解決手段】 この発明は、テストパターン発生回路２
で発生された同一のテストパターンを複数のマイクロプ
ロセッサ１に同時に供給し、それぞれのマイクロプロセ
ッサ１で得られたテスト結果が全て同一か否かを比較回
路３により比較判別し、全て同一であるならば、全ての
マイクロプロセッサ１が正常に動作しているとものと判
定するように構成される。
スト時間の短縮化を達成し得るマルチプロセッサのテス
ト回路を提供することを課題とする。 【解決手段】 この発明は、テストパターン発生回路２
で発生された同一のテストパターンを複数のマイクロプ
ロセッサ１に同時に供給し、それぞれのマイクロプロセ
ッサ１で得られたテスト結果が全て同一か否かを比較回
路３により比較判別し、全て同一であるならば、全ての
マイクロプロセッサ１が正常に動作しているとものと判
定するように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、同一の機能を有
する複数のマイクロプロセッサを効率良くテストするマ
ルチプロセッサのテスト回路に関する。
する複数のマイクロプロセッサを効率良くテストするマ
ルチプロセッサのテスト回路に関する。
【０００２】
【従来の技術】近年、大規模化するマイクロプロセッサ
ではテストが困難になってきており、特に、テストに要
する費用（テストコスト）が増大している。
ではテストが困難になってきており、特に、テストに要
する費用（テストコスト）が増大している。
【０００３】高性能なマイクロプロセッサをテストする
には、高周波数、多ピン、膨大なテストパターンを格納
する大容量のメモリを備えた非常に高価なＬＳＩテスタ
が必要となり、量産時のテスト時には、テスト時間の長
さがそのままテストコストに影響を与えていた。
には、高周波数、多ピン、膨大なテストパターンを格納
する大容量のメモリを備えた非常に高価なＬＳＩテスタ
が必要となり、量産時のテスト時には、テスト時間の長
さがそのままテストコストに影響を与えていた。
【０００４】また、マイクロプロセッサのテストに機能
検証用のテストパターンを用いると、そのテストパター
ンは通常、数百万ステップという膨大な長さとなり、こ
のためテスト時間も長くなっていた。
検証用のテストパターンを用いると、そのテストパター
ンは通常、数百万ステップという膨大な長さとなり、こ
のためテスト時間も長くなっていた。
【０００５】そこで、チップ内部にテストパターン発生
回路と、テスト結果を比較する期待値を組み込んで自己
テストするＢＩＳＴ（Built In Self Test）と呼ばれる
テスト方式が従来より知られている。このＢＩＳＴで
は、線型帰還シフトレジスタＬＦＳＲ（Liner Feedback
Shift Register)を用いたシグネチャ解析が多用されて
いる。ＬＦＳＲはテストパターン発生回路としても使用
でき、また、被テスト回路から出力されるテスト結果を
パターン圧縮することもでき、圧縮されたパターンを期
待値と比較することにより、テストの良否を判定してい
る。このように、データの圧縮手法を用いることによ
り、比較される期待値が少なくなり、また期待値を格納
するメモリの容量も削減することができる。
回路と、テスト結果を比較する期待値を組み込んで自己
テストするＢＩＳＴ（Built In Self Test）と呼ばれる
テスト方式が従来より知られている。このＢＩＳＴで
は、線型帰還シフトレジスタＬＦＳＲ（Liner Feedback
Shift Register)を用いたシグネチャ解析が多用されて
いる。ＬＦＳＲはテストパターン発生回路としても使用
でき、また、被テスト回路から出力されるテスト結果を
パターン圧縮することもでき、圧縮されたパターンを期
待値と比較することにより、テストの良否を判定してい
る。このように、データの圧縮手法を用いることによ
り、比較される期待値が少なくなり、また期待値を格納
するメモリの容量も削減することができる。
【０００６】このようなＢＩＳＴの手法をマルチプロセ
ッサのテストに採用した場合には、図２に示すように、
複数のマイクロプロセッサ１１に対して、それぞれのマ
イクロプロセッサ１１にテストパターンを供給するテス
トパターン発生回路１２と、テストパターン発生回路１
２から供給されるテストパターンに応答してそれぞれの
マイクロプロセッサ１１から出力されるテスト結果を圧
縮して期待値と比較する圧縮回路、期待値及び比較回路
（以下、テスト結果判定回路と呼ぶ）１３を共通に設け
ることによって、付加されるテスト回路の面積のオーバ
ヘッドを削減することができる。
ッサのテストに採用した場合には、図２に示すように、
複数のマイクロプロセッサ１１に対して、それぞれのマ
イクロプロセッサ１１にテストパターンを供給するテス
トパターン発生回路１２と、テストパターン発生回路１
２から供給されるテストパターンに応答してそれぞれの
マイクロプロセッサ１１から出力されるテスト結果を圧
縮して期待値と比較する圧縮回路、期待値及び比較回路
（以下、テスト結果判定回路と呼ぶ）１３を共通に設け
ることによって、付加されるテスト回路の面積のオーバ
ヘッドを削減することができる。
【０００７】しかし、このような構成では、テスト結果
判定回路１３が１つしか設けられていないため、一度に
１つのマイクロプロセッサ１１のテスト結果しか圧縮比
較することができない。すなわち、それぞれのマイクロ
プロセッサ１１のテスト結果を同時に圧縮比較すること
はできない。このため、それぞれのマイクロプロセッサ
１１を同時にテストすることはできず、テスト時間が長
くなっていた。このことは、大量のマイクロプロセッサ
をテストしなければならない量産テスト時には、特に顕
著になっていた。
判定回路１３が１つしか設けられていないため、一度に
１つのマイクロプロセッサ１１のテスト結果しか圧縮比
較することができない。すなわち、それぞれのマイクロ
プロセッサ１１のテスト結果を同時に圧縮比較すること
はできない。このため、それぞれのマイクロプロセッサ
１１を同時にテストすることはできず、テスト時間が長
くなっていた。このことは、大量のマイクロプロセッサ
をテストしなければならない量産テスト時には、特に顕
著になっていた。
【０００８】これに対して、図３に示すように、それぞ
れのマイクロプロセッサ１１毎にテストパターン発生回
路１２とテスト結果判定回路１３をそれぞれ設けるよう
にすれば、それぞれのマイクロプロセッサ１１を同時に
テストすることが可能となる。しかし、このような構成
では、付加されるテスト回路の面積のオーバヘッドがテ
ストしようとするマイクロプロセッサの数にともなって
増加することになる。
れのマイクロプロセッサ１１毎にテストパターン発生回
路１２とテスト結果判定回路１３をそれぞれ設けるよう
にすれば、それぞれのマイクロプロセッサ１１を同時に
テストすることが可能となる。しかし、このような構成
では、付加されるテスト回路の面積のオーバヘッドがテ
ストしようとするマイクロプロセッサの数にともなって
増加することになる。
【０００９】
【発明が解決しようとする課題】以上説明したように、
複数のマイクロプロセッサをテストする従来のマルチプ
ロセッサのテスト回路にあっては、テスト回路を少なく
するとテスト時間が長くなり、テスト時間を短くしよう
とするとテスト回路の増大を招き、テスト回路の縮小と
テスト時間の短縮の双方を同時に満足させることはでき
なかった。
複数のマイクロプロセッサをテストする従来のマルチプ
ロセッサのテスト回路にあっては、テスト回路を少なく
するとテスト時間が長くなり、テスト時間を短くしよう
とするとテスト回路の増大を招き、テスト回路の縮小と
テスト時間の短縮の双方を同時に満足させることはでき
なかった。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、テスト回路の
縮小化ならびにテスト時間の短縮化を達成し得るマルチ
プロセッサのテスト回路を提供することにある。
たものであり、その目的とするところは、テスト回路の
縮小化ならびにテスト時間の短縮化を達成し得るマルチ
プロセッサのテスト回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、同一の機能を有する複数のマイクロプ
ロセッサと、同一のテストパターンを前記それぞれのマ
イロクロプロセッサに共通して同時に供給するテストパ
ターン発生回路と、前記テストパターン発生回路から供
給されるテストパターンに応答して前記それぞれのマイ
クロプロセッサから出力されるそれぞれのテスト結果を
受けて、それぞれのテスト結果が同一か否かを比較判別
する比較回路とを有して構成される。
に、この発明は、同一の機能を有する複数のマイクロプ
ロセッサと、同一のテストパターンを前記それぞれのマ
イロクロプロセッサに共通して同時に供給するテストパ
ターン発生回路と、前記テストパターン発生回路から供
給されるテストパターンに応答して前記それぞれのマイ
クロプロセッサから出力されるそれぞれのテスト結果を
受けて、それぞれのテスト結果が同一か否かを比較判別
する比較回路とを有して構成される。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１３】図１はこの発明の一実施形態に係わるマル
チプロセッサのテスト回路の構成を示す図である。
チプロセッサのテスト回路の構成を示す図である。
【００１４】図１において、この実施形態のマルチプロ
セッサのテスト回路は、同一の機能を有する複数のマイ
クロプロセッサ１と、同一のテストパターンをそれぞれ
のマイロクロプロセッサ１に共通して同時に供給するテ
ストパターン発生回路２と、テストパターン発生回路２
から供給されるテストパターンに応答してそれぞれのマ
イクロプロセッサ１から出力されるそれぞれのテスト結
果を受けて、それぞれのテスト結果が同一か否かを比較
判別する比較回路３とを備えて構成される。
セッサのテスト回路は、同一の機能を有する複数のマイ
クロプロセッサ１と、同一のテストパターンをそれぞれ
のマイロクロプロセッサ１に共通して同時に供給するテ
ストパターン発生回路２と、テストパターン発生回路２
から供給されるテストパターンに応答してそれぞれのマ
イクロプロセッサ１から出力されるそれぞれのテスト結
果を受けて、それぞれのテスト結果が同一か否かを比較
判別する比較回路３とを備えて構成される。
【００１５】このような構成において、マイクロプロセ
ッサ１のテスト時には、テストパターン発生回路２で発
生されたテストパターンがそれぞれのマイクロプロセッ
サ１に共通して同時に供給され、それぞれのマイクロプ
ロセッサ１において供給されたテストパターンに対する
動作が行われる。それぞれのマイクロプロセッサ１は、
同じ機能を有しているので、それぞれのマイクロプロセ
ッサ１では同一のテストパターンに対して同一の動作が
行われる。
ッサ１のテスト時には、テストパターン発生回路２で発
生されたテストパターンがそれぞれのマイクロプロセッ
サ１に共通して同時に供給され、それぞれのマイクロプ
ロセッサ１において供給されたテストパターンに対する
動作が行われる。それぞれのマイクロプロセッサ１は、
同じ機能を有しているので、それぞれのマイクロプロセ
ッサ１では同一のテストパターンに対して同一の動作が
行われる。
【００１６】同一のテストパターンがそれぞれのマイク
ロプロセッサ１に同時に供給されてマイクロプロセッサ
１が動作するならば、同一のテストパターンに応答して
それぞれのマイクロプロセッサ１から出力されるテスト
結果は同一の値となる。それぞれのマイクロプロセッサ
１で得られたそれぞれのテスト結果は、比較回路３に与
えられ、それぞれのテスト結果が全て同一か否かが比較
回路３によって比較判別される。
ロプロセッサ１に同時に供給されてマイクロプロセッサ
１が動作するならば、同一のテストパターンに応答して
それぞれのマイクロプロセッサ１から出力されるテスト
結果は同一の値となる。それぞれのマイクロプロセッサ
１で得られたそれぞれのテスト結果は、比較回路３に与
えられ、それぞれのテスト結果が全て同一か否かが比較
回路３によって比較判別される。
【００１７】比較判別結果において、全てのテスト結果
が同一であるならば、供給されたテストパターンに対し
て全てのマイクロプロセッサ１が正常に動作しているこ
とが判別される。一方、全てのテスト結果が同一でない
ならば、誤動作しているマイクロプロセッサ１が存在す
ると判別される。このようにして、それぞれのマイクロ
プロセッサ１のテストパターンに対する良否が判定でき
る。
が同一であるならば、供給されたテストパターンに対し
て全てのマイクロプロセッサ１が正常に動作しているこ
とが判別される。一方、全てのテスト結果が同一でない
ならば、誤動作しているマイクロプロセッサ１が存在す
ると判別される。このようにして、それぞれのマイクロ
プロセッサ１のテストパターンに対する良否が判定でき
る。
【００１８】ここで、与えられたテストパターンに対し
てすべてのマイクロプロセッサ１が同じ誤動作をしてい
るならば、それぞれのマイクロプロセッサ１から得られ
るテスト結果は同一となり、比較回路３によってすべて
のテスト結果が同一と判別され、全てのマイクロプロセ
ッサ１が誤動作しているにもかかわらず、全てのマイク
ロプロセッサ１は正常であると判定され、テストの良否
を正確に判定することができなくなってしまう。
てすべてのマイクロプロセッサ１が同じ誤動作をしてい
るならば、それぞれのマイクロプロセッサ１から得られ
るテスト結果は同一となり、比較回路３によってすべて
のテスト結果が同一と判別され、全てのマイクロプロセ
ッサ１が誤動作しているにもかかわらず、全てのマイク
ロプロセッサ１は正常であると判定され、テストの良否
を正確に判定することができなくなってしまう。
【００１９】しかし、量産時のテストの段階において
は、回路的な不良は解決されており、誤動作の原因はほ
とんどがプロセス的な不良であるため、プロセス的な不
良がそれぞれのマイクロプロセッサのチップ上の同一の
箇所に発生し、しかも、全てのテストパターンに対して
同様な誤動作が生じる確率は極めて少ない。したがっ
て、上記構成における効果の有効性が著しく損なわれる
ということはない。
は、回路的な不良は解決されており、誤動作の原因はほ
とんどがプロセス的な不良であるため、プロセス的な不
良がそれぞれのマイクロプロセッサのチップ上の同一の
箇所に発生し、しかも、全てのテストパターンに対して
同様な誤動作が生じる確率は極めて少ない。したがっ
て、上記構成における効果の有効性が著しく損なわれる
ということはない。
【００２０】このように、上記実施形態においては、従
来に比べて、圧縮回路やテスト結果を判定するための膨
大な期待値は不要となり、付加されるテスト回路の面積
のオーバヘッドを少なくすることができる。さらに、そ
れぞれのマイクロプロセッサを同時にテストすることが
可能となるため、量産時のテスト時間を大幅に短縮する
ことができる。
来に比べて、圧縮回路やテスト結果を判定するための膨
大な期待値は不要となり、付加されるテスト回路の面積
のオーバヘッドを少なくすることができる。さらに、そ
れぞれのマイクロプロセッサを同時にテストすることが
可能となるため、量産時のテスト時間を大幅に短縮する
ことができる。
【００２１】また、シグネチャ圧縮法を用いた従来のシ
グネチャ解析にあっては、使用する回路の構成にもよる
が、通常数千テストサイクルのテスト結果を圧縮するた
め、エラーが発生した時点を検出するのが極めて困難と
なるが、上記実施形態では、毎テストサイクルでテスト
結果が比較判別されるため、エラーが発生した時点を容
易に検出することができ、不良解析に有効である。
グネチャ解析にあっては、使用する回路の構成にもよる
が、通常数千テストサイクルのテスト結果を圧縮するた
め、エラーが発生した時点を検出するのが極めて困難と
なるが、上記実施形態では、毎テストサイクルでテスト
結果が比較判別されるため、エラーが発生した時点を容
易に検出することができ、不良解析に有効である。
【００２２】なお、それぞれのマイクロプロセッサ１又
はそれぞれのマイクロプロセッサ、パターン発生回路２
及び比較回路３は、集積化を向上させるために、１チッ
プ化するようにしてもよい。
はそれぞれのマイクロプロセッサ、パターン発生回路２
及び比較回路３は、集積化を向上させるために、１チッ
プ化するようにしてもよい。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、複数のマイクロプロセッサに同一のテストパターン
を同時に供給し、それぞれのマイクロプロセッサのテス
ト結果が全て同一か否かを比較判別する構成を採用した
ので、少ないテスト回路により複数のマイクロプロセッ
サを短時間でテストすることができる。
ば、複数のマイクロプロセッサに同一のテストパターン
を同時に供給し、それぞれのマイクロプロセッサのテス
ト結果が全て同一か否かを比較判別する構成を採用した
ので、少ないテスト回路により複数のマイクロプロセッ
サを短時間でテストすることができる。
【図１】この発明の一実施形態に係わるマルチプロセッ
サのテスト回路の構成を示す図である。
サのテスト回路の構成を示す図である。
【図２】従来のマルチプロセッサのテスト回路の構成を
示す図である。
示す図である。
【図３】従来のマルチプロセッサのテスト回路の他の構
成を示す図である。
成を示す図である。
１，１１ マイクロプロセッサ ２，１２ テストパターン発生回路 ３ 比較回路 １３ 圧縮回路、期待値及び比較回路（テスト結果判定
回路）
回路）
Claims (2)
- 【請求項１】 同一の機能を有する複数のマイクロプロ
セッサと、 同一のテストパターンを前記それぞれのマイロクロプロ
セッサに共通して同時に供給するテストパターン発生回
路と、 前記テストパターン発生回路から供給されるテストパタ
ーンに応答して前記それぞれのマイクロプロセッサから
出力されるそれぞれのテスト結果を受けて、それぞれの
テスト結果が同一か否かを比較判別する比較回路とを有
することを特徴とするマルチプロセッサのテスト回路。 - 【請求項２】 前記複数のマイクロプロセッサは、１チ
ップ化されてなることを特徴とする請求項１記載のマル
チプロセッサのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142960A JPH09325946A (ja) | 1996-06-05 | 1996-06-05 | マルチプロセッサのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142960A JPH09325946A (ja) | 1996-06-05 | 1996-06-05 | マルチプロセッサのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325946A true JPH09325946A (ja) | 1997-12-16 |
Family
ID=15327670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8142960A Pending JPH09325946A (ja) | 1996-06-05 | 1996-06-05 | マルチプロセッサのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325946A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
| US7711534B2 (en) | 2005-12-09 | 2010-05-04 | International Business Machines Corporation | Method and system of design verification |
| US7849362B2 (en) | 2005-12-09 | 2010-12-07 | International Business Machines Corporation | Method and system of coherent design verification of inter-cluster interactions |
| US9367493B2 (en) | 2005-12-09 | 2016-06-14 | Globalfoundries Inc. | Method and system of communicating between peer processors in SoC environment |
| US10656201B2 (en) | 2017-06-29 | 2020-05-19 | Renesas Electronics Corporation | Semiconductor device |
| JP2020165802A (ja) * | 2019-03-29 | 2020-10-08 | 株式会社エヌエスアイテクス | 半導体装置、および半導体装置のテスト方法 |
-
1996
- 1996-06-05 JP JP8142960A patent/JPH09325946A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
| US7711534B2 (en) | 2005-12-09 | 2010-05-04 | International Business Machines Corporation | Method and system of design verification |
| US7849362B2 (en) | 2005-12-09 | 2010-12-07 | International Business Machines Corporation | Method and system of coherent design verification of inter-cluster interactions |
| US9367493B2 (en) | 2005-12-09 | 2016-06-14 | Globalfoundries Inc. | Method and system of communicating between peer processors in SoC environment |
| US10656201B2 (en) | 2017-06-29 | 2020-05-19 | Renesas Electronics Corporation | Semiconductor device |
| JP2020165802A (ja) * | 2019-03-29 | 2020-10-08 | 株式会社エヌエスアイテクス | 半導体装置、および半導体装置のテスト方法 |
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