KR100868416B1 - 반도체 칩 검사 방법 - Google Patents

Abstract

본 발명은 검사하려는 칩에 하나 이상의 검사 모드를 세팅하고 칩에서 그 검사 모드를 실행하여 칩으로부터 검사 결과를 출력하는 반도체 칩, 특히 반도체 메모리 칩의 검사 방법에 관한 것이다. 본 발명에 따르면, 검사 모드의 세팅 후 그 실행 전에 칩에 세팅된 검사 모드를 규정된 포맷으로 판독하는 점검 모드를 실행한다.

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Description

반도체 칩 검사 방법{METHOD FOR TESTING SEMICONDUCTOR CHIPS}

첨부 도면 도 1은 반도체 칩 검사 방법의 범위 내에서 본 발명에 따라 검사 모드를 정의하고, 실행하며, 평가하는 것을 표의 형태로 나타낸 도면.

본 발명은 검사하려는 칩에 하나 이상의 검사 모드를 세팅하고 칩에서 그 검사 모드를 실행하여 칩으로부터 검사 결과를 출력하는 반도체 칩, 특히 반도체 메모리 칩의 검사 방법에 관한 것이다.

반도체 칩의 품질을 탐지하여 필요에 따라 후속 제조 전에 그 칩을 제외 또는 복구시키기 위해, 이미 반도체 칩은 웨이퍼 레벨 검사 및 복구 공정(디버깅)을 치르고 있다. 따라서, 그러한 칩 검사에 상응하게 통상 검사하려는 칩에 로딩되거나 세팅되는 다수의 검사 모드를 제공하는 검사 장치에 의해 다수의 칩에서 동시에 또는 병렬로 각각의 검사 모드를 실행하는데, 그 경우에 칩으로부터 얻어진 검사 결과는 검사 장치로 출력된다. 그러한 검사 방법은 칩에 세팅된 검사 모드 및 경 우에 따라 그에 배속된 레지스터가 실제로도 제대로 세팅되어 원하는 검사가 진행되기 시작했음을 그 전제로 하여 진행된다. 환언하면, 검사 모드가 전반적으로 매우 순조롭게 개시되었는지를 점검하는 것은 단지 칩의 유도된 응답에 의거해서만 행해질 수 있다. 그러한 점검은 수동으로 이뤄져서 그에 상응하게 시간 및 비용의 소모를 수반하는데, 특히 오늘날에는 검사 모드가 점점 더 대규모화되고 복잡해지고 있는 실정이다. 그 밖에, 그러한 수동 점검 시에는 유도된 응답이 곧 칩의 정해진 기능 영역에 대응된 것이라고는 할 수 없는 문제점이 있다. 예컨대, 칩의 내부 계수기가 올바르게 동작하지 않는다면, 대부분 그것은 유도된 응답으로부터 추가의 물리적 분석에 의해서만 매우 힘겹게 재건되게 된다. 또한, 검사 절차의 전개를 위해 다수의 검사 모드가 서로 조합될 경우에도 그와 관련하여 문제점이 생긴다. 그 경우, 단 하나의 검사 모드라도 잊어버리거나 잘못 세팅된다면, 세팅된 검사 모드로는 칩의 응답으로부터 칩 상에 존재하는 오류를 직접 추정할 수 없고, 단지 간접적으로만 매우 많은 시간을 소모하여 추정하게 된다.

즉, 서두에 언급된 반도체 칩 검사 방법은 매우 많은 시간 및 비용을 들여야만 신뢰성이 있는 검사 결과를 얻을 수 있고, 일부의 경우에는 그와 같이 신뢰성이 있는 검사 결과를 전혀 얻을 수 없다는 단점을 수반한다.

US 4,970,727에는 청구항 1의 전제부에 따른 방법이 공지되어 있다. 그 특허 문헌은 외부 검사 장치를 경유하여 호출이 가능한 다수의 검사 모드를 실행할 수 있는 집적 반도체 메모리를 개시하고 있다. 그를 위해, 외부 검사 장치로부터 집적 반도체 메모리의 접속 단자에 인가되는 신호를 입력 버퍼 및 출력 버퍼와 래 치 회로를 경유하여 레지스터에 로딩 및 저장하는데, 그에 따라 반도체 메모리의 접속 단자에서 신호가 변한다 하더라도 선택된 검사 모드가 정해진 바대로 유지되게 된다. 이어서, 레지스터에 저장된 데이터를 디코더에서 디코딩하여 그 디코더가 검사 모드에 해당되는 신호를 제어 회로에 전달하도록 하면, 그 신호에 입각하여 검사 모드의 실행이 개시된다. 검사 모드의 실행 시에는 래치 회로와 입력 버퍼 및 출력 버퍼와 외부 검사 장치의 접속 단자를 경유하여 레지스터를 판독함으로써 반도체 메모리에서 그러한 검사 모드를 실행할 수 있게 된다.

본 발명의 목적은 여하한 경우라도 신뢰성이 있고 재현될 수 있는 검사 결과를 산출하는 서두에 언급된 형식의 반도체 칩 검사 방법을 제공하는 것이다.

그러한 목적은 청구항 1의 특징에 의해 달성된다. 본 발명의 바람직한 부가의 구성은 종속 청구항들에 기재되어 있다.

단지 유도된 응답에 의해서만 검사의 품질에 관해 추정할 수 있기 때문에 어느 정도 맹목적으로 실행된다고 할 수 있는 종래의 반도체 칩 검사 방법의 지도적 원리 대신에, 본 발명은 각각의 반도체 칩에서 내부적으로 검사를 실행하기 전에 검사 모드의 상태에 대해 모니터링하는 것을 제안하고 있다. 즉, 본 발명에 따른 착안은 검사 방법을 진행함에 있어 검사 모드가 전반적으로 완전하고도 올바르게 칩에 로딩되었는지를 알아낼 수 있는 제어를 제공하여 검사의 진행 전에, 그에 따라 검사 결과의 획득 전에 이미 검사가 올바르게 개시된 것에 관한 신뢰성이 존재하도록 한다. 따라서, 그러한 본 발명에 따른 방법에 의해, 검사 모드가 올바르지 않게 세팅된 칩이 조기의 단계에서 이미 더 이상 쓰이지 않게 되거나 복구되고, 혹은 검사 모드의 세팅 조건이 조기의 단계에서 점검되어 새로이 정의될 수 있게 된다.

그 결과, 본 발명에 따른 방법은 새로운 칩 설계의 검증 시에, 그리고 검사 경과의 전개 및 디버깅 시에 시간 절감 및 품질 향상이라는 장점을 동반하게 된다.

반도체 칩 검사 방법이 각각의 점검 모드와 더불어 하나 이상의 레지스터까지 칩에 세팅할 것을 예정하고 있는 경우에는, 세팅된 레지스터의 상태도 역시 본 발명에 따라 추가로 제공되는 점검 모드로 판독하는 것이 바람직하다.

다수의 검사 모드 및 필요에 따른 다수의 레지스터를 검사 대상 칩에 세팅할 경우에는, 시간 절감을 위해 미리 정해진 검사 모드 및 미리 정해진 필요에 따른 레지스터만의 상태를 점검 모드로 판독한다. 그것은 검사의 전체적인 정보가 그리 중요하지 않은 경우에 그러하다.

점검 모드의 규정된 출력 포맷은 정해진 시작 기호 및 정해진 정지 기호를 포함하는 것이 바람직하다. 그것은 시프팅된 데이터 스트링(data string)을 용이하게 식별할 수 있도록 하는 역할을 한다.

기본적으로, 본 발명에 따른 방법은 예컨대 DRAM의 자기 리프레쉬(self refresh) 발진기의 주파수와 같은 제조 파라미터를 검사하는데도 적합하다.

검사 모드를 단순화시키려면, 레지스터의 상태를 판독하기 위해 미리 주어진 비교치를 칩에 입력하고, 그 비교치를 칩 내부에서 레지스터 값과 비교하며, 비교 결과를 점검 모드에서 합격/불합격(pass/fail)의 형태로 판독하는 것이 바람직하다. 합격/불합격의 형태를 형성하는 것은 임의로 이뤄질 수 있고, 1/0의 형태인 것이 바람직하다.

요약하면, 본 발명에 따른 방법은 검사하려는 반도체 칩에서 실제로 검사를 진행시키기 전에 전체의 검사 모드 및 레지스터와 관련하여 그 반도체 칩의 상태를 조회할 수 있는 가능성을 제공한다고 확인할 수 있다.

이하, 본 발명에 따른 반도체 칩 검사 방법을 첨부 도면을 참조하여 더욱 상세히 설명하기로 한다.

첨부 도면에 따르면, 반도체 칩, 즉 SRAM으로 형성된 반도체 메모리에는 30가지의 검사 모드 "TM0 내지 TM29"가 규정된다. 그러한 30가지의 검사 모드 중에서 검사 모드 "TM28"은 4자리씩의 3개의 레지스터를 포함하는 반면에, 검사 모드 "TM29"는 6자리씩의 7개의 레지스터를 포함한다.

DRAM의 자기 타이머 리프레쉬(self-timer-refresh)를 검사하는 소위 제조 검사에 있어서는 다음과 같은 판독 방안이 있다: 8 디지트 → STR.

첨부 도면에 "TM-READ OUT" 검사 모드로서 표시된, 본 발명에 따라 제공되는 점검 모드의 호출은 다음과 같이 이뤄진다: →TMRO <x₁x₂x₃x₄>, 여기에서 x₁x₂x₃x₄에 대해 첨부 도면 및 정의(definition)에 주어진 스위치 온 마스킹(switch-on masking) <0 또는 1>이 지정된다.

정해진 순서의 0과 1로 된 시작 기호 및 정지 기호가 출력 포맷으로서 정의되고, 시작 기호 다음에 30가지의 검사 모드, 그에 이은 레지스터 및 STR과 정지 기호가 뒤따르는 포맷으로 이루어진다.

검사의 실행을 위해, 단지 검사 모드 0, 5, 6, 7, 23, 29만이 실제로 동작하는 것으로 지정된다. 그것은 본 발명에 따라 점검 모드로 칩 상태를 조회하는 것에 대해 첨부 도면에 구체화된 칩의 응답이 있다는 것을 의미한다.

그에 뒤이어 판독된 상태를 평가할 때에는 어떤 검사 모드가 실제로 동작되는지, 어떤 레지스터가 고려될 필요가 없는지, 고려될 레지스터의 콘텐트(content)는 무엇인지, 그리고 STR의 콘텐트는 무엇인지가 나타난다.

본 경우에서와 같이, 평가 결과 전체의 검사 모드 및 레지스터가 올바르게 세팅된 것으로 밝혀지면, 본 발명에 따른 검사 방법은 실제 검사의 진행 및 검사 결과의 출력을 속행하게 된다.

본 발명에 따른 반도체 칩 검사 방법에서는 각각의 반도체 칩에서 내부적으로 검사를 실행하기 전에 검사 모드의 상태에 대한 모니터링을 제공하여 검사 모드가 전반적으로 완전하고도 올바르게 칩에 로딩되었는지를 알아냄으로써, 검사의 진행 전에, 그에 따라 검사 결과의 획득 전에 이미 검사가 올바르게 개시된 것에 관한 신뢰성이 존재하도록 한다. 따라서, 검사 모드가 올바르지 않게 세팅된 칩이 조기의 단계에서 이미 더 이상 쓰이지 않게 되거나 복구되고, 혹은 검사 모드의 세팅 조건이 조기의 단계에서 점검되어 새로이 정의될 수 있다. 그 결과, 본 발명에 따른 방법은 새로운 칩 설계의 검증 시에, 그리고 검사 경과의 전개 및 디버깅 시에 시간 절감 및 품질 향상이라는 장점을 동반하게 된다.

Claims (7)

1. 반도체 칩을 검사하는 방법으로서,

   검사 대상의 칩에 적어도 하나의 검사 모드를 세팅하는 단계와,

   상기 칩에 세팅된 상기 검사 모드의 상태를 정의된 포맷으로 판독함으로써 점검 모드를 실행하는 단계와,

   상기 점검 모드를 실행하는 단계를 수행한 후에, 상기 칩에서 상기 검사 모드를 실행하는 단계와,

   상기 칩으로부터 검사 결과를 출력하는 단계를 포함하는

   반도체 칩 검사 방법.
2. 제 1 항에 있어서,

   칩 내에 적어도 하나의 레지스터를 세팅하여 세팅된 레지스터를 형성하는 단계와,

   상기 점검 모드 동안 상기 세팅된 레지스터의 상태를 판독하는 단계를 포함하는

   반도체 칩 검사 방법.
3. 제 1 항에 있어서,

   다수의 검사 모드 및 다수의 레지스터를 세팅하는 단계와,

   상기 점검 모드 동안 선택된 검사 모드 및 선택된 레지스터만의 상태를 판독하는 단계를 포함하는

   반도체 칩 검사 방법.
4. 제 1 항에 있어서,

   상기 점검 모드에서의 정의된 출력 포맷에 시작 기호 및 정지 기호를 제공하는 단계를 포함하는

   반도체 칩 검사 방법.
5. 제 3 항에 있어서,

   상기 레지스터의 상태 판독을 위해 규정된 비교 값을 상기 칩에 입력하는 단계와,

   상기 비교 값을 상기 칩 내부의 레지스터 값과 내부적으로 비교하는 단계와,

   상기 점검 모드 동안 합격/불합격 토폴로지(pass/fail topology)와의 비교 결과를 판독하는 단계를 포함하는

   반도체 칩 검사 방법.
6. 제 1 항에 있어서,

   상기 칩을 디버깅하는 단계를 포함하는

   반도체 칩 검사 방법.
7. 제 1 항에 있어서,

   반도체 메모리 칩을 검사되는 상기 칩으로 이용하는 단계를 포함하는

   반도체 칩 검사 방법.

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