FR2824916A1 - Procede pour tester des puces a semi-conducteurs - Google Patents
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Abstract
L'invention conceme un procédé pour tester des puces à semi-conducteurs, notamment des puces de mémoire à semi-conducteur, dans lequel au moins un mode de test est mis dans la puce à tester, le mode de test est exécuté dans la puce et des résultats de test sont sortis de la puce. Il est prévu suivant l'invention que, après avoir mis le mode de test et avant son exécution, un mode de vérification est exécuté dans lequel le statut du mode de test mis dans la puce est sorti en un format défini.
Description
réaupérée et la valeur prédite de ladite information.
PROCEDE POUR TESTER DES PUCES A SEMI-CONDUCTEURS
La présente invention concerne un procédé pour tester des puces à semiconducteurs, notamment des puces de mémoire à semi s conducteur, dans lequel au moins un mode de test est mis dans une puce à tester, le mode de test est exécuté dans la puce et des résultats de test sont
émis par la puce.
Des puces à semi-conducteurs sont soumises, dès la galette, à des tests et à des opérations de réparation (déboguage) afin de déterminer la o qualité des puces et d'éliminer ou de réparer des puces, le cas échéant avant la suite de la production. Des tests de puces adéquats s'effectuent en même temps ou parallèlement sur un grand nombre de puces à l'aide d'appareils de test qui mettent à disposition normalement une pluralité de modes de test qui sont chargés dans les puces à tester ou qui y sont mis, le mode de test s associé étant réalisé ensuite dans la puce, les résultats de test obtenus étant émis par la puce à destination de l'appareil de test. Lors de ce déroulement du procédé de test, on part du fait que les modes de test mis dans la puce et, le cas échéant, les registres associés ont été mis en fonctionnement aussi réellement et ont déclenché les opérations de test souhaitées. Autrement dit, o une vérification que les modes de test ont été déclenchés absolument avec
succès ne peut être effectuée qu'à l'aide de réactions déduites de la puce.
Ces vérifications s'effectuent manuellement, ce qui est iié à une dépense correspondante en temps et en argent, d'autant plus que de nos jours les modes de test sont de plus en plus vastes et complexes. Mais un problème de s la vérification manuelle est aussi que des réactions déduites ne peuvent pas être associées sans difficulté à une zone de fonctionnement déterminée de la puce. Si, par exemple, un compteur interne de la puce ne fonctionne pas correctement, cela ne peut être reconstitué que très difficilement à partir des réactions déduites, tout au moins à l'aide d'analyses physiques supplémentaires. Combinés les uns aux autres, plusieurs modes de test pour
le développement de procédures de test posent de plus problème à cet égard.
Si, dans ce cas, on a ne serait-ce qu'oublié ou enregistré de manière erronée un mode de test, on ne peut pas, à partir de la réaction de la puce au mode de test émis, conclure directement à une erreur présente sur la puce, mais
seulement indirectement et en y consacrant beaucoup de temps.
Le procédé de test mentionné au début du présent mémoire pour des puces à semi-conducteurs est donc entaché de l'inconvénient que des résultats de test fiables ne peuvent être obtenus qu'en ayant une très
o grande complexité et, en partie, ne peuvent même pas être obtenus.
Le US 4 970 727 décrit une mémoire intégrée à semi-conducteur qui peut exécuter plusieurs modes de test qui peuvent être choisis par l'intermédiaire d'un testeur externe. A cet effet, les signaux s'appliquant du testeur externe aux bornes de la mémoire intégrée à semiconducteur sont chargés dans un registre par l'intermédiaire d'un tampon d'entrée et de sortie et d'un circuit et y sont mis en mémoire, si bien que le mode de test choisi reste fixé, même si les signaux aux bornes de la mémoire à semi-conducteur se modifient. Ensuite, la donnée mise en mémoire dans le registre est décodée dans un décodeur qui fournit un signal correspondant au mode de test à un circuit de commande qui déclenche alors l'exécution du mode de test. Pendant l'exécution du mode de test, dans la mémoire à semi conducteur, celle-ci peut être actionnée par le fait que le registre est lu par le testeur externe, par l'intermédiaire du circuit et du tampon d'entrée et de sortie
et des bornes.
La présentation vise à un procédé pour tester des puces à semi conducteurs du genre mentionné au début du présent mémoire qui fournit
dans chaque cas des résultats de test fiables et pouvant être reconstitués.
Suivant l'invention, on y parvient par le fait que, après que le mode de test a été mis, et avant qu'il ne soit exécuté, il est exécuté un mode o de vérification dans lequel le statut du mode de test mis dans la puce est lu
dans un format défini.
Au lieu du procédé de test pour des puces de semi-conducteur qui est mené jusqu'ici et qui s'effectue d'une certaine manière à l'aveuglette car on ne peut faire de conclusion sur la qualité du test que par l'intermédiaire des réactions déduites, I'invention prévoit de contrôler le statut des modes de test avant l'exécution interne du test dans la puce à semi-conducteur associce. L'invention met donc à disposition un contrôle au cours du procédé de test à partir duquel on peut faire ressortir si les modes de test sont chargés absolument totalement et correctement dans la puce, si bien que l'on a déjà avant l'exécution de l'opération de test et donc avant l'obtention des résultats de test une sécurité concernant le fait que le test a été initié correctement. A l'aide du procédé suivant l'invention, on peut ainsi retirer de la production déjà à un stade précoce les puces dans lesquelles les modes de test n'ont pas été mis correctement ou les réparer, ou on peut vérifier à un stade précoce et
o définir à nouveau les conditions de la mise des modes de test.
Le procédé suivant l'invention a par conséquent l'avantage de faire gagner du temps et d'améliorer la qualité lors de la vérification de nouveaux dessins de puces et lors du développement et du déboguage
d'opérations de test.
Dans le cas o le procédé pour tester des puces à semi conducteurs prévoit de mettre conjointement avec le mode de vérification associé aussi au moins un registre dans la puce, il est prévu, de préférence, que le statut du registre mis soit lu également dans le mode de vérification
prévu de plus suivant l'invention.
o Dans le cas o plusieurs modes de test et, le cas échéant, plusieurs registres sont mis dans la puce à tester, il est prévu, pour gagner du temps, de ne lire dans le mode de test le statut que de modes de test prédéterminés et, le cas échéant, de registres dans le cas o toutes les
informations du test ne sont pas pertinentes.
Le format de sortie défini du mode de test contient, de préférence, une signature de départ fixée et une signature d'arrêt fixée. Cela
sert à reconna^'tre facilement des suites de données décalées.
Fondamentalement, le procédé suivant l'invention convient aussi pour tester des paramètres de production comme, par exemple, la fréquence
d'un oscillateur selfrefresh de DRAM.
Il est prévu, de préférence, pour simplifier le mode de test, d'entrer dans la puce des valeurs de comparaison prescrites pour la lecture de statuts des registres, de comparer ces valeurs de comparaison de manière interne à la puce aux valeurs de registre et de lire le résultat de comparaisons dans le mode de test par une topologie pass/fail. La conformation de la topologie pass/fail peut s'effectuer de manière quelconque et a, de
préférence, la forme de 1/0.
Pour résumer, il convient de constater que le procédé suivant l'invention offre la possibilité d'interroger le statut d'une puce à semi conducteur à tester en ce qui concerne tous les modes de test et les registres
avant de laisser le test proprement dit se dérouler dans la puce.
Le procédé suivant l'invention pour tester des puces à semi-
conducteurs est explicité plus en détail dans ce qui suit à l'aide du tableau; le tableau donne la définition, I'exécution et l'exploitation du mode de test suivant
o l'invention dans le cadre du procédé de test pour puce à semiconducteur.
Suivant ce tableau, il est fixé pour une puce à semi-conducteur, à savoir une mémoire à semi-conducteur sous la forme d'une SRAM 30, du mode TM-029 de test. Parmi ces 30 modes de test, le mode TM28 de test a trois registres ayant chacun quatre emplacements, tandis que le mode TM29
s de test a sept registres ayant chacun six emplacements.
Dans ce que l'on appelle un test de production, dans lequel on teste le self-timer-refresh de la DRAM, on a les possibilités de lecture
suivantes: 8 digits STR.
L'appel du mode de vérification prévu suivant l'invention, qui est o désigné au dessin comme mode TM-read-OUT de test, s'effectue comme suit: TMRO <XjX2X3X4>, un masquage <0 ou 1> de connexion entré au
tableau et dans la définition étant convenu.
Il est défini comme format d'entrée une signature de départ et une signature d'arrêt ayant une succession déterminée de un et de zéro, et il est défini comme format que les trente modes de test, suivis des registres et
STR ainsi que de la signature d'arrêt, suivent la signature de départ.
Il est convenu pour l'exécution du test que seuis les modes 0, 5, 6, 7, 23, 29 sont actifs. Cela signifie pour l'interrogation suivant l'invention du statut de la puce dans le mode de vérification la réponse de la puce présentée
au dessin.
Dans l'exploitation qui suit du statut lu, on obtient les modes de test qui sont actifs, les registres auxquels on ne doit pas faire attention, les
contenus des registres auxquels il faut faire attention et le contenu de STR.
Si l'exploitation a donné, comme dans le cas présent, que tous ss les modes de test et registres ont été mis correctement, le procédé de test s suivant l'invention est poursuivi par l'opération de test proprement dite et la
sortie des résultats de test.
Tableau
Définition: Puce comportant 30 modes de test TM0 à TM29 leTM28a3registresà4 digits - REGOà2 le TM29 a 7 registres à 6 digits REG 3 à 9 Possibilité de lecture pour un test de production, par exemple Self Timer Refresh 8 digits STR Appel du mode de test TM-READ-OUT TMRO<xx2x3x4> o le masque <0 ou 1 > de connexion suivant étant convenu pour xx2x3x4 X, x2 X3 X4 connecté
1 TM0-29
1 REG0-2
1 REG3-9
== = 1 STR
Format de sortie: Signature dedépart: 1111111111110001 Signatured'arrêt: 1000111111111111 Format: <Signature de départ><TMO>...<TM29><REGO>... <REG9><STR><Signature d'arrêt> Exécution: Les TM 0, 5, 6, 7, 23 et 29 sont maintenant actifs Appel: TMRO<1111> {on lit tous les modes de test et registres} Réponse de la puce: {les signes vides ne servent qu'à faciliter la /ecture}
1111111111110001 100001110000000000000001000001 000000000000 101111000001000000
signature dedépart t t t t t r r r r r r mmm m m e e e e e e o2 4 2 2 g 9 g g g g
3 9 0 1 2 3 4 5
110011000101111000010101 01010101 1000111111111111
r r r r STR signature d'arrêt e e e e
9 9 9 9
6 7 8 9
Exploitation A partir des suites de données, on peut fire que: TMO,5, 6, 7, 23 et 29 sont actifs REGO-2 sont non concernés car le TM28 n'est pas actif
REG3:101111
REG4: 000001
REG5: 000000
REG6:110011
REG7: 000101
REG8:111000
REG9: 010101
STR: 01010101
Claims (6)
1. Procédé pour tester des puces à semi-conducteurs, notamment des puces de mémoire à semi-conducteur, dans lequel au moins s un mode de test est mis dans une puce à tester, le mode de test est exécuté dans la puce et des résultats de test sont émis par la puce, caractérisé en ce que, après que le mode de test a été mis, et avant qu'il ne soit exécuté, il est exécuté un mode de vérification dans lequel le statut du mode de test mis
dans la puce est lu dans un format défini.
o
2. Procédé suivant la revendication 1, caractérisé en ce qu'il est mis conjointement avec le mode de vérification aussi au moins un registre dans la puce et en ce que le statut du registre mis dans le mode de
vérification est également lu.
3. Procédé suivant la revendication 1 ou 2, caractérisé en ce s que, dans le cas o plusieurs modes de test et, le cas échéant, plusieurs registres sont mis, il n'est lu le statut que de modes de test sélectionnés et, le
cas échéant, de registres dans le mode de vérification.
4. Procédé suivant la revendication 1, 2 ou 3, caractérisé en ce que le format de sortie défini dans le mode de vérification contient une
o signature de départ et une signature d'arrêt.
5. Procédé suivant la revendication 2, 3 ou 4, caractérisé en ce que des valeurs de comparaison prescrites sont entrées dans la puce pour la lecture de statut des registres, en ce que ces valeurs de comparaison sont comparées de façon interne à la puce à des valeurs de registre et en ce que s le résultat de la comparaison est lu dans le mode de vérification par une
topologie pass/fail.
6. Procédé suivant l'une des revendications 1 à 5, caractérisé en
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472239B2 (en) * | 2001-04-02 | 2002-10-29 | Micron Technology, Inc. | Method for fabricating semiconductor components |
| DE102004053316A1 (de) | 2004-11-04 | 2006-05-18 | Infineon Technologies Ag | Verfahren zur Ein- und Ausgabe von Betriebsparametern eines integrierten Halbleiterspeichers |
| DE102004057483B3 (de) | 2004-11-29 | 2006-08-10 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiter-Chips mittels Bitmasken |
| US8499208B2 (en) * | 2006-10-27 | 2013-07-30 | Qualcomm Incorporated | Method and apparatus for scheduling BIST routines |
| KR100970895B1 (ko) * | 2009-08-31 | 2010-07-16 | 리노공업주식회사 | 반도체 칩 검사용 소켓 |
| US10422828B2 (en) | 2011-03-01 | 2019-09-24 | Celerint, Llc. | Method and system for utilizing stand-alone controller in multiplexed handler test cell for indexless tandem semiconductor test |
| CN114328340B (zh) * | 2021-12-30 | 2024-06-07 | 南京英锐创电子科技有限公司 | 芯片检测装置和功能板卡 |
| CN115549820B (zh) * | 2022-12-02 | 2023-03-24 | 深圳市锦锐科技股份有限公司 | 收音芯片测试方法及芯片测试系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970727A (en) * | 1987-11-17 | 1990-11-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having multiple self-test functions and operating method therefor |
| US5202888A (en) * | 1989-03-30 | 1993-04-13 | Sharp Kabushiki Kaisha | Semiconductor memory device having a multibit parallel test function and a method of testing the same |
| EP0768675A2 (fr) * | 1990-08-17 | 1997-04-16 | STMicroelectronics, Inc. | Mémoire à semi-conducteur ayant un drapeau pour indiquer un mode de test |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2796590B2 (ja) * | 1991-08-07 | 1998-09-10 | 三菱電機株式会社 | メモリ装置及びそれを使用したデータ処理装置 |
| DE69716789T2 (de) | 1996-01-26 | 2003-07-03 | Teijin Chemicals Ltd | Brillenglas |
| JP3867862B2 (ja) * | 1997-04-16 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体集積回路およびメモリの検査方法 |
| US6314011B1 (en) * | 1997-08-22 | 2001-11-06 | Micron Technology Inc | 256 Meg dynamic random access memory |
| US6557128B1 (en) * | 1999-11-12 | 2003-04-29 | Advantest Corp. | Semiconductor test system supporting multiple virtual logic testers |
| US6259639B1 (en) * | 2000-02-16 | 2001-07-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory |
-
2001
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-
2002
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970727A (en) * | 1987-11-17 | 1990-11-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having multiple self-test functions and operating method therefor |
| US5202888A (en) * | 1989-03-30 | 1993-04-13 | Sharp Kabushiki Kaisha | Semiconductor memory device having a multibit parallel test function and a method of testing the same |
| EP0768675A2 (fr) * | 1990-08-17 | 1997-04-16 | STMicroelectronics, Inc. | Mémoire à semi-conducteur ayant un drapeau pour indiquer un mode de test |
Also Published As
| Publication number | Publication date |
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| TWI251082B (en) | 2006-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property |
Owner name: QIMONDA AG,, DE Effective date: 20120123 |
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| PLFP | Fee payment |
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| TP | Transmission of property |
Owner name: INFINEON TECHNOLOGIES AG, DE Effective date: 20160212 |
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| PLFP | Fee payment |
Year of fee payment: 15 |
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| ST | Notification of lapse |
Effective date: 20180131 |