JP2000292495A - 半導体デバイス試験装置及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数の半導体デバイスを同時に試験する場合
に、停止した試験を所定の制御シーケンスから再開して
試験時間を短縮する半導体デバイス試験装置を提供す
る。 【解決手段】本発明の半導体デバイス試験装置１００の
パターン発生器１０は、マッチフェイル検出部２０、フ
ェイルモードセレクタ３０、フェイルモードレジスタ３
２、シーケンス制御部４０及びパターンデータメモリ５
０を含む。シーケンス制御部４０はパターンデータメモ
リ５０にアドレス信号４５を出力して入力信号パターン
１２及び期待値信号パターン１４を発生させ、マッチフ
ェイル検出部２０は所定のサイクル中にマッチ信号９６
がアクティブにならないマッチフェイルを検出し、フェ
イルモードセレクタ３０はフェイルモードレジスタ３２
の設定に基づきマッチフェイル時の処理を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスを
試験する半導体デバイス試験装置に関し、特に試験の制
御シーケンスを停止した後、所定のアドレスから制御シ
ーケンスを再開することができるパターン発生器を備え
た半導体デバイス試験装置に関する。

【０００２】

【従来の技術】図１は、従来の半導体デバイス試験装置
におけるパターン発生器１０の構成を示すブロック図で
ある。パターン発生器１０は、マッチフェイル検出部２
０とシーケンス制御部４０とパターンデータメモリ５０
とを備える。パターン発生器１０の各部は制御装置２１
０によって制御され、基準クロック発生器６０から出力
されるクロック信号を受け取る。半導体デバイス試験装
置は、システムＬＳＩなどのロジックＩＣの試験に用い
られ、特に複数の半導体デバイスを同時に試験すること
ができる。

【０００３】パターン発生器１０は、試験対象たる半導
体デバイスに印加する入力信号パターン１２と、入力信
号パターン１２を印加したときに半導体デバイスから出
力されるべき期待値信号パターン１４とを所定の制御シ
ーケンスに従って発生させる。パターンデータメモリ５
０には、入力信号パターン１２及び期待値信号パターン
１４のデータが格納される。シーケンス制御部４０は、
パターンデータメモリ５０にアドレス信号４５を出力す
ることにより入力信号パターン１２及び期待値信号パタ
ーン１４を発生させる。また、シーケンス制御部４０
は、入力信号パターン１２が印加されたときに半導体デ
バイスから出力される出力信号パターンが期待値信号パ
ターン１４に基づいて定められる所望の値となったか否
かを示すマッチ信号９６を受け取る。マッチフェイル検
出部２０は、マッチ信号９６を待ち受けるマッチサイク
ルの間にマッチ信号９６を受け取らなかった場合にマッ
チフェイル信号２２をシーケンス制御部４０に出力す
る。

【０００４】シーケンス制御部４０は、パターンカウン
タ４２とアドレスカウンタ４４とコントローラ４６とを
含む。パターンカウンタ４２はマッチサイクルをカウン
トし、アドレスカウンタ４４は制御シーケンスのアドレ
スをカウントする。コントローラ４６は、所定の制御シ
ーケンスに従ってパターンカウンタ４２とアドレスカウ
ンタ４４とを制御し、マッチフェイル検出部２０にマッ
チサイクル中であることを知らせるマッチサイクル信号
４３を出力し、マッチフェイル検出部２０から出力され
たマッチフェイル信号２２を受け取る。また、コントロ
ーラ４６は、マッチフェイル信号２２を受け取ると、基
準クロック発生器６０によるクロック信号の生成を停止
させるクロック制御信号４８を出力する。

【０００５】コントローラ４６は、マッチサイクル中に
マッチ信号９６を受け取った場合にはそのまま制御シー
ケンスを続行させるようパターンカウンタ４２とアドレ
スカウンタ４４とを制御する。一方、マッチフェイル信
号２２を受け取ると制御シーケンスを停止させるようパ
ターンカウンタ４２とアドレスカウンタ４４とを制御す
るとともにクロック制御信号４８を出力するフェイルス
トップ処理を実行する。フェイルストップ処理により試
験は停止され、試験を再開する場合にはまた最初からや
り直さなければならない。

【０００６】複数の半導体デバイスの同時試験において
は、全ての半導体デバイスへの入力信号パターン１２の
書き込みと出力信号パターンの読み出しが正常に完了し
たかを確認しながら試験を進めていく。そのため、一連
の試験をいくつかのステップに区切り、これらの合間の
マッチサイクルと呼ばれる一定時間に各半導体デバイス
２００の読み書き完了を確認する（マッチを取る）。マ
ッチサイクル中にマッチが取れなかった場合は複数の半
導体デバイスのうちいずれかが不良デバイスであるとい
うことになり、試験を停止した後その不良デバイスを試
験対象から外して再度試験を開始する。

【０００７】図２は、従来の半導体デバイス試験装置を
用いて一個の半導体デバイスを試験する過程を示すフロ
ーチャートである。試験１（Ｓ１０２）において入力信
号パターン１２を半導体デバイスに印加する。その後マ
ッチサイクル（Ｓ１０４）において半導体デバイスから
出力された出力信号パターンが期待値信号パターン１４
に基づいて定まる所望の値と一致した（マッチが取れ
た）場合には、試験２（Ｓ１０６）が続いて行われる
が、一致しなかった（マッチが取れなかった）場合に
は、マッチフェイルとしてその時点で試験は終了され
る。続いて試験２（Ｓ１０６）の後のマッチサイクル
（Ｓ１０８）においても同様に処理される。また、試験
３（Ｓ１１０）が行われれば試験の全過程が完了する。

【０００８】図３は、従来の半導体デバイス試験装置を
用いて複数の半導体デバイスを同時に試験する過程を示
すフローチャートである。図に示される通り、試験１
（Ｓ１５２）を行った後、マッチサイクル（Ｓ１５４）
においてマッチが取れた場合には、試験２（Ｓ１５６）
が続いて行われるが、マッチが取れなかった場合には、
マッチフェイルとしてその時点で試験は停止される（Ｓ
１６２）。試験を停止した後、マッチフェイルが生じた
半導体デバイスを試験対象から外し、残りの他のデバイ
スについて試験を続行する場合は試験１（Ｓ１５２）を
最初から行い、続行しない場合はそのまま試験は終了す
る。続いて試験２（Ｓ１５６）が行われた場合のマッチ
サイクル（Ｓ１５８）においても同様に処理される（Ｓ
１６２、Ｓ１６４）。また、試験３（Ｓ１６０）が行わ
れれば試験の全過程が完了する。

【０００９】図４は、従来の半導体デバイス試験装置を
用いて複数の半導体デバイスを同時に試験する過程を示
すタイムチャートである。図に示される通り、試験１
（Ｓ２０２）を行った後、マッチサイクル（Ｓ２０４）
において複数の半導体デバイスのマッチを取る。ここで
一つでもマッチフェイルが生じた場合には全デバイスの
試験を停止する（Ｓ２０６）。そして、マッチフェイル
が生じた半導体デバイスを試験対象から外し（Ｓ２０
８）、残りの他の半導体デバイスについて試験１（Ｓ２
１０）からやり直す。その後、試験１（Ｓ２１０）、試
験２（Ｓ２１４）、試験３（Ｓ２１８）と行い、各マッ
チサイクル（Ｓ２１２、Ｓ２１６）でマッチフェイルが
生じなければ試験の全過程が完了する。

【００１０】

【発明が解決しようとする課題】従来、複数の半導体デ
バイスを同時に試験する場合、マッチサイクル中に一つ
の半導体デバイスにマッチフェイルが生じると、全ての
半導体デバイスの試験を停止し、マッチフェイルが生じ
た半導体デバイスを試験対象から外していた。しかも、
停止した残りの半導体デバイスの試験を完了させるため
には最初の試験から再度行わなければならなかった。こ
れでは複数の半導体デバイスを同時に試験して全体の試
験時間を短縮するという意義が失われてしまう。

【００１１】また、半導体デバイスとしてフラッシュメ
モリ内蔵のシステムＬＳＩを試験する場合、その途中で
マッチフェイルによって試験を一旦停止させて最初から
試験をやり直すと、試験が重複する分フラッシュメモリ
に過剰書込を生じさせることとなってデバイスを破壊さ
せてしまうおそれがあり、結果的に試験を行うことがで
きなくなるという欠点があった。

【００１２】さらに、半導体デバイスとしてＰＬＬデバ
イス（フェイズロックループデバイス）内蔵のシステム
ＬＳＩを試験する場合、試験を開始するまでに暫く連続
してクロックを印加してＰＬＬをロックする必要があ
る。そのため、試験途中でマッチフェイルによって試験
を一旦停止させ、残りの半導体デバイスについて試験を
やり直す場合、その都度暫くＰＬＬのロック待ちをしな
ければならなくなり、すぐに試験を再開できないという
難点があった。

【００１３】そこで本発明は、上記の課題を解決するこ
とのできる半導体デバイス試験装置及び試験方法を提供
することを目的とする。この目的は特許請求の範囲にお
ける独立項に記載の特徴の組み合わせにより達成され
る。また従属項は本発明のさらなる有利な具体例を規定
する。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、半導体デバイスを
試験する半導体デバイス試験装置であって、前記半導体
デバイスに印加するための入力信号パターンと、前記入
力信号パターンを印加したときに前記半導体デバイスか
ら出力されるべき期待値信号パターンとを所定の制御シ
ーケンスに従って発生させるパターン発生器と、前記半
導体デバイスから出力される出力信号パターンと前記期
待値信号パターンとを比較し、前記出力信号パターンが
前記期待値信号パターンに基づいて定まる所望の値とな
った場合にマッチ信号を出力する比較ユニットとを備
え、前記パターン発生器が、所定のサイクル中に前記マ
ッチ信号がアクティブにならないマッチフェイルが生じ
た場合に前記制御シーケンスを停止する停止手段と、前
記制御シーケンスの再開位置を示す再開アドレスを設定
する再開アドレスレジスタと、前記再開アドレスに基づ
いて前記制御シーケンスを再開する再開手段とを含む。

【００１５】本発明の他の形態においては、前記パター
ン発生器が、前記入力信号パターン及び前記期待値信号
パターンのデータを格納するパターンデータメモリと、
前記パターンデータメモリにアドレス信号を供給するこ
とにより前記入力信号パターン及び前記期待値信号パタ
ーンを発生させるとともに、前記マッチフェイルが生じ
た場合に、前記アドレス信号の出力を停止した後、前記
再開アドレスレジスタに設定された再開アドレスに基づ
いて前記アドレス信号の出力を再開するシーケンス制御
部とをさらに有する。

【００１６】本発明のさらに他の形態においては、前記
シーケンス制御部は、前記マッチフェイルが生じた場合
に、前記アドレス信号の出力を停止するとともに前記半
導体デバイスへの前記入力信号パターンの印加を停止さ
せるフェイルホールド処理の処理手段を含む。

【００１７】本発明のさらに他の形態においては、前記
シーケンス制御部は、前記マッチフェイルが生じた場合
に、前記アドレス信号の出力を停止するとともに同一の
前記入力信号パターンを前記半導体デバイスへ繰り返し
印加させるフェイルバースト処理の処理手段を含む。

【００１８】本発明のさらに他の形態においては、前記
パターン発生器は、前記マッチフェイルが生じた場合に
前記フェイルホールド処理及び前記フェイルバースト処
理を含む複数の処理のいずれかを選択できるモードセレ
クタをさらに有する。

【００１９】本発明のさらに他の形態においては、前記
パターン発生器は、前記マッチフェイルが生じた場合に
前記複数の処理のいずれを選択するかを設定するモード
レジスタをさらに有し、前記モードセレクタは前記モー
ドレジスタの設定に基づいて前記複数の処理から一つの
処理を選択する。

【００２０】本発明のさらに他の形態においては、前記
半導体デバイスへの前記入力信号パターンの印加タイミ
ングを制御するタイミング信号を発生させるタイミング
発生器と、前記入力信号パターンの波形を前記タイミン
グ信号に基づいて整形する波形整形器とをさらに備え、
前記フェイルホールド処理の処理手段が、前記タイミン
グ信号を停止させることにより前記半導体デバイスへの
前記入力信号パターンの印加を停止させる。

【００２１】本発明のさらに他の形態においては、前記
半導体デバイスへの前記入力信号パターンの印加タイミ
ングを制御するタイミング信号を発生させるタイミング
発生器と、前記入力信号パターンの波形を前記タイミン
グ信号に基づいて整形する波形整形器とをさらに備え、
前記フェイルバースト処理の処理手段が、前記タイミン
グ信号を連続的に出力させることにより同一の前記入力
信号パターンを前記半導体デバイスへ繰り返し印加させ
る。

【００２２】本発明のさらに他の形態においては、複数
の前記半導体デバイスを差し込み、前記入力信号パター
ンを受け取ってこれを複数の前記半導体デバイスに与え
るとともに、複数の前記半導体デバイスから出力された
前記出力信号パターンを受け取るデバイス差込部をさら
に備え、前記比較ユニットは、複数の前記半導体デバイ
スから出力された前記出力信号パターンの各々と前記期
待値信号パターンとを比較して前記マッチ信号を出力す
る。

【００２３】本発明のさらに他の形態においては、半導
体デバイスを試験する半導体デバイス試験方法であっ
て、前記半導体デバイスに印加するための入力信号パタ
ーンと、前記入力信号パターンを入力したときに前記半
導体デバイスから出力されるべき期待値信号パターンと
を所定の制御シーケンスに従って発生させる段階と、前
記半導体デバイスから出力される出力信号パターンと前
記期待値信号パターンとを比較し、前記出力信号パター
ンが前記期待値信号パターンに基づいて定まる所望の値
となった場合にマッチ信号を出力する段階と、所定のサ
イクル中に前記マッチ信号がアクティブにならないマッ
チフェイルが生じた場合に前記制御シーケンスを停止す
る段階と、前記制御シーケンスの再開位置を示す所定の
再開アドレスを保持する段階と、前記再開アドレスに基
づいて前記制御シーケンスを再開する段階とを備える。

【００２４】本発明のさらに他の形態においては、前記
マッチフェイルが生じた場合に、前記制御シーケンスを
停止するとともに前記半導体デバイスへの前記入力信号
パターンの印加を停止させるフェイルホールド処理をす
る段階をさらに備える。

【００２５】本発明のさらに他の形態においては、前記
マッチフェイルが生じた場合に、前記制御シーケンスを
停止するとともに同一の前記入力信号パターンを前記半
導体デバイスへ繰り返し印加させるフェイルバースト処
理をする段階をさらに備える。

【００２６】なお、上記の発明の概要は、本発明の必要
な特徴の全てを列挙したものではなく、これらの特徴群
のサブコンビネーションもまた発明となりうる。

【００２７】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は請求の範囲に係
る発明を限定するものではなく、また実施形態の中で説
明されている特徴の組み合わせの全てが発明の解決手段
に必須であるとは限らない。図５は、半導体デバイス試
験装置１００の全体構成を示すブロック図である。図に
示される通り、半導体デバイス試験装置１００は、パタ
ーン発生器１０と基準クロック発生器６０とタイミング
発生器６２と波形整形器７０とデバイス差込部８０と比
較ユニット９０と不良解析メモリ部１１０とを備える。

【００２８】この半導体デバイス試験装置１００は、シ
ステムＬＳＩなどのロジックＩＣの試験に用いられ、特
に複数の半導体デバイス２００を同時に試験することが
できる。システムＬＳＩがフラッシュメモリを内蔵する
場合、試験パターンを所定の回数連続して印加しなけれ
ばならない。これは所定の回数だけデータを印加しなけ
ればそのデータの書き込みができないというフラッシュ
メモリの特性によるものである。書き込みに必要な印加
回数はフラッシュメモリの規格によるが、規格の回数は
必要な印加回数よりも多めに設定されている。例えば、
２０回程度の印加で書き込むことができるフラッシュメ
モリであっても、規格としては１００回としている場合
がある。

【００２９】複数のこのようなフラッシュメモリを同時
に試験する場合は時間短縮のために印加回数を全て２０
回とし、書き込みに失敗したものを試験対象から外して
残りのフラッシュメモリについて試験を続行する。試験
対象から外したフラッシュメモリについては例えば３０
回の印加回数で別途試験すればよい。このように、複数
の半導体デバイス２００の同時試験においては全ての半
導体デバイス２００に対し、入力信号パターン１２の書
き込みと出力信号パターン８８の読み出しが正常に完了
したかを確認しながら試験を進めていく方法が採られ
る。そのため、一連の試験をいくつかのステップに区切
り、これらステップの合間のマッチサイクルと呼ばれる
一定時間に各半導体デバイス２００の読み書き完了を確
認する（マッチを取る）。マッチサイクル中にマッチが
取れなかった場合は、試験を停止した後複数の半導体デ
バイス２００のうちマッチが取れなかったデバイスを試
験対象から外して試験を続行する。

【００３０】パターン発生器１０は、試験対象たる半導
体デバイス２００に印加する入力信号パターン１２と、
入力信号パターンを印加したときに半導体デバイス２０
０から出力されるべき期待値信号パターン１４とを所定
の制御シーケンスに従って発生させる。基準クロック発
生器６０は、パターン発生器１０とタイミング発生器６
２にそれぞれクロック信号ＣＬＫ１及びクロック信号Ｃ
ＬＫ２を出力する。また、基準クロック発生器６０は、
パターン発生器１０から出力されるクロック制御信号４
８に基づいて制御される。タイミング発生器６２は、半
導体デバイス２００への入力信号パターン１２の印加タ
イミングを制御するタイミング信号を、クロック信号Ｃ
ＬＫ２に基づき様々なタイミングで発生させる。

【００３１】波形整形器７０は、入力信号パターン１２
の波形を各半導体デバイス２００の特性に適合するよう
にそれぞれタイミング信号に基づいて整形し、また、タ
イミング信号に基づいて半導体デバイス２００への入力
信号パターン１２の印加を制御する。パターン発生器１
０から基準クロック発生器６０にクロック制御信号４８
が出力されると、基準クロック発生器６０からタイミン
グ発生器６２へのクロック信号ＣＬＫ２の出力が停止さ
れるとともに、タイミング発生器６２によるタイミング
信号の出力も停止される。そして、波形整形器７０の制
御により入力信号パターン１２の半導体デバイス２００
への印加が停止される。

【００３２】本実施形態においては、デバイス差込部８
０に４つの差込部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄが
備えられ、それぞれに一つずつ半導体デバイス２００が
差し込まれる。各デバイス差込部８０Ａ、８０Ｂ、８０
Ｃ及び８０Ｄは、整形された入力信号パターンを受け取
ってこれを各半導体デバイス２００の入力ピンにそれぞ
れ印加するとともに、各半導体デバイス２００の出力ピ
ンから各出力信号パターン８８を受け取ってこれを出力
する。

【００３３】なお、本実施形態においてはデバイス差込
部８０として４つの差込部８０Ａ、８０Ｂ、８０Ｃ及び
８０Ｄが備えられ４つの半導体デバイス２００を同時に
試験するが、差込部とデバイスの数を４つ以外の個数に
することもできる。また、必ずしも複数の半導体デバイ
ス２００でなくてもよく、半導体デバイス２００を単独
で試験してもよい。

【００３４】比較ユニット９０は、出力信号パターン８
８と期待値信号パターン１４とを受け取って、タイミン
グ発生器６２が出力するタイミング信号に基づいてこれ
らを論理比較し、出力信号パターン８８と期待値信号パ
ターン１４に基づいて定まる所望の値とが一致する場合
にマッチ信号９６を出力する。

【００３５】比較ユニット９０は、比較器９２とマッチ
信号生成器９４とを含む。比較器９２は排他的論理和回
路を含み、出力信号パターン８８と期待値信号パターン
１４とを受け取って、タイミング発生器６２が出力する
タイミング信号に基づいて論理比較する。各半導体デバ
イス２００が出力する各出力信号パターン８８には、入
力信号パターン１２の書き込み又は出力信号パターン８
８の読み出しが正常に完了したことを示すマッチビット
がそれぞれ１ビットずつ含まれる。出力信号パターン８
８のうちどのビットがマッチビットであるかは試験や半
導体デバイス２００により異なり、期待値信号パターン
１４に基づいて比較器９２が判断する。

【００３６】比較器９２は、各出力信号パターン８８に
含まれる各マッチビットが期待値信号パターン１４に基
づいて定められる所望の値と一致するか否かを示す信号
をそれぞれマッチ信号生成器９４に出力する。マッチ信
号生成器９４は全ての出力信号パターン８８のマッチビ
ットが所望の値と一致した場合に１ビットのマッチ信号
９６を出力する。なお、本実施形態では全ての出力信号
パターン８８に対して１ビットのマッチ信号９６を出力
するが、各出力信号パターン８８ごとにそれぞれ１ビッ
トずつ出力してもよい。

【００３７】出力信号パターン８８が期待値信号パター
ン１４と一致しなかった（フェイルとなった）場合、比
較器９２は不良解析メモリ部１１０にフェイル信号を出
力する。フェイル信号は不良解析メモリ部１１０に格納
され、格納されたフェイル信号に基づいてどの半導体デ
バイス２００のどの箇所が不良箇所であるかが解析され
る。また、半導体デバイス試験装置１００の各部は制御
装置２１０によって制御される。

【００３８】図６は、試験対象たる半導体デバイス２０
０の一例であるシステムＬＳＩを示す。システムＬＳＩ
にはフラッシュメモリを内蔵したものやＰＬＬデバイス
を内蔵したものがある。本実施形態における半導体デバ
イス２００は、ＣＰＵ（中央処理装置）２０２とフラッ
シュメモリ２０４とＰＬＬデバイス２０６とを内蔵す
る。システムＬＳＩが内蔵するフラッシュメモリ２０４
に対してはデータの書き込みや読み出しを直接すること
ができないため、ＣＰＵ２０２にＣＰＵ制御信号を与え
ることによって入力信号パターン１２を印加させ出力信
号パターン８８を出力させる。フラッシュメモリ２０４
を内蔵するシステムＬＳＩの試験を途中で停止して最初
からやり直すと、重複して入力信号パターン１２を印加
することとなり過剰書込が生じる。しかし、フラッシュ
メモリ２０４は過剰にデータを書込まれると壊れてしま
うため、フラッシュメモリ２０４を内蔵するシステムＬ
ＳＩの試験を途中で停止して再開する場合は、停止した
試験から再開する必要がある。そこで本実施形態におい
ては、後述するように、再開アドレスのデータを保持し
て、これを基に試験を停止した時点から再開することを
可能としている。

【００３９】また、ＰＬＬデバイス２０６を内蔵するシ
ステムＬＳＩを試験する場合、試験開始前に予めクロッ
ク信号を印加してＰＬＬデバイス２０６をロックしてお
く必要がある。従って、試験を停止したときにクロック
信号も停止する場合には、試験の再開ごとに再度クロッ
ク信号も印加し直してＰＬＬデバイス２０６がロックす
るのを待たなければならない。そこで本実施形態におい
ては、後述するように、試験を停止してもクロック信号
を印加し続けて、ＰＬＬデバイス２０６のロックを待た
ずに再開することを可能としている。

【００４０】図７は、パターン発生器１０の構成を示
す。図に示される通り、パターン発生器１０は、シーケ
ンス制御部４０とパターンデータメモリ５０とマッチフ
ェイル検出部２０とフェイルモードセレクタ３０とフェ
イルモードレジスタ３２とを備える。

【００４１】パターンデータメモリ５０には、入力信号
パターン１２及び期待値信号パターン１４のデータが格
納される。シーケンス制御部４０は、パターンデータメ
モリ５０にアドレス信号を出力することにより入力信号
パターン１２及び期待値信号パターン１４を発生させ
る。また、シーケンス制御部４０は、マッチ信号生成器
９４からマッチ信号９６を受け取る。マッチフェイル検
出部２０は、マッチ信号９６を待ち受けるマッチサイク
ルの間にマッチ信号９６がアクティブにならないマッチ
フェイルが生じた場合にマッチフェイル信号２２を出力
する。

【００４２】フェイルモードセレクタ３０は、マッチフ
ェイル検出部２０からマッチフェイル信号２２を受け取
ると、フェイルモードレジスタ３２の設定値に基づき、
マッチフェイル時のシーケンス制御部４０の制御方法を
示すフェイルモード信号３４を出力する。

【００４３】シーケンス制御部４０は、パターンカウン
タ４２とアドレスカウンタ４４とコントローラ４６と再
開アドレスレジスタ４７とを含む。パターンカウンタ４
２はマッチサイクルをカウントし、アドレスカウンタ４
４は制御シーケンスのアドレスをカウントする。コント
ローラ４６は、所定の制御シーケンスに従ってパターン
カウンタ４２とアドレスカウンタ４４とを制御し、マッ
チフェイル検出部２０にマッチサイクル中であることを
知らせるマッチサイクル信号４３を出力し、マッチフェ
イル検出部２０からマッチフェイル信号２２を受け取
る。また、コントローラ４６は、マッチフェイル信号２
２に基づき、基準クロック発生器６０によるクロック信
号の生成を停止させるクロック制御信号４８を出力す
る。再開アドレスレジスタ４７には、停止した制御シー
ケンスを再開するときの再開アドレスが設定される。本
実施形態においては、試験を停止したアドレスの次のア
ドレスが再開アドレスとして再開アドレスレジスタ４７
に設定される。

【００４４】マッチフェイルが生じた場合のシーケンス
制御部４０による制御シーケンスの処理方法としては、
試験を終了させるフェイルストップ処理と、試験を停止
した後に再開アドレスから試験を再開するフェイルホー
ルド処理と、試験を停止したまま同一の入力信号パター
ン１２を半導体デバイス２００に繰り返し印加するフェ
イルバースト処理とがある。そして、フェイルモードレ
ジスタ３２には、マッチフェイル時にフェイルストップ
処理、フェイルホールド処理及びフェイルバースト処理
のいずれの処理方法を選択するかが設定される。

【００４５】フェイルストップ処理においては、マッチ
フェイルが生じたときにコントローラ４６がアドレスカ
ウンタ４４を制御してアドレス信号４５の発生を停止さ
せることにより入力信号パターン１２及び期待値信号パ
ターン１４の発生を停止させるとともに、基準クロック
発生器６０にクロック制御信号４８を出力して、入力信
号パターン１２の半導体デバイス２００に対する印加も
停止させる。この場合停止した試験を再開するには最初
の試験からやり直さなければならない。

【００４６】フェイルホールド処理においては、フェイ
ルストップ処理と同様、アドレス信号４５の出力を停止
し、クロック制御信号４８を出力するが、停止した試験
を再開するときには再開アドレスレジスタ４７に設定さ
れた再開アドレスから制御シーケンスを再開する。従っ
て、試験時間を短縮でき、また、半導体デバイス２００
へ重複して入力信号パターン１２を印加させず、フラッ
シュメモリ２０４を内蔵したシステムＬＳＩを破壊しな
い。

【００４７】フェイルバースト処理においては、マッチ
フェイルが生じたときに、アドレス信号４５の出力を停
止して入力信号パターン１２及び期待値信号パターン１
４の発生を停止させるとともに、同一の入力信号パター
ン１２を半導体デバイス２００へ繰り返し印加させる。
即ち、コントローラ４６がクロック制御信号４８を出力
しないため、基準クロック発生器６０からクロック信号
ＣＬＫ２を受けるタイミング発生器６２はタイミング信
号を出し続け、このタイミング信号を受ける波形整形器
７０は同一の入力信号パターン１２を繰り返し半導体デ
バイス２００に印加することとなる。停止した試験を再
開するときには再開アドレスレジスタ４７に設定された
再開アドレスから制御シーケンスを再開する。従って、
ＰＬＬデバイス２０６を内蔵したシステムＬＳＩの試験
を停止した場合でもクロック信号を印加させ続けられ、
試験を再開する際のＰＬＬデバイス２０６のロック待ち
をなくし、試験時間を短縮できる。

【００４８】図８は、アドレスカウンタ４４の構成を示
す。図に示される通り、アドレスカウンタ４４は、カウ
ント部１５０と一致検出部１５２と一致検出用レジスタ
１５４とモードセレクタ１５６とモードレジスタ１５８
とを含む。アドレスカウンタ４４は、主に半導体デバイ
ス２００の電流電圧特性を測定するＤＣパラメトリック
試験において用いられる。半導体デバイス２００の電流
電圧特性は、半導体デバイス２００の測定したいピンを
所望の状態にしてから電流又は電圧を変化させて測定す
る。半導体デバイス２００の測定したいピンを所望の状
態にするために、半導体デバイス２００に入力信号パタ
ーン１２を印加する制御シーケンスを進めて所望の状態
になるアドレスで停止する。

【００４９】カウント部１５０は、シーケンス制御部４
０の制御シーケンスのアドレスをカウントして一致検出
部１５２にアドレス信号を出力し、また、パターンデー
タメモリ５０に対しアドレス信号４５を出力する。一致
検出用レジスタ１５４には、半導体デバイス２００の測
定したいピンが所望の状態となる制御シーケンスのアド
レスを設定しておく。一致検出部１５２は、カウント部
１５０から受け取るアドレス信号と一致検出用レジスタ
１５４に設定されたアドレスとを比較し、一致した場合
に一致信号を出力する。一致信号を受けたモードセレク
タ１５６は、モードレジスタ１５８の設定値に基づいて
コントローラ４６に制御信号を出力する。

【００５０】モードレジスタ１５８には、コントローラ
４６による制御シーケンスの制御方法として、制御シー
ケンスを終了するストップ処理、制御シーケンスを停止
したアドレスの次のアドレスから再開するホールド処
理、及び、制御シーケンスを停止するとともに同一の入
力信号パターン１２を繰り返し印加するバースト処理の
いずれかの処理シーケンスが設定される。ストップ処理
においては、カウント部１５０によるアドレス信号４５
の出力を停止させ、コントローラ４６からクロック制御
信号４８を出力させることにより、入力信号パターン１
２及び期待値信号パターン１４の発生を停止させ、入力
信号パターン１２の半導体デバイス２００への印加を停
止する。制御シーケンスを再開するときは最初のシーケ
ンスから再度行われる。

【００５１】ホールド処理においては、カウント部１５
０によるアドレス信号４５の出力を停止させ、コントロ
ーラ４６からクロック制御信号４８を出力させることに
より、入力信号パターン１２及び期待値信号パターン１
４の発生を停止させ、入力信号パターン１２の半導体デ
バイス２００への印加を停止する。制御シーケンスを再
開するときは一致検出用レジスタ１５４に設定されたア
ドレスの次のアドレスから制御シーケンスが再開され
る。従って、試験時間を短縮でき、また、半導体デバイ
ス２００へ重複して入力信号パターン１２を印加させ
ず、フラッシュメモリ２０４を内蔵したシステムＬＳＩ
を破壊しない。

【００５２】バースト処理においては、カウント部１５
０によるアドレス信号４５の出力を停止させて、同一の
入力信号パターン１２を繰り返し半導体デバイス２００
に印加する。制御シーケンスを再開するときは一致検出
用レジスタ１５４に設定されたアドレスの次のアドレス
から制御シーケンスが再開される。従って、ＰＬＬデバ
イス２０６を内蔵したシステムＬＳＩの試験を停止した
場合でもクロック信号を印加させ続けられ、試験を再開
する際のＰＬＬデバイス２０６のロック待ちをなくし、
試験時間を短縮できる。

【００５３】なお、パターンカウンタ４２は、図８に示
されるアドレスカウンタ４４の構成と比較して、カウン
ト部１５０がパターンデータメモリ５０にアドレス信号
４５を出力する点を除き同様の構成を有し、パターンを
カウントする際にアドレスカウンタ４４と同様に制御シ
ーケンスを処理する。

【００５４】図９は、複数の半導体デバイス２００を同
時に試験する過程を示すフローチャートである。図に示
される通り、試験１（Ｓ２５２）を行った後、マッチサ
イクル（Ｓ２５４）においてマッチが取れた場合には試
験２（Ｓ２５６）が続いて行われる。

【００５５】マッチサイクル（Ｓ２５４）においてマッ
チが取れなかった場合にはマッチフェイルとしてその時
点で試験は停止され（Ｓ２６２）、停止アドレスの次の
アドレスが再開アドレスとして再開アドレスレジスタ４
７に設定される。フェイルモードセレクタ３０は、フェ
イルモードレジスタ３２の設定値に基づいて、フェイル
ストップ処理、フェイルホールド処理及びフェイルバー
スト処理のいずれかの処理シーケンスを選択する（Ｓ２
６２）。マッチフェイルとなった半導体デバイス２００
を試験対象から外し（Ｓ２６３）、残りの他のデバイス
について試験を再開するときに、再開アドレスレジスタ
４７に設定された再開アドレスを参照する（Ｓ２６
４）。この再開アドレスに基づいて、次の試験２から再
開される（Ｓ２５６）。

【００５６】続いて試験２（Ｓ２５６）が行われた後の
マッチサイクル（Ｓ２５８）においても、試験１の後の
マッチサイクルでの処理（Ｓ２５４、Ｓ２６２、Ｓ２６
３、Ｓ２６４）と同様に処理される（Ｓ２６６、Ｓ２６
７、Ｓ２６８）。また、試験３（Ｓ２６０）が行われれ
ば試験の全過程が完了する。

【００５７】図１０は、複数の半導体デバイス２００を
同時に試験する過程を示すタイムチャートである。図に
示される通り、試験１（Ｓ３０２）を行った後、マッチ
サイクル（Ｓ３０４）において複数の半導体デバイス２
００のマッチを取る。一つでもマッチフェイルが生じた
場合には全デバイスの試験を停止し（Ｓ３０６）、停止
アドレスの次のアドレスを再開アドレスとして再開アド
レスレジスタ４７に設定する。マッチフェイルが生じた
半導体デバイス２００を試験対象から外し（Ｓ３０
８）、残りの他の半導体デバイス２００について試験を
再開するときに、再開アドレスレジスタ４７に設定され
た再開アドレスを参照する（Ｓ３１０）。この再開アド
レスに基づいて、次の試験２から再開される（Ｓ３１
２）。試験２（Ｓ３１４）の後、マッチサイクル（Ｓ３
１６）でマッチフェイルが生じなければ、試験２（Ｓ３
１４）、試験３（Ｓ３１８）と行われ試験の全過程が完
了する。

【００５８】図１１は、シーケンス制御部４０の制御シ
ーケンスと、パターンデータメモリ５０に格納された入
力信号パターン及び期待値信号パターンとを対応させて
示す。図１１（Ａ）がシーケンス制御部４０の制御シー
ケンスを示し、図１１（Ｂ）がパターンデータメモリ５
０に格納されたデータを示す。また、入力されたアドレ
ス信号４５に対応して、パターンデータメモリ５０のピ
ン１からピン３２までのピンからそれぞれ３ビットずつ
入力信号パターン１２及び期待値信号パターン１４が出
力される。この３ビットのデータ０００から１１１は、
例えば０００がデータ０、００１がデータ１、０１０が
Ｐ（正クロック）、０１１がＮ（負クロック）、１００
がＬ（ローレベル）、１０１がＨ（ハイレベル）、１１
０がＺ（ハイゼット）、１１１がＸ（比較対象外）をそ
れぞれ示す。

【００５９】まず、アドレス＃００００から＃００２０
までは入力信号パターン１２を印加する試験１である。
アドレス＃００２１から＃００３０まではマッチサイク
ルであり、＃００３０から＃００２１へジャンプするル
ープである。本実施形態では、このループを１００回繰
り返す。このマッチサイクルの間に図１１（Ｂ）右側の
ように期待値信号パターンのうち所定のビットが所望の
値と一致するか否かを判断してマッチを取る。マッチが
取れた場合は＃００３１にジャンプし、マッチが取れな
い場合はマッチフェイルとして試験が停止される。アド
レス＃００３１から＃００５０までは入力信号パターン
１２を印加する試験２であり、アドレス＃００５１から
＃００６０までのマッチサイクルのループを１００回繰
り返す。マッチが取れればアドレス＃００６１にジャン
プし、マッチが取れなければ試験を停止する。

【００６０】図１２は、図８におけるアドレスカウンタ
４４の制御シーケンスを示す。アドレス＃００００がス
タートアドレスである。そして例えば、ストップ処理を
する場合にはアドレス＃５０００をストップアドレスと
して一致検出用レジスタ１５４に設定する。また、ホー
ルド処理又はバースト処理をする場合にはアドレス＃２
０００をホールドアドレス又はバーストアドレスとして
一致検出用レジスタ１５４に設定する。

【００６１】アドレス＃００００から入力信号パターン
１２を印加し始め、アドレス＃２０００をホールドアド
レス又はバーストアドレスとして設定した場合には、＃
２０００まで制御シーケンスが進んだときに、一致検出
部１５２が一致検出用レジスタ１５４の設定値との一致
を検出し、ホールド処理又はバースト処理の制御信号を
モードセレクタ１５６が出力する。アドレス＃５０００
をストップアドレスとして設定した場合には、アドレス
＃５０００まで制御シーケンスが進んだときに、一致検
出部１５２が一致検出用レジスタ１５４の設定値との一
致を検出し、ストップ処理の制御信号をモードセレクタ
１５６が出力する。なお、パターンカウンタ４２の制御
シーケンスも図１２に示されるアドレスカウンタ４４の
制御シーケンスと同様に処理される。

【００６２】本実施形態によれば、複数の半導体デバイ
ス２００を同時に試験する場合に、マッチサイクル中に
一つの半導体デバイス２００にマッチフェイルが生じて
全ての半導体デバイス２００の試験を停止しても、マッ
チフェイルが生じた半導体デバイス２００を試験対象か
ら外し、試験停止アドレスの次のアドレスから残りの半
導体デバイス２００の試験を再開でき、試験時間全体を
短縮することができる。

【００６３】また、半導体デバイス２００としてフラッ
シュメモリ内蔵のシステムＬＳＩを試験する場合に、そ
の途中でマッチフェイルによって試験を一旦停止させて
も、フェイルホールド処理により、試験停止アドレスの
次のアドレスから残りのデバイスについて試験を再開で
きるため、フラッシュメモリに過剰書込を生じさせず、
デバイスを破壊させることがない。

【００６４】さらに、半導体デバイス２００としてＰＬ
Ｌデバイス内蔵のシステムＬＳＩを試験する場合に、試
験途中でマッチフェイルによって試験を一旦停止させて
も、フェイルバースト処理によって残りの半導体デバイ
ス２００についてクロックを印加し続けられるため、試
験を再開する場合にその都度ＰＬＬのロック待ちをしな
くてもすぐに試験を再開することができ、試験時間全体
を短縮することができる。

【００６５】図１３は、複数のパターン発生器１０を備
えた半導体デバイス試験装置１００の全体構成を示す。
図に示される通り、複数のパターン発生器１０を備える
点を除いて図５に示される半導体デバイス試験装置１０
０と同様の構成である。パターン発生器１０はデバイス
差込部８０の数だけ備えられ、本実施形態では４つのデ
バイス差込部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄに対応
して、４つのパターン発生器１０Ａ、１０Ｂ、１０Ｃ及
び１０Ｄを備える。本実施形態においては、４つのパタ
ーン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄが、各半
導体デバイス２００ごとに別個の入力信号パターン１２
及び期待値信号パターン１４をそれぞれ出力する。

【００６６】また、４つのパターン発生器１０Ａ、１０
Ｂ、１０Ｃ及び１０Ｄのうちいずれかがクロック制御信
号４８を出力すればタイミング発生器６２へのクロック
信号が停止され、全ての半導体デバイス２００に対する
入力信号パターン１２の印加が停止される。なお、マッ
チ信号生成器９４を設けず、比較器９２が全ての出力信
号パターン８８を各半導体デバイス２００ごとに対応す
る各パターン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄ
へ入力させる構成としてもよい。

【００６７】本実施形態によれば、各半導体デバイス２
００ごとにそれぞれ別個の入力信号パターン１２及び期
待値信号パターン１４を出力することから、各半導体デ
バイス２００ごとに異なる複数の試験を同時に行うこと
ができる。

【００６８】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００６９】

【発明の効果】上記説明から明らかなように、本発明に
よれば一度停止した半導体デバイス試験の制御シーケン
スを再開することにより、試験を最初からやり直す必要
が無く、試験時間を短縮することができる。

【図面の簡単な説明】

【図１】従来の半導体デバイス試験装置におけるパター
ン発生器１０の構成を示すブロック図である。

【図２】従来の半導体デバイス試験装置を用いて一個の
半導体デバイスを試験する過程を示すフローチャートで
ある。

【図３】従来の半導体デバイス試験装置を用いて複数の
半導体デバイスを同時に試験する過程を示すフローチャ
ートである。

【図４】従来の半導体デバイス試験装置を用いて複数の
半導体デバイスを同時に試験する過程を示すタイムチャ
ートである。

【図５】半導体デバイス試験装置１００の全体構成を示
すブロック図である。

【図６】試験対象たる半導体デバイス２００の一例であ
るシステムＬＳＩを示す。

【図７】パターン発生器１０の構成を示す。

【図８】アドレスカウンタ４４の構成を示す。

【図９】複数の半導体デバイス２００を同時に試験する
過程を示すフローチャートである。

【図１０】複数の半導体デバイス２００を同時に試験す
る過程を示すタイムチャートである。

【図１１】シーケンス制御部４０の制御シーケンスとパ
ターンデータメモリ５０に格納された入力信号パターン
１２及び期待値信号パターン１４のデータとを対応させ
て示す。

【図１２】アドレスカウンタ４４の制御シーケンスを示
す。

【図１３】複数のパターン発生器１０を備えた半導体デ
バイス試験装置１００の全体構成を示すブロック図であ
る。

【符号の説明】

１０ パターン発生器 １２ 入力信号パターン ２０ マッチフェイル検出部 ２２ マッチフェイル信号 ３０ フェイルモードセレクタ ３２ フェイルモードレジスタ ３４ フェイルモード信号 ４０ シーケンス制御部 ４２ パターンカウンタ ４３ マッチサイクル信号 ４４ アドレスカウンタ ４５ アドレス信号 ４６ コントローラ ４７ 再開アドレスレジスタ ４８ クロック制御信号 ５０ パターンデータメモリ ６０ 基準クロック発生器 ６２ タイミング発生器 ７０ 波形整形器 ８０ デバイス差込部 ８８ 出力信号パターン ９０ 比較ユニット ９２ 比較器 ９４ マッチ信号生成器 ９６ マッチ信号 １００ 半導体デバイス試験装置 １１０ 不良解析メモリ部 １５０ カウント部 １５２ 一致検出部 １５４ 一致検出用レジスタ １５６ モードセレクタ １５８ モードレジスタ ２００ 半導体デバイス ２０２ ＣＰＵ ２０４ フラッシュメモリ ２０６ ＰＬＬデバイス ２１０ 制御装置

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを試験する半導体デバイ
   ス試験装置であって、 前記半導体デバイスに印加するための入力信号パターン
   と、前記入力信号パターンを印加したときに前記半導体
   デバイスから出力されるべき期待値信号パターンとを所
   定の制御シーケンスに従って発生させるパターン発生器
   と、 前記半導体デバイスから出力される出力信号パターンと
   前記期待値信号パターンとを比較し、前記出力信号パタ
   ーンが前記期待値信号パターンに基づいて定まる所望の
   値となった場合にマッチ信号を出力する比較ユニットと
   を備え、 前記パターン発生器が、 所定のサイクル中に前記マッチ信号がアクティブになら
   ないマッチフェイルが生じた場合に前記制御シーケンス
   を停止する停止手段と、 前記制御シーケンスの再開位置を示す再開アドレスを設
   定する再開アドレスレジスタと、 前記再開アドレスに基づいて前記制御シーケンスを再開
   する再開手段とを含んだことを特徴とする半導体デバイ
   ス試験装置。
2. 【請求項２】 前記パターン発生器が、 前記入力信号パターン及び前記期待値信号パターンのデ
   ータを格納するパターンデータメモリと、 前記パターンデータメモリにアドレス信号を供給するこ
   とにより前記入力信号パターン及び前記期待値信号パタ
   ーンを発生させるとともに、前記マッチフェイルが生じ
   た場合に、前記アドレス信号の出力を停止した後、前記
   再開アドレスレジスタに設定された再開アドレスに基づ
   いて前記アドレス信号の出力を再開するシーケンス制御
   部とをさらに有することを特徴とする請求項１に記載の
   半導体デバイス試験装置。
3. 【請求項３】 前記シーケンス制御部は、前記マッチフ
   ェイルが生じた場合に、前記アドレス信号の出力を停止
   するとともに前記半導体デバイスへの前記入力信号パタ
   ーンの印加を停止させるフェイルホールド処理の処理手
   段を含むことを特徴とする請求項２に記載の半導体デバ
   イス試験装置。
4. 【請求項４】 前記シーケンス制御部は、前記マッチフ
   ェイルが生じた場合に、前記アドレス信号の出力を停止
   するとともに同一の前記入力信号パターンを前記半導体
   デバイスへ繰り返し印加させるフェイルバースト処理の
   処理手段を含むことを特徴とする請求項２に記載の半導
   体デバイス試験装置。
5. 【請求項５】 前記パターン発生器は、前記マッチフェ
   イルが生じた場合に前記フェイルホールド処理及び前記
   フェイルバースト処理を含む複数の処理のいずれかを選
   択できるモードセレクタをさらに有することを特徴とす
   る請求項３及び４に記載の半導体デバイス試験装置。
6. 【請求項６】 前記パターン発生器は、前記マッチフェ
   イルが生じた場合に前記複数の処理のいずれを選択する
   かを設定するモードレジスタをさらに有し、 前記モードセレクタは前記モードレジスタの設定に基づ
   いて前記複数の処理から一つの処理を選択することを特
   徴とする請求項５に記載の半導体デバイス試験装置。
7. 【請求項７】 前記半導体デバイスへの前記入力信号パ
   ターンの印加タイミングを制御するタイミング信号を発
   生させるタイミング発生器と、 前記入力信号パターンの波形を前記タイミング信号に基
   づいて整形する波形整形器とをさらに備え、 前記フェイルホールド処理の処理手段が、前記タイミン
   グ信号を停止させることにより前記半導体デバイスへの
   前記入力信号パターンの印加を停止させることを特徴と
   する請求項３、５及び６のいずれかに記載の半導体デバ
   イス試験装置。
8. 【請求項８】 前記半導体デバイスへの前記入力信号パ
   ターンの印加タイミングを制御するタイミング信号を発
   生させるタイミング発生器と、 前記入力信号パターンの波形を前記タイミング信号に基
   づいて整形する波形整形器とをさらに備え、 前記フェイルバースト処理の処理手段が、前記タイミン
   グ信号を連続的に出力させることにより同一の前記入力
   信号パターンを前記半導体デバイスへ繰り返し印加させ
   ることを特徴とする請求項４乃至６のいずれかに記載の
   半導体デバイス試験装置。
9. 【請求項９】 複数の前記半導体デバイスを差し込み、
   前記入力信号パターンを受け取ってこれを複数の前記半
   導体デバイスに与えるとともに、複数の前記半導体デバ
   イスから出力された前記出力信号パターンを受け取るデ
   バイス差込部をさらに備え、 前記比較ユニットは、複数の前記半導体デバイスから出
   力された前記出力信号パターンの各々と前記期待値信号
   パターンとを比較して前記マッチ信号を出力することを
   特徴とする請求項１乃至８のいずれかに記載の半導体デ
   バイス試験装置。
10. 【請求項１０】 半導体デバイスを試験する半導体デバ
    イス試験方法であって、 前記半導体デバイスに印加するための入力信号パターン
    と、前記入力信号パターンを入力したときに前記半導体
    デバイスから出力されるべき期待値信号パターンとを所
    定の制御シーケンスに従って発生させる段階と、 前記半導体デバイスから出力される出力信号パターンと
    前記期待値信号パターンとを比較し、前記出力信号パタ
    ーンが前記期待値信号パターンに基づいて定まる所望の
    値となった場合にマッチ信号を出力する段階と、 所定のサイクル中に前記マッチ信号がアクティブになら
    ないマッチフェイルが生じた場合に前記制御シーケンス
    を停止する段階と、 前記制御シーケンスの再開位置を示す所定の再開アドレ
    スを保持する段階と、 前記再開アドレスに基づいて前記制御シーケンスを再開
    する段階とを備えることを特徴とする半導体デバイス試
    験方法。
11. 【請求項１１】 前記マッチフェイルが生じた場合に、
    前記制御シーケンスを停止するとともに前記半導体デバ
    イスへの前記入力信号パターンの印加を停止させるフェ
    イルホールド処理をする段階をさらに備えることを特徴
    とする請求項１０に記載の半導体デバイス試験方法。
12. 【請求項１２】 前記マッチフェイルが生じた場合に、
    前記制御シーケンスを停止するとともに同一の前記入力
    信号パターンを前記半導体デバイスへ繰り返し印加させ
    るフェイルバースト処理をする段階をさらに備えること
    を特徴とする請求項１０に記載の半導体デバイス試験方
    法。