KR100529743B1

KR100529743B1 - 메모리의 불량구제해석 처리방법 및 이 방법을 실시하는메모리 시험장치

Info

Publication number: KR100529743B1
Application number: KR10-2003-7004770A
Authority: KR
Inventors: 야스이다카히로
Original assignee: 가부시키가이샤 아드반테스트
Priority date: 2000-10-19
Filing date: 2001-10-19
Publication date: 2005-11-17
Also published as: JP3923428B2; WO2002033708A1; US6907385B2; US20030236648A1; JPWO2002033708A1; KR20030036884A

Abstract

다비트의 리던던시 구성의 메모리의 불량구제해석 처리에 요하는 시간을 단축한 불량구제해석 처리방법, 및 이 방법을 실시하는 불량구제해석 처리장치를 구비한 메모리 시험장치를 제공한다.

공통의 불량해석 메모리에 대해 복수의 구제해석 유닛을 설치하고, 이들 복수의 구제해석 유닛을 동시에 평행하게 동작시켜, 상기 불량해석 메모리로부터 판독되는 복수의 데이터 비트의 불량 메모리셀의 구제해석 처리를 이들 복수의 구제해석 유닛에서 동시에 병행하여 실행시켜, 불량구제해석 처리에 요하는 시간을 단축한다.

Description

메모리의 불량구제해석 처리방법 및 이 방법을 실시하는 메모리 시험장치{MEMORY DEFECT REDRESS ANALYSIS TREATING METHOD, AND MEMORY TESTING APPARATUS PERFORMING THE METHOD}

본 발명은, 메모리 시험장치에 의해서 시험된 리던던시 구성의 메모리에 존재하는 불량 메모리셀의 구제가 가능한지의 여부를 해석하는 메모리의 불량구제해석 처리방법, 및 이 불량구제해석 처리방법을 실시하는 메모리 시험장치에 관한 것이다.

예를 들면 반도체 집적회로(IC)에 의해서 구성되는 메모리(IC 메모리)를 비롯한 각종의 반도체 메모리를 시험하기 위한 메모리 시험장치는, 크게 분류하면, 패키지 이전의 웨이퍼의 상태에 있는 메모리를 시험하는 메모리 시험장치와, 패키지 된 후의 메모리를 시험하는 메모리 시험장치로 나눌 수 있다. 패키지 이전의 웨이퍼의 상태에 있는 메모리를 시험하는 메모리 시험장치는 후술하는 리던던시 구성의 메모리의 불량 메모리셀의 구제가 가능한지의 여부를 판정하는 불량구제 처리기능을 장비하고 있는 점에서, 패키지된 메모리를 시험하는 메모리 시험장치와는 크게 상이하다.

근래, 반도체 메모리(특히, IC 메모리)는 기억용량의 증대와 소형화가 도모되고 있고, 이것에 수반하여 IC 메모리의 불량율이 높아지고 있다. 이 IC 메모리의 불량율을 저하시키기 위해서, 환언하면, IC 메모리의 수율의 저하를 방지하기 위해, 예를 들면 검출된 IC 메모리의 불량 메모리셀을 예비 메모리셀(이 기술분야에서는 스페어라인, 구제라인, 또는 용장(冗長)회로라고 부르고 있음)과 전기적으로 치환할 수 있는 IC 메모리가 제조되고 있다. 이 종류의 예비 메모리셀(이하, 스페어라인이라고 칭함)을 구비한 반도체 메모리는 이 기술분야에서는 리던던시 구성의 메모리라고 불리고 있고, 이 리던던시 구성의 메모리에 존재하는 불량 메모리셀의 구제가 가능한지의 여부의 해석은 불량구제해석 처리장치에 의해서 행해진다.

이 종류의 불량구제해석 처리장치를 구비한 선행기술의 메모리 시험장치의 일례의 개략구성을 도 4에 블록도로 도시한다. 이 메모리 시험장치(TES)는, 개략적으로는, 주제어기(111)와, 패턴 발생기(112)와, 타이밍 발생기(113)와, 파형 포매터(114)와, 논리 비교기(115)와, 드라이버(116)와, 아날로그의 레벨 비교기(이후, 컴퍼레이터라고 칭함)(117)와, 불량해석 메모리(118)와, 불량구제해석 처리장치(119)와, 논리진폭 기준전압원(121)과, 비교 기준전압원(122)과, 디바이스 전원(123)을 구비한다. 또한, 이하에 있어서는 패키지 이전의 웨이퍼의 상태에 있는 IC 메모리를 시험하는 경우에 관하여 설명하는데, IC 메모리 이외의 다른 웨이퍼의 상태에 있는 각종 반도체 메모리를 시험하는 경우에도 동일하게 시험이 행하여진다.

주제어기(111)는, 일반적으로, 컴퓨터 시스템에 의해서 구성되고, 유저(프로그래머)가 작성한 테스트 프로그램(PM)이 미리 격납되고, 이 테스트 프로그램(PM)에 따라서 메모리 시험장치 전체의 제어를 행한다. 이 주제어기(111)는 테스터 버스(TBUS)를 통과하여, 패턴발생기(112), 타이밍 발생기(113), 파형 포매터(114), 논리 비교기(115), 불량해석 메모리(118), 불량구제해석 처리장치(119), 논리진폭 기준전압원(121), 비교 기준전압원(122), 디바이스 전원(123) 등과 접속되어 있다.

시험되어야 할 IC 메모리(피시험메모리)(200)는 이 예에서는 반도체 웨이퍼(WH)에 형성되어 있다. 우선, 피시험메모리(200)의 시험을 개시하기 전에, 주제어기(111)로부터 각종 데이터의 설정을 행한다. 패턴발생기(112)는 테스트 프로그램(PM)에 따라서 시험패턴 데이터를 파형 포매터(114)에 공급한다. 한편, 타이밍 발생기(113)는, 파형 포매터(114), 논리 비교기(115) 등의 동작 타이밍을 제어하는 타이밍 신호(클록펄스)를 발생한다.

파형 포매터(114)는, 패턴발생기(112)로부터 공급되는 시험패턴 데이터를, 실파형을 갖는 시험패턴 신호로 변환한다. 이 시험패턴 신호는 이 신호를 논리진폭 기준전압원(121)에서 설정한 진폭치를 가진 파형에 전압 증폭하는 드라이버(116)를 통하여 피시험메모리(200)에 인가된다. 상기 시험패턴 신호는 어드레스 신호에 의해서 지정된 피시험메모리(200)의 어드레스의 메모리셀에 기억되고, 그 후의 판독 사이클에서 그 기억내용이 판독된다.

피시험메모리(200)로부터 판독된 응답신호는 컴퍼레이터(117)에서 비교 기준전압원(122)으로부터 부여되는 기준전압과 비교되고, 소정의 논리레벨을 가지고 있는지 여부, 즉, 소정의 H논리(고논리)의 전압 또는 L논리(저논리)의 전압을 가지고 있는지 여부가 판정된다. 소정의 논리레벨을 가지고 있다고 판정된 응답신호는 논리 비교기(115)에 보내지고, 여기에서 패턴 발생기(112)로부터 출력되는 기대치신호와 비교되고, 피시험메모리(200)가 정상적인 응답신호를 출력했는지의 여부가 판정된다.

기대치신호와 응답신호가 불일치하면, 그 응답신호가 판독된 피시험메모리(200)의 어드레스의 메모리셀이 불량이라고 판정되고, 그것을 나타내는 페일신호(페일데이터)가 논리 비교기(115)로부터 발생된다.

불량해석 메모리(118)는, 통상, 피시험메모리(200)와 동등한 동작속도와 기억용량을 가지고, 피시험메모리(200)에 인가되는 어드레스 신호와 동일한 어드레스 신호가 이 불량해석 메모리(118)에 인가된다. 또, 불량해석 메모리(118)는 시험 개시전에 초기화된다. 예를 들면, 초기화에 의해서 불량해석 메모리(118)의 전체 어드레스에 논리 「O」의　데이터가 기입되고, 피시험메모리(200)의 시험에 의해서 논리 비교기(115)로부터 불일치를 표시하는 페일데이터가 발생될 때마다, 그 불일치가 발생한 피시험메모리(200)의 메모리셀의 어드레스와 동일한 불량해석 메모리(118)의 어드레스에, 시험된 메모리셀이 불량인 것을 표시하는 페일데이터(예를 들면 논리 「1」의　데이터)가 기입된다.

이것에 대하여, 기대치 신호와 응답신호가 일치하면, 그 응답신호가 판독된 피시험메모리(200)의 어드레스의 메모리셀은 정상이라고 판정되고, 그것을 나타내는 패스신호가 발생된다. 이 패스신호는, 통상, 불량해석 메모리(118)에 기억되지 않는다.

테스트가 종료된 시점에서 불량해석 메모리(118)에 기억된 페일데이터가 불량구제해석 처리장치(120)에 판독되고, 시험된 메모리(200)의 불량 메모리셀의 구제가 가능한지의 여부가 판정된다. 일반적으로는, 피시험메모리(200)의 불량 메모리셀의 어드레스 이외에, 그 불량 메모리셀에 부여된 시험패턴도 불량해석 메모리(118)에 기억되고, 테스트가 종료된 시점에서 이들 데이터를 불량구제해석 처리장치(119)로 판독하여, 불량 메모리셀의 구제가 가능한지의 여부가 판정된다.

또한, 도 4에 있어서는 드라이버(116) 및 컴퍼레이터(117)는 각각 1개의 심볼에 의해서 도시되어 있는데, 실제로는 드라이버(116)는 피시험메모리(200)의 입력단자의 개수만큼, 예를 들면 입력단자의 개수가 512이면 512개가 설치되어 있고, 컴퍼레이터(117)는 피시험메모리(200)의 출력단자의 개수만큼(통상, 입력단자와 출력단자는 동일개수 설치되기 때문에, 드라이버(116)와 동일한 개수가 됨) 설치되어 있다. 또, 파형 포매터(114), 논리 비교기(115), 불량해석 메모리(118), 불량구제해석 처리장치(119) 등도 1개의 블록으로 도시되어 있는데, 통상은 주제어기(111) 및 타이밍 발생기(112)를 제외한 나머지 소자는 드라이버(116)와 동일한 개수(예를 들면 512개) 설치되어 있다.

일반적으로, 반도체 메모리의 기억영역은 복수의 기억영역으로 분할되어 있고, 각 기억영역은 행(로우) 어드레스 라인 및 열(컬럼) 어드레스 라인을 따라서 각각 정렬된 다수개의 메모리셀에 의해 구성되어 있다. 이 행 및 열 어드레스 라인을 따라서 정렬된 다수개의 메모리셀을 이 기술분야에서는 메모리셀 어레이라고 부르고, 또, 각 기억영역(각 메모리셀 어레이)을 블록이라고 부르고 있다. 반도체 메모리의 기억용량은 이들 복수의 메모리셀 어레이의 기억용량을 합계한 값이다.

리던던시 구성의 메모리의 경우에는, 각 메모리셀 어레이의 주변에서 행(로우) 어드레스 방향 및 열(컬럼) 어드레스 방향으로 각각 형성된 원하는 갯수의 열(컬럼) 스페어라인 및 행(로우) 스페어라인을 구비하고 있다. 각 열 스페어라인은 메모리셀 어레이내의 열 어드레스 라인과 동일 수의 메모리셀을 포함하고, 각 행 스페어라인은 메모리셀 어레이 내의 행 어드레스 라인과 동일 수의 메모리셀을 포함한다.

또, 다비트 메모리의 경우에는, 상기 복수의 메모리셀 어레이에 의해서 구성된 메모리 소자(이하, 메모리셀 어레이군이라고 칭함)가 동일한 반도체칩에 비트수와 동일 수만큼 형성되어 있다. 리던던시 구성의 다비트 메모리의 일례를 도 7에 도시한다.

도 7에 도시하는 메모리(200)는 N+1비트 메모리이고, 1번째의 데이터 비트(bit-0)에 상당하는 데이터를 기억하는 비트 1 메모리셀 어레이군(201-0), 2번째의 데이터 비트(bit-1)에 상당하는 데이터를 기억하는 비트 2 메모리셀 어레이군(201-1), 3번째의 데이터 비트(bit-2)에 상당하는 데이터를 기억하는 비트 3 메모리셀 어레이군(201-2), …, N+1번째의 데이터 비트(bit-N)에 상당하는 데이터를 기억하는 비트 N 메모리셀 어레이군(201-N)이 각각 동일한 웨이퍼(WH)에 형성되어 있다. 즉, 메모리(200)에 기입되는 다비트의 시험패턴 신호의 비트수와 동일 수의 메모리셀 어레이군이 동일한 웨이퍼(WH)에 형성되어 있다. 도 7에서는 이들 메모리셀 어레이군을 입체적으로 도시하는데, 실제로는 평면형상으로 형성되어 있다.

각 메모리셀 어레이군(201-0, 201-1, 201-2, …)의 내부에는, 복수의(이 예에서는 6개의) 메모리셀 어레이(202)가 형성되어 있다. 또, 원하는 갯수의 열 스페어라인(SC) 및 행 스페어라인(SR)이 각 메모리셀 어레이(202)의 주변에서 행(로우) 어드레스방향(ROW) 및 열(컬럼) 어드레스방향(COL)으로 각각 형성되어 있다. 또한, 이 예에서는 행 및 열 스페어라인(SR 및 SC)를 각 메모리셀 어레이 (202)의 행 및 열 어드레스방향의 각각의 일방의 측변을 따라서 2개씩 형성한 경우를 나타내는데, 스페어라인의 수나 배열위치는 도시의 예에 한정되지 않는 것은 말할 필요도 없다.

도 5는 도 7에 도시한 바와 같은 다비트의 IC 메모리를 시험할 때에 사용되는 선행기술의 불량구제해석 처리장치(119)의 개략구성을 나타내는 블록도이고, 도 6은 동 다비트의 IC 메모리를 시험할 때에 사용되는 선행기술의 불량해석 메모리(118)의 개략구성을 나타내는 블록도이다.

도 6에 도시하는 바와 같이, 불량해석 메모리(118)는, 데이터 입력단자(Dn), 어드레스 입력단자(An), 데이터 출력단자(Qn) 등을 구비한 기억부(AFM)와, 패턴발생기(112)로부터 공급되는 어드레스 신호(PADR)를 선택하여 취출하는 어드레스 셀렉터(ADS)와, 불량구제해석 처리장치(119)로부터 공급되는 어드레스 신호(FADR)가 일방의 입력단자(A)에 인가되고, 어드레스 셀렉터(ADS)로부터 공급되는 어드레스 신호(PADR)가 타방의 입력단자(B)에 인가되어 어느 한 쪽의 어드레스 신호를 선택하여 출력하는 멀티플렉서(MUX)를 구비한다.

도 5에 도시하는 바와 같이, 불량구제해석 처리장치(119)는, 해석개시 신호(ALSRT), 비트지정 신호(BITSP), 로드신호(L0AD) 등을 출력하는 제어부(10)와, 이 제어부(10)에 의해서 제어되어 동작하는 구제해석 유닛(20)에 의해서 구성되어 있다.

구제해석 유닛(20)은, 비트지정 레지스터(21A), 앤드 게이트군(21B) 및 이 앤드 게이트군(21B)의 논리합을 취하는 1개의 오어 게이트(21C)로 이루어지는 비트 지정부(21)와, 이 비트 지정부(21)로부터 출력되는 데이터를 일시 기억하는 래치회로(22)와, 이 래치회로(22)로부터 판독되는 데이터의 연산을 행하는 연산처리부(23)와, 불량 메모리셀이 검출된 메모리셀 어레이를 기억하는 블록 페일메모리(25)와, 구제해석처리를 행할 때에 불량해석 메모리(118)의 어드레스에 액세스하는 어드레스 신호를 발생하는 어드레스 발생기(24)에 의해서 구성되어 있다. 구제해석 유닛(20)은, 제어부(10)로부터 해석개시 신호(ALSRT)를 수신하면, 구제해석동작을 개시하고, 하나의 데이터 비트(1개의 메모리셀 어레이군)의 구제해석동작이 종료되면, 제어부(10)에 해석종료신호(ALEND)를 보낸다.

비트지정 레지스터(21A)는, 제어부(10)로부터 로드신호(LOAD)가 인가됨으로써, 데이터 단자에 인가되어 있던 비트지정 신호(BITSP)가 로드되고, 구제해석처리해야 할 피시험메모리(200)의 1개의 데이터 비트(메모리셀 어레이군의 1개)를 지정한다. 실제로는, 피시험메모리(200)의 1개의 데이터 비트(메모리셀 어레이군)의 페일데이터가 격납된 불량해석(8)의 데이터비트 메모리영역을 지정한다. 앤드 게이트군(21B)은 각각의 일방의 입력단자에 비트지정 레지스터(21A)로부터의 비트지정 신호(BITSP)가 인가되고, 타방의 입력단자에는 불량해석 메모리(118)의 데이터 출력단자(Qn)로부터 판독되는 페일데이터(FAIL)가 순차적으로 인가된다. 따라서, 앤드 게이트군(21B)은 피시험메모리(200)의 데이터 비트(메모리셀 어레이군)의 수와 동일 개수 설치되어 있고, 비트지정 레지스터(21A)로부터의 비트지정 신호(BITSP)에 대응하는 1개의 앤드 게이트만이 가능화된다.

피시험메모리(200)의 시험 중, 불량해석 메모리(118)의 멀티플렉서(MUX)는 타방의 입력단자(B)를 선택하고, 이 타방의 입력단자(B)에, 패턴 발생기(112)로부터 어드레스 셀렉터(ADS)를 통하여 공급되는 어드레스 신호(PADR)를 기억부(AFM)의 어드레스 입력단자(An)에 공급한다. 따라서, 논리 비교기(115)에서 불일치가 발생할 때마다, 그 불일치가 발생한 피시험메모리(200)의 불량 메모리셀의 어드레스와 동일한 기억부(AFM)의 어드레스에, 기억부(AFM)의 데이터 입력단자(Dn)에 인가되는 페일데이터(FAIL)가 기억되게 된다.

또한, 본 명세서에 있어서 「페일데이터」란,　피시험메모리(200)가 다비트 메모리의 경우에는, 이 피시험메모리(200)로부터 판독되는 데이터와 동일한 비트 폭을 가지고, 또한 논리 비교기(115)에 있어서 불일치가 검출되지 않는 경우에는 전체 비트가 논리 「O」이고, 불일치가 검출된 경우에는, 그 불일치가 발생한 데이터 비트가 논리 「1」로 된　데이터를 말한다. 예를 들면, 피시험메모리(200)가 8비트 메모리이고, 8개의 데이터 비트(메모리셀 어레이군)로 구성되어 있는 경우에는, 데이터 비트 1로부터 데이터 비트 8까지의 8비트의 데이터가 피시험메모리(200)에 기입된다. 따라서, 논리 비교기(115)에서 불일치가 검출되지 않는 경우에는, 페일데이터는 8 비트 전체가 논리 「0」의　「00000000」의 데이터가 되고, 데이터 비트 2에 불일치가 검출된 경우에는 「01000000」의 데이터가 되고, 또, 데이터 비트 3 및 6에 불일치가 검출된 경우에는 「00100100」의 데이터가 된다. 따라서, 이 페일데이터를 피시험메모리(200)의 불량발생 어드레스와 동일한 불량해석 메모리(118)의 어드레스에 기억해 둠으로써, 피시험메모리(200)의 불량발생 어드레스와, 그 불량 메모리셀의 위치를 기억할 수 있다.

피시험메모리(200)의 시험이 종료되면, 시험한 메모리(200)의 불량구제해석 처리가 행해진다. 불량해석 메모리(118)의 멀티플렉서(MUX)는 그 일방의 입력단 자(A)를 선택하고, 도 5에 도시한 불량구제해석 처리장치(119)의 어드레스 발생기( 24)로부터 이 일방의 입력단자(A)에 보내져 오는 어드레스 신호(FADR)를 기억부(AFM)의 어드레스 입력단자(An)에 인가하고, 기억부(AFM)에 기억된 페일데이터(FAIL)에 액세스한다.

기억부(AFM)의 데이터 출력단자(Qn)로부터 판독된 페일데이터(FAIL)는 불량구제해석 처리장치(119)의 비트 지정부(21)의 앤드 게이트군(21B)의 타방의 입력단자에 순차적으로 공급된다. 비트지정 레지스터(21A)는 지정한 데이터 비트에 대응하는 앤드 게이트군(21B)의 1개의 게이트만을 가능화 상태로 제어하므로, 기억부(AFM)로부터 판독된 페일데이터(FAIL) 중, 지정된 데이터비트(메모리셀 어레이군) 메모리영역의 페일데이터(1비트의 페일데이터)만이 래치회로(22)에 취출된다.

래치회로(22)에 취출된 1비트의 페일데이터는, 어드레스 발생기(24)로부터 발생된 어드레스 신호에 의해, 어느 메모리셀 어레이(202)의 어느 어드레스 라인상의 페일데이터인지가 인식되고, 또한, 그 어드레스 라인상의 불량 메모리셀의 위치(어드레스)가 특정되어 연산처리부(23)에 받아들여 진다. 연산처리부(23)는 각 메모리셀 어레이(202)마다, 받아들여진 페일데이터의 수를 어드레스 라인별로 집계하고, 불량 메모리셀이 존재하는 어드레스 라인을 각 메모리셀 어레이(202)에 설치되어 있는 스페어 라인(SC,SR)으로 구제가 가능한지의 여부를 연산처리한다.

또한, 연산처리부(23)는 블록 페일메모리(25)의 기억 데이터를 판독하고, 불량 메모리셀이 검출되어 있지 않은 메모리셀 어레이가 존재하는 경우에는, 어드레스 발생기(24)로부터 그 메모리셀 어레이에 대한 어드레스 신호를 발생시키지 않고 다음에 구제해석 처리해야 할 메모리셀 어레이의 어드레스 신호를 발생시킨다. 즉, 불량 메모리셀이 검출되어 있지 않은 메모리셀 어레이의 구제해석 처리는 행하지않고, 다음에 구제해석 처리해야 할 메모리셀 어레이의 구제해석 처리를 곧 실행시킨다.

상술한 선행기술의 불량구제해석 처리방법에서는, 비트 지정부(21)에 의해서 지정한 데이터 비트(메모리셀 어레이군)의 페일데이터를 1비트씩 어드레스 신호에 의해서 판독하여 연산처리부(23)에 보내고 있다. 구체적으로 설명하면, 도 7에 도시한 다비트의 피시험메모리(200)의 경우에는, 복수의 메모리셀 어레이군(201-0, 201-1, 201-2, …, 201-N)을 1군씩 비트 지정부(21)에서 지정하고, N+1개의 메모리셀 어레이군(201-0, 201-1, 201-2, …)을 1군씩 구제해석처리를 행하고 있다. 따라서, 구제해석처리에 요하는 시간이 상당히 길어진다는 결점이 있었다.

더욱이, 동시에 다수개의 리던던시 구성의 다비트 메모리를 시험하는 경우에는, 각 피시험메모리마다, 도 6에 도시한 불량해석 메모리(118)와 도 5에 도시한 불량구제해석 처리장치(119)를 설치하고, 이들 다수개의 불량해석 메모리(118) 및 불량구제해석 처리장치(119)를 각각 동시 평행하게 동작시키고, 각 피시험메모리의 불량구제해석 처리를 실행하고 있다.

이 경우, 불량 메모리셀의 수가 많이 존재하는 피시험메모리의 불량구제해석 처리를 실행하는 불량구제해석 처리장치는 당연히 그 처리시간이 길어지기 때문에, 그 처리속도는 저하된다. 그 결과, 나머지 피시험메모리의 불량구제해석 처리가 완료되어 있는 경우에는, 이들 불량구제해석 처리가 완료되어 있는 불량구제해석 처리장치의 동작을 정지시키고, 대기시킨 상태에서 불량구제해석 처리가 계속되게 된다. 따라서, 1개라도 불량구제해석 처리에 시간이 걸리는 불량구제해석 처리장치가 존재하면, 장치전체의 불량구제해석 처리시간은 가장 길게 걸린 불량구제해석 처리장치의 처리시간이 되어버리므로, 불량구제해석 처리를 고속화할 수 없다는 문제가 있었다.

근래, 메모리의 대용량화 및 다비트화가 추진되고, 리던던시 구성의 메모리의 불량구제해석 처리시간은 점차 증대하는 경향에 있다. 이 때문에, 불량구제해석 처리를 고속화하는 것이 강하게 요구되고 있다.

도 1은 본 발명에 의한 메모리의 불량구제해석 처리방법을 실시하는 불량구제해석 처리장치를 구비한 본 발명에 의한 메모리 시험장치의 1실시예의 개략의 구성을 도시하는 블록도,

도 2는 도 1에 도시한 불량구제해석 처리장치의 상세한 구성을 도시하는 블록도,

도 3은 도 2에 도시한 불량구제해석 처리장치의 동작을 설명하기 위한 타이밍 차트,

도 4는 선행기술의 일반적인 메모리 시험장치의 개요를 도시하는 블록도,

도 5는 도 4에 도시한 메모리 시험장치에 사용된 불량구제해석 처리장치의 상세한 일 구성을 도시하는 블록도,

도 6은 도 5에 도시한 메모리 시험장치에 사용된 불량해석 메모리의 상세한 일 구성을 도시하는 블록도,

도 7은 다비트의 리던던시 구성의 메모리의 구성을 설명하기 위한 사시도이다.

본 발명의 1개의 목적은, 리던던시 구성의 메모리의 불량구제해석 처리를 고속화할 수 있는 불량구제해석 처리방법을 제공하는 것이다.

본 발명의 다른 목적은, 리던던시 구성의 메모리의 불량구제해석 처리를 고속화할 수 있는 불량구제해석 처리장치를 구비한 메모리 시험장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 일면에 있어서는, 리던던시 구성의 피시험메모리의 불량 메모리셀을 나타내는 페일데이터를 기억하는 불량해석 메모리와, 시험 종료후에 이 불량해석 메모리로부터 판독된 상기 페일데이터에 기초하여 피시험메모리의 불량 메모리셀의 구제가 가능한지의 여부를 해석하는 불량구제해석 처리장치를 구비한 메모리 시험장치에서 실행되는 불량구제해석 처리방법으로서, 상기 불량해석 메모리의 복수의 지정한 데이터 비트 메모리 영역으로부터 페일데이터를 순차적으로 판독하여 대응하는 복수의 구제해석 유닛에 각각 배분하는 스텝과, 상기 복수의 구제해석 유닛을 동시에 병행하여 동작시키고, 상기 불량해석 메모리로부터 판독한 페일데이터에 대응하는 불량 메모리셀의 구제해석 처리를 동시에 병행하여 실행시키는 스텝을 포함하는 불량구제해석 처리방법이 제공된다.

바람직한 1실시예에서는, 상기 불량구제해석 처리방법은, 구제해석 처리가 실행되어 있지 않은 미처리의 데이터 비트 메모리 영역이 존재하는지 여부를 체크하는 스텝을 더 포함하고, 미처리의 데이터 비트 메모리 영역이 검출된 경우에는, 각 구제해석 유닛은, 자기에게 할당된 구제해석 처리해야 할 데이터 비트 메모리 영역의 페일데이터에 대한 구제해석 처리가 완료되면, 이 검출된 미처리의 데이터 비트 메모리 영역의 페일데이터에 대한 구제해석처리를 즉시 실행한다.

또, 상기 불량해석 메모리의 복수의 지정한 데이터 비트 메모리 영역으로부터 페일데이터를 순차적으로 판독하는 스텝은, 상기 복수의 구제해석 유닛으로부터 각각 출력되는 복수의 지정 데이터 비트 메모리 영역에 대한 어드레스 신호를 순차적으로 전환하여 상기 불량해석 메모리에 인가하는 스텝을 포함하고, 상기 복수의 어드레스 신호를 순차적으로 전환하는 주기는, 각 지정 데이터 비트 메모리 영역에 대한 어드레스 신호의 주기를, 지정한 데이터 비트 메모리 영역의 개수로 나눈 주기이고, 상기 불량해석 메모리로부터 판독되는 페일데이터는, 상기 불량해석 메모리에 인가되는 상기 어드레스 신호의 전환주기와 동일한 주기로 순차적으로 전환되어 있는 페일데이터이다.

본 발명의 다른 면에 있어서는, 리던던시 구성의 피시험메모리의 불량 메모리셀을 나타내는 페일데이터를 기억하는 불량해석 메모리와, 복수의 구제해석 유닛으로서, 각 구제해석 유닛은, 상기 불량해석 메모리의 복수의 데이터 비트 메모리 영역에 각각 기억된 페일데이터 중, 임의의 데이터 비트 메모리 영역을 지정하여 그 페일데이터를 판독하고, 이 판독한 페일데이터에 관련되는 메모리셀 어레이의 구제가 가능한지의 여부를 해석하도록 구성되어 있는 복수의 구제해석 유닛과, 상기 복수의 구제해석 유닛으로부터 각각 출력되는 어드레스 신호를 상기 불량해석 메모리에 순차적으로 전환하여 인가하는 액세스 제어수단과, 상기 불량해석 메모리의 상기 복수의 지정 데이터 비트 메모리 영역으로부터 각각 판독되는 페일데이터를 대응하는 상기 복수의 구제해석 유닛에 각각 배분하는 데이터 분배수단과, 상기 복수의 구제해석 유닛의 구제해석 처리동작을 제어하는 제어부를 구비한 메모리 시험장치가 제공된다.

바람직한 1실시예에서는, 상기 복수의 구제해석 유닛은 각각 별도로 어드레스 발생기를 구비하고, 이 어드레스 발생기로부터 지정한 데이터 비트 메모리 영역에 대한 어드레스 신호를 발생시킴으로써, 다른 구제해석 유닛의 동작과는 관계없이 독립하여 상기 불량해석 메모리를 액세스할 수 있도록 구성되어 있다.

또, 상기 액세스 제어수단은, 상기 복수의 구제해석 유닛으로부터 각각 출력되는 복수의 지정 데이터 비트 메모리 영역에 대한 어드레스 신호를 순차적으로 전환하여 상기 불량해석 메모리에 인가하도록 구성되어 있고, 상기 복수의 어드레스 신호를 순차적으로 전환하는 주기는 각 지정 데이터 비트 메모리 영역에 대한 어드레스 신호의 주기를, 지정한 데이터 비트 메모리 영역의 개수로 나눈 주기이고, 상기 불량해석 메모리로부터 판독되는 페일데이터는, 상기 불량해석 메모리에 인가되는 상기 어드레스 신호의 전환주기와 동일한 주기로 순차적으로 전환되어 있는 페일데이터이다.

또, 상기 제어부는, 상기 복수의 구제해석 유닛에 해석 개시신호, 비트지정 신호, 로드신호를 각각 인가하는 동시에, 각 구제해석 유닛으로부터 해석종료 신호를 수신하여 상기 복수의 구제해석 유닛의 구제해석 처리동작을 제어한다.

게다가, 상기 제어부는, 지정된 데이터 비트 메모리 영역의 페일데이터에 관련되는 메모리셀 어레이에 대한 구제해석 처리동작을 완료한 구제해석 유닛이 해석종료신호를 송신할 때마다, 구제해석 처리가 실행되어 있지 않은 미처리의 데이터 비트 메모리영역의 유무를 검출하는 미처리 데이터 비트 검출수단과, 미처리의 데이터 비트 메모리영역이 검출된 경우에는, 구제해석 처리동작이 완료된 구제해석 유닛에 인가하고 있는 비트지정 신호를 이 검출된 미처리의 데이터 비트 메모리영역에 대한 비트지정 신호로 갱신하는 데이터 비트 갱신수단을 구비한다.

상기 피시험메모리가 다비트의 메모리인 경우에는, 상기 불량해석 메모리는 적어도 상기 피시험메모리의 비트수와 동수의 데이터 비트 메모리영역을 포함하고, 상기 다비트의 피시험메모리의 각 데이터 비트의 페일데이터가 상기 불량해석 메모리의 대응하는 데이터 비트 메모리영역에 각각 기억된다.

또, 상기 피시험메모리가 다비트가 아닌 1비트의 메모리인　경우에는, 상기 불량해석 메모리는 적어도 상기 피시험메모리의 메모리셀 어레이의 수와 동수의 데이터 비트 메모리영역을 포함하고, 상기 피시험메모리의 각 메모리셀 어레이의 페일데이터가 상기 불량해석 메모리의 대응하는 데이터 비트 메모리영역에 각각 기억된다.

본 발명에 의한 불량구제해석 처리방법 및 이 불량구제해석 처리방법을 실시하는 메모리 시험장치에 의하면, 동시에 복수의 데이터 비트 또는 복수의 메모리셀 어레이를 구제해석 처리할 수 있으므로, 구제해석 유닛의 수를 N으로 하면 N배의 속도로 불량구제해석 처리를 실행하는 것이 가능하게 된다.

또한, 각 구제해석 유닛은 각각이 독립하여 동작하고, 자기에게 할당된 데이터 비트 또는 메모리셀 어레이의 구제해석 처리동작이 완료되면, 다음 미처리의 데이터 비트 또는 메모리셀 어레이에 대한 구제해석 처리동작을 실행한다. 따라서, 1개의 구제해석 유닛이 불량 메모리셀의 수가 많은 메모리셀 어레이의 구제해석 처리를 행하고 있기 때문에, 그 구제해석 처리에 시간이 걸려서 구제해석 처리동작의 완료가 지연되어도, 나머지 구제해석 유닛이 미처리의 데이터 비트 또는 메모리셀 어레이를 순차적으로 구제해석 처리하므로, 불량 메모리셀이 특정한 메모리셀 어레이에 편중하여 존재하여도, 전체의 구제해석 처리시간은 상당히 짧아진다. 따라서, 선행기술의 결점을 해소할 수 있다.

이하, 본 발명의 바람직한 실시예에 대하여 도 1 내지 도 3을 참조하여 상세히 설명한다. 그렇지만, 본 발명은 많은 다른 형태로 실시가능하기 때문에, 이하에 기술하는 실시예에 본 발명이 한정된다고 해석해서는 안된다. 후술의 실시예는, 이하의 개시가 충분하고, 완전한 것으로, 본 발명의 범위를 이 분야의 기술자에게 충분히 알리기 위해 제공되는 것이다.

도 1은 본 발명에 의한 메모리의 불량구제해석 처리방법을 실시하는 불량구제해석 처리장치를 구비한 본 발명에 의한 메모리 시험장치의 일 실시예의 개략의 구성을 도시하는 블록도이고, 도 2는 도 1에 도시한 불량구제해석 처리장치의 상세한 구성을 나타내는 블록도이다. 이 메모리 시험장치에서, 불량해석 메모리(118)는 도 6을 참조하여 이미 설명한 선행기술의 불량해석 메모리(118)와 동일구성의 것으로 좋으므로, 그 상세한 구성은 도시하지 않는다. 또한, 도 1 및 도 2에서, 도 5에 도시된 소자나 부분과 대응하는 소자나 부분에는 동일부호를 붙여서 나타내고, 필요가 없는 한 그들의 설명을 생략한다.

이 실시예에서는 불량구제해석 처리장치(119)가 제어부(10)와, 제 1 및 제 2의 2개의 구제해석 유닛(20A 및 20B)과, 액세스 제어기(30)와, 데이터 분배기(40)와, 유닛선택 신호생성기(50)에 의해서 구성되어 있는 점과, 제어부(10)에 미처리 데이터 비트 검출기(11) 및 데이터 비트 갱신장치(12)를 더 설치한 점에 특징이 있다.

제 1 및 제 2 구제해석 유닛(20A 및 20B)의 개개의 구성은, 도 5에 도시한 선행기술의 구제해석 유닛(20)과 동일한 구성의 것으로 좋다. 따라서, 이 실시예에서도, 도 2에 도시하는 바와 같이, 제 1 및 제 2 구제해석 유닛(20A 및 20B)의 각각은, 비트지정 레지스터(21A), 앤드 게이트군(21B) 및 이 앤드 게이트군(21B)의 논리합을 취하는 1개의 오어 게이트(21C)로 이루어지는 비트 지정부(21)와, 이 비트 지정부(21)로부터 출력되는 데이터를 일시 기억하는 래치회로(22)와, 이 래치회로(22)로부터 판독되는 데이터의 연산을 행하는 연산처리부(23)와, 불량 메모리셀이 검출된 메모리셀 어레이를 기억하는 블록 페일메모리(25)와, 구제해석 처리를 행할 때에 불량해석 메모리(118)의 어드레스에 액세스하는 어드레스 신호를 발생하는 어드레스 발생기(24)에 의해서 구성되어 있다.

제 1 및 제 2 구제해석 유닛(20A 및 20B)은, 제어부(10)로부터 해석 개시신호(ALSRT1 및 ALSRT2)를 각각 수신하면, 구제해석 동작을 개시하고, 어드레스 발생기(24)로부터 어드레스 신호(FADR1 및 FADR2)의 발생을 개시시킨다. 각각의 어드레스 발생기(24)로부터 출력되는 어드레스 신호(FADR1 및 FADR2)는 액세스 제어기(30)를 통하여 불량해석 메모리(118)에 인가된다. 액세스 제어기(30)는 제 1 및 제 2 구제해석 유닛(20A 및 20B)으로부터 각각 출력되는 어드레스 신호(FADR1 및 FADR2)를 번갈아 전환하여 불량해석 메모리(118)에 인가한다. 따라서, 2개의 구제해석 유닛(20A 및 20B)은 번갈아 불량해석 메모리(118)에 액세스하여 그 기억부(AFM)로부터 불량 메모리셀 정보가 되는 페일데이터(FAIL)를 판독하게 된다. 액세스 제어기(30)는, 예를 들면 멀티플렉서에 의해서 구성할 수 있다.

불량해석 메모리(118)로부터 판독된 페일데이터(FAIL)는 전송라인(60)을 통하여 불량구제해석 처리장치(119)의 데이터 분배기(40)에 보내진다. 이 데이터 분배기(40)는 제 1 및 제 2인 2개의 래치회로(41 및 42)와, 1개의 인버터(43)를 구비하고 있고, 페일데이터(FAIL)는 이들 래치회로(41 및 42)의 데이터 입력단자(D)에 각각 인가된다. 래치회로(41 및 42)의 타방의 입력단자(G)는 각각 반전 입력단자이고, 제 1 래치회로(41)의 반전 입력단자(G)는 유닛선택 신호 생성기(50)의 출력단자에 직접 접속되어 있고, 제 2 래치회로(42)의 반전 입력단자(G)는 인버터(43)를 통하여 유닛선택 신호 생성기(50)의 출력단자에 접속되어 있다.

유닛선택 신호 생성기(50)는 제 1 클록신호(CK1)와 제 2 클록신호(CK2)가 인가되는 1개의 오어 게이트와, 이 오어 게이트의 출력신호가 클록단자(CK)에 인가되는 1개의 래치회로로 구성되어 있고, 제 1 및 제 2 구제해석 유닛(20A 및 20B)을 각각 선택하는 유닛선택 신호(UNSEL)를 생성한다. 이 유닛선택 신호 생성기(50)로부터 출력되는 유닛선택 신호(UNSEL)는 상기한 바와 같이 데이터 분배기(40)의 제 1 및 제 2 래치회로(41 및 42)의 반전 입력단자(G)에 공급되는 동시에, 도 1에 도시하는 바와 같이, 액세스 제어기(30)의 제어단자에 공급된다.

데이터 분배기(40)는 불량해석 메모리(118)로부터 입력된 페일데이터(FAIL)를, 유닛선택 신호(UNSEL)의 제어에 의해, 제 1 및 제 2 구제해석 유닛(20A 및 20B)에 번갈아 공급하도록 구성되어 있다. 구체적으로는, 제 1 구제해석 유닛(20A)이 불량해석 메모리(118)에 어드레스 신호(FADR1)를 부여하여 액세스한 경우에는, 불량해석 메모리(118)의 어드레스로부터 판독된 페일데이터(FAIL)를 제 1 구제해석 유닛(20A)에 입력한다. 또, 제 2 구제해석 유닛(20B)이 불량해석 메모리(118)에 어드레스 신호(FADR2)를 부여하여 액세스한 경우에는, 불량해석 메모리(118)의 어드레스로부터 판독된 페일데이터(FAIL)를 제 2 구제해석 유닛(20B)에 입력하도록 구성되어 있다.

1개의 데이터 비트(1개의 메모리셀 어레이군)에 대한 구제해석 동작이 종료되면, 제 1 및 제 2 구제해석 유닛(20A 및 20B)은 제어부(10)에 해석종료신 호(ALEND1 및 ALEND2)를 각각 보낸다.

다음에, 도 3에 도시하는 타이밍 차트를 참조하여 상기 구성의 불량구제해석 처리장치(119)의 동작에 대하여 더 설명한다.

유닛선택 신호 생성기(50)에 입력되는 제 1 및 제 2 클록신호(CK1 및 CK2)는, 도 3a 및 도 3c에 각각 도시한 바와 같이, 시간(2T)의 주기로 각각 발생되고, 또한 서로 시간(T)의 위상차를 가지고 있다. 따라서, 유닛선택 신호 생성기(50)에는 제 1 및 제 2 클록신호(CK1 및 CK2)가 주기(T)로 번갈아 입력된다.

유닛선택 신호 생성기(50)는, 제 1 클록신호(CK1)의 개시 타이밍마다 논리 「1」로부터 「0」으로 반전하고, 또한 제 2 클록신호(CK2)의 개시 타이밍마다 논리「0」으로부터 논리 「1」로 반전하는 도 3e에 도시하는 유닛선택 신호(UNSEL)를 생성한다. 이 유닛선택 신호(UNSEL)는, 이 실시예에서는 제 1 및 제 2 클록신호(CK1 및 CK2)가 주기(2T)로, 또한 위상차(T)로 발생되므로, 도 3e에 도시하는 바와 같이, 시간(T)마다 논리「0」과 논리「1」이 교호하는 단파장으로 된다.

제 1 구제해석 유닛(20A)에서, 연산처리부(23)는 블록 페일메모리(25)의 기억 데이터를 판독하고, 이 제 1 구제해석 유닛(20A)이 구제해석 처리하고자 하는 데이터 비트(메모리셀 어레이군)의 메모리셀 어레이에 불량 메모리셀이 존재하지 않는 경우에는, 어드레스 발생기(24)로부터 그 메모리셀 어레이에 대한 어드레스 신호를 발생시키지 않고 다음에 구제해석 처리해야 할 메모리셀 어레이의 어드레스 신호를 발생시킨다. 즉, 불량 메모리셀이 검출되어 있지 않은 메모리셀 어레이의 구제해석 처리를 즉시 행하지 않고, 다음에 구제해석 처리해야 할 메모리셀 어레이의 구제해석 처리를 즉시 실행시킨다. 어드레스 발생기(24)는 제 1 클록신호(CK1)의 개시에 동기하여, 도 3b에 도시하는 바와 같이, 어드레스 신호(FADR1)(어드레스 a, a+1, a+2, a+3, …)를 발생한다.

동일하게, 제 2 구제해석 유닛(20B)에서도, 연산처리부(23)는 블록 페일메모리(25)의 기억 데이터를 판독하고, 이 제 2 구제해석 유닛(20A)이 구제해석 처리하고자 하는 데이터 비트(제 1 구제해석 유닛(20A)이 구제해석 처리하고자 하는 데이터 비트와는 상이한 데이터 비트)의 메모리셀 어레이에 불량 메모리셀이 존재하지 않는 경우에는, 어드레스 발생기(24)로부터 그 메모리셀 어레이(25)에 대한 어드레스 신호를 발생시키지 않고 다음에 구제해석 처리해야 할 메모리셀 어레이의 어드레스 신호를 발생시킨다. 제 2 구제해석 유닛(20B)의 어드레스 발생기(24)는 제 2 클록신호(CK2)의 개시에 동기하여, 도 3d에 도시하는 바와 같이, 어드레스 신호(FADR2)(어드레스(b, b+1, b+2, b+3, …)를 발생한다.

액세스 제어기(30)는 유닛선택 신호(UNSEL)에 동기하여, 도 3f에 도시하는 바와 같이, 어드레스 신호(FADR1)와 어드레스 신호(FADR2)를 주기(T)로 번갈아 전환하여 출력한다. 그 결과, 액세스 제어기(30)로부터는 어드레스(a, b, a+1, b+1, a+2, b+2, a+3, b+3, …) 순서의 어드레스 신호(FADR)가 출력되어, 불량해석 메모리(118)에 인가된다. 이 어드레스 신호(FADR1와 FADR2)가 전환되는 속도는 제 1 클록(CK1) 및 제 2 클록(CK2)의 주기(2T)의 1/2이므로, 클록신호의 2배의 속도로 전환되는 어드레스 신호(FADR1 및 FADR2)로 이루어지는 어드레스 신호(FADR)가 불량해석 메모리(118)에 인가되게 된다.

불량해석 메모리(118)는 이 2배의 속도로 전환되는 어드레스 신호(FADR)로 액세스 되므로, 그 기억부(AFM)로부터는 2개의 데이터 비트에 각각 존재하는 페일데이터(FD(a), FD(a+1), FD(a+2), 및 FD(b), FD(b+1), FD(b+2), ...)가 주기(T)로 교호하는 페일데이터(FAIL)가, 도 3g에 도시하는 바와 같이, FD(a), FD(b), FD(a+1), FD(b+1), FD(a+2), FD(b+2), ...의 순서로 판독된다. 즉, 판독주기도 T로 되므로 2개의 데이터 비트에 각각 존재하는 페일데이터가 클록신호의 2배의 속도로 전환되는 페일데이터(FAIL)가 판독된다. 이 2배의 속도로 전환되는 페일데이터는 전송라인(60)을 통해서 데이터 분배기(40)에 입력된다.

데이터 분배기(40)에서, 제 1 및 제 2 래치회로(41 및 42)는, 도 3e에 도시하는 유닛선택 신호(UNSEL)의 제어에 의해, 번갈아 페일데이터(FAIL)를 받아들인다. 이들 래치회로(41 및 42)는 다음의 제 1 및 제 2 클록신호(CLK1 및 CLK2)가 각각 인가될 때까지 받아들인 페일데이터를 지지하므로, 제 1 래치회로(41)에 래치된 페일데이터(FAIL1)는, 도 3h에 도시하는 바와 같이, 주기(2T)마다 전환되고, 동일하게, 제 2 래치회로(42)에 래치된 페일데이터(FAIL2)도, 도 3i에 도시하는 바와 같이, 주기(2T)마다 전환된다.

제 1 및 제 2 래치회로(41 및 42)에 래치된 페일데이터(FAIL1 및 FAIL2)는 제 1 및 제 2 구제해석 유닛(20A 및 20B)의 비트 지정부(21)의 앤드 게이트군(21B)의 타방의 입력단자에 각각 공급된다. 그 결과, 양 구제해석 유닛(20A, 20B)의 비트지정 레지스터(21A, 21A)에 의해 각각 지정된 데이터 비트(메모리셀 어레이군)의 페일데이터가 오어 게이트(21C, 21C)를 각각 통해서 래치회로(22,22)에 부여되어, 래치된다. 도 3j는 제 1 구제해석 유닛(20A)의 래치회로(22)에 래치된 페일데이터(FF1)를 도시하고, 도 3k는 제 2 구제해석 유닛(20B)의 래치회로(22)에 래치된 페일데이터(FF2)를 도시한다.

제 1 및 제 2 구제해석 유닛(20A 및 20B)의 연산처리부(23,23)는 각각, 각 메모리셀 어레이(202)마다, 받아들여진 페일데이터의 수를 어드레스 라인별로 집계하고, 불량 메모리셀이 존재하는 어드레스 라인을 각 메모리셀 어레이(202)에 설치되어 있는 스페어 라인(SC, SR)으로 구제가 가능한지의 여부를 연산처리한다. 또, 각 연산처리부(23)는 블록 페일메모리(25)의 기억 데이터를 판독하고, 불량 메모리셀이 검출되어 있지 않은 메모리셀 어레이의 경우에는 구제해석 처리를 행하지 않고, 다음에 구제해석 처리해야 할 메모리셀 어레이의 구제해석 처리를 즉시 실행시킨다.

이와 같이, 이 실시예에서는, 제 1 및 제 2 구제해석 유닛(20A 및 20B)의 어드레스 발생기(24,24)로부터 각각 발생된 어드레스 신호(FADR1 및 FADR2)의 속도의 2배의 속도로 불량해석 메모리(118)에 액세스하고, 불량해석 메모리(118)의 어드레스로부터 순차적으로 2개의 데이터 비트의 페일데이터(FAIL1 및 FAIL2)를 각각 판독하여 제 1 및 제 2 구제해석 유닛(20A 및 20B)에 각각 받아들이고, 피시험메모리(200)의 복수의 데이터 비트(메모리셀 어레이군)(201-0, 201-1, 201-2, …)의 각 메모리셀 어레이를 스페어 라인(SC, SR)에 의해 구제할 수 있는지 여부의 해석처리를 행하도록 구성한 것이다. 즉, 제 1 및 제 2 구제해석 유닛(20A 및 20B)이 각각 1 데이터 비트(1 메모리셀 어레이군)씩 동시에 평행하게 불량구제해석 처리를 행하도록 구성한 것이다.

여기에서, 액세스 제어기(30)로부터 불량해석 메모리(118)에 어드레스 신호(FADR)를 전송하는 전송라인(61)과, 불량해석 메모리(118)로부터 불량구제해석 처리장치(119)에 페일데이터(FAIL)를 전송하는 전송라인(60)은 각각, 예를 들면 16 비트 또는 32 비트 정도의 다비트의 전송라인이기 때문에, 제 1 및 제 2 구제해석 유닛(20A 및 20B)마다 독립하여 부설하는 것은 어렵다. 이 때문에, 이 실시예에서는 전송라인(60 및 61)을 시분할해서 2개의 구제해석 유닛(20A 및 20B)에서 이용하도록 구성되어 있다.

전송라인(60 및 61)을 시분할하여 이용하지만, 양 구제해석 유닛(20A 및 20B)은 독자적으로 어드레스 발생기(24)를 장비하고 있으므로, 제어기(10)로부터 해석개시 신호(ALSRT1 및 ALSRT2)를 각각 수신하면, 양 구제해석 유닛(20A 및 20B)은 독자적으로 구제해석 처리를 개시할 수 있다.

제 1 및 제 2 구제해석 유닛(20A 및 20B)은 지정된 데이터 비트의 구제해석 처리를 완료하면, 제어기(10)에 해석종료 신호(ALEND1 및 ALEND2)를 각각 송신한다. 제어기(10)는, 해석종료 신호(ALEND1 및 ALEND2)를 수신하면, 미처리 데이터 비트 검출기(11)를 기동하고, 미처리 데이터 비트(10)의 유무를 검색한다. 미처리 데이터 비트가 검출되면, 그 미처리 데이터 비트의 정보를 데이터 비트 갱신장치(12)에 부여한다. 이 데이터 비트 갱신장치(12)는 해석종료 신호(ALEND1 또는 ALEND2)를 송신한 구제해석 유닛(20A 또는 20B)의 비트지정 레지스터(21A)에 부여하고 있는 비트지정 신호(BITSP)를 검출된 미처리 데이터 비트로 갱신한다.

따라서, 일방의 구제해석 유닛, 예를 들면 제 1 구제해석 유닛(20A)이 자기에게 할당된 데이터 비트에 대응한 메모리셀 어레이군, 예를 들면 비트 1 메모리셀 어레이군(201-0)의 구제해석 처리가 아직 종료되어 있지 않은 상태에서 제 2 구제해석 유닛(20B)이 자기에게 할당된 데이터 비트에 대응한 메모리셀 어레이군, 예를 들면 비트 2 메모리셀 어레이군(201-1)의 구제해석 처리를 종료한 경우에는, 제어부(10)는 제 2 구제해석 유닛(20B)에 대해 3번째의 데이터 비트(bit-2)를 지정하고, 제 2 구제해석 유닛(20B)에 비트 3 메모리셀 어레이군(201-2)의 구제해석 처리를 실행시킨다. 그 후 제 1 구제해석 유닛(20A)이 비트 1 메모리셀 어레이군(201-0)의 구제해석 처리를 종료하면, 제어부(10)는 제 1 구제해석 유닛(20A)에 4번째의 데이터 비트(bit-3)를 지정하고, 이 제 1 구제해석 유닛(20A)에 비트 4 메모리셀 어레이군(201-3)의 구제해석 처리를 실행시킨다.

이와 같이, 상기 실시예에 의하면, 일방의 구제해석 유닛의 구제해석 처리동작의 지연에 영향받지 않고, 양 구제해석 유닛(20A 및 20B)은 독자적으로 데이터 비트의 지정을 받아서 구제해석 처리동작을 실행할 수 있다. 따라서, 불량 메모리셀의 수가 많이 존재하는 메모리셀 어레이의 불량구제해석 처리를 실행하는 일방의 구제해석 유닛의 처리속도가 저하해도, 타방의 구제해석 유닛은 그 불량구제해석 처리동작을 속행하므로, 장치 전체의 불량구제해석 처리시간은 단축되고, 불량구제해석 처리를 고속화 할 수 있다.

즉, 2개의 구제해석 유닛을 동시에 평행하게 동작시켜, 일방이 타방보다 앞에 있는 데이터 비트(메모리셀 어레이군)에 대한 불량구제해석 처리가 완료된 경우에는, 그 구제해석 유닛은 다음에 불량구제해석해야 할 데이터 비트의 지정을 받아서 그 데이터 비트에 대한 구제해석 처리를 실행할 수 있으므로, 불량 메모리셀의 수가 많은 데이터 비트에 대한 구제해석 처리를 실행하는 구제해석 유닛에 처리시간의 지연이 생겨도, 타방의 구제해석 유닛이 선행하여 다음 데이터 비트의 불량구제해석 처리를 실행하므로, 불량 메모리셀의 수가 특정한 메모리셀 어레이에 치우쳐서 존재해도, 그 영향은 경감되고, 전체로서 단시간에 불량구제해석 처리를 완료할 수 있다.

상기 실시예에서는, 설명을 간편하게 하기 위해, 불량구제해석 처리장치(119)에 2개의 구제해석 유닛(20A 및 20B)을 설치했지만, 3개 또는 그 이상의 동일구성의 구제해석 유닛을 불량구제해석 처리장치(119)에 설치해도 좋은 것은 말할 필요도 없다. 구제해석 유닛의 수를 더욱 증가시키면, 불량구제해석 처리를 더욱 고속화 할 수 있다. 예를 들면, 불량구제해석 유닛의 수가 N개라면, 불량구제해석 시간을 1/N로 할 수 있다.

또, 다비트의 리던던시 구성의 메모리의 각 데이터 비트로부터 검출된 불량 메모리셀을 구제가능한지의 여부를 해석처리하는 경우에 대하여 설명했는데, 본 발명은 다비트가 아닌(즉, 1 비트의) 리던던시 구성의 메모리로부터 검출된 불량 메모리셀을 구제 가능한지의 여부를 해석처리하는 경우에도 적용할 수 있어, 상기 실시예와 동일하게 불량구제해석 처리를 고속화할 수 있다.

피시험메모리가 다비트가 아닌 경우에는, 피시험메모리의 복수의 메모리셀 어레이의 불량 메모리셀을 나타내는 페일데이터를, 다비트 메모리의 경우에 각 데이터 비트마다의 불량 메모리셀을 나타내는 페일데이터를 격납하는 불량해석 메모리의 복수의 데이터 비트 메모리영역에, 각각 격납한다. 즉, 피시험메모리의 1개의 메모리셀 어레이의 불량 메모리셀을 나타내는 페일데이터를, 불량해석 메모리(118)가 대응하는 1개의 데이터 비트 메모리 영역에만 격납한다. 따라서, 피시험메모리가 다비트가 아닌 경우에는, 불량해석 메모리(118)의 복수의 데이터 비트 메모리 영역으로부터 각각 판독되는 페일데이터는, 시험한 메모리의 복수의 메모리셀 어레이로부터 각각 검출된 불량 메모리셀을 나타내는 페일데이터가 된다.

이상의 설명에서 명백하듯이, 본 발명에 의하면, 공통의 불량해석 메모리에 대해, 복수의 구제해석 유닛을 설치하고, 이들 복수의 구제해석 유닛에 의해 동시에 평행하게 복수의 데이터 비트 또는 복수의 메모리셀 어레이의 구제해석 처리를 실행하므로, 구제해석 처리시간을 대폭적으로 단축할 수 있고, 따라서, 불량구제해석 처리를 고속화할 수 있다는 현저한 이점이 있다. 이렇게, 메모리의 대용량화 및 다비트화에 충분히 대응할 수 있는 메모리의 불량구제해석 처리방법, 및 이 방법을 실시하는 메모리 시험장치를 제공할 수 있다.

이상, 본 발명을 도시한 바람직한 실시예에 대하여 기재했지만, 본 발명의 정신 및 범위로부터 일탈하지 않고, 상술한 실시예에 관하여 여러 변형, 변경 및 개량이 이루어질 수 있는 것은 본 분야의 기술자에게는 명확할 것이다. 따라서, 본 발명은 예시된 실시예에 한정되는 것이 아니고, 첨부된 청구의 범위에 의해 정해지는 본 발명의 범위내에 들어가는 모든 그와같은 변형, 변경 및 개량도 포함하는 것이라는 것을 이해해야 한다.

Claims

리던던시 구성의 피시험메모리의 불량 메모리셀을 나타내는 페일데이터를 기억하는 불량해석 메모리와, 시험 종료후에 이 불량해석 메모리로부터 판독된 상기 페일데이터에 기초하여 피시험메모리의 불량 메모리셀의 구제가 가능한지의 여부를 해석하는 불량구제해석 처리장치를 구비한 메모리 시험장치에서 실행되는 불량구제해석 처리방법으로서,

상기 불량해석 메모리의 복수의 지정된 데이터 비트 메모리 영역으로부터 페일데이터를 순차적으로 판독하여 대응하는 복수의 구제해석 유닛에 각각 배분하는 스텝과,

상기 복수의 구제해석 유닛을 동시에 독립하여 동작시키고, 상기 불량해석 메모리로부터 판독한 페일데이터에 대응하는 불량 메모리셀의 구제해석 처리를 동시에 병행하여 실행시키는 스텝과,

구제해석 처리를 완료한 구제해석 유닛에 대하여, 상기 불량해석메모리의 미처리 데이터 비트 메모리 영역의 페일데이터에 대한 구제해석처리를 실행시키는 스텝을 포함하는 것을 특징으로 하는 불량구제해석 처리방법.
제 1 항에 있어서, 구제해석 처리가 실행되어 있지 않은 미처리 데이터 비트메모리 영역이 존재하는지의 여부를 체크하는 스탭을 더 포함하고,

미처리된 데이터 비트 메모리 영역이 검출된 경우에는, 각 구제해석 유닛은, 자기에게 할당된 구제해석 처리해야 할 데이터 비트 메모리 영역의 페일데이터에 대한 구제해석 처리가 완료되면, 이 검출된 미처리의 데이터 비트 메모리 영역의 페일데이터에 대한 구제해석 처리를 즉시 실행하는 것을 특징으로 하는 불량구제해석 처리방법.
제 1 항 또는 제 2 항에 있어서, 상기 불량해석 메모리의 복수의 지정된 데이터 비트 메모리 영역으로부터 페일데이터를 순차적으로 판독하는 스탭은, 상기 복수의 구제해석 유닛으로부터 각각 출력되는 복수의 지정 데이터 비트 메모리 영역에 대한 어드레스 신호를 순차적으로 전환하여 상기 불량해석 메모리에 인가하는 스탭을 포함하고,

상기 복수의 어드레스 신호를 순차적으로 전환하는 주기는, 각 지정 데이터 비트 메모리 영역에 대한 어드레스 신호의 주기를, 지정된 데이터 비트 메모리 영역의 개수로 나눈 주기이고,

상기 불량해석 메모리로부터 판독되는 페일데이터는, 상기 불량해석 메모리에 인가되는 상기 어드레스 신호의 전환주기와 동일한 주기로 순차적으로 전환되어 있는 페일데이터인 것을 특징으로 하는 불량구제해석 처리방법.
리던던시 구성의 피시험메모리의 불량 메모리셀을 나타내는 페일데이터를 기억하는 불량해석 메모리와,

복수의 구제해석 유닛으로서, 각 구제해석 유닛은, 상기 불량해석 메모리의 복수의 데이터 비트 메모리 영역에 각각 기억된 페일데이터 중, 임의의 데이터 비트 메모리 영역을 지정해서 그 페일데이터를 판독하고, 이 판독된 페일데이터에 관련되는 메모리셀 어레이의 구제가 가능한지의 여부를 해석하도록 구성되어 있는 복수의 구제해석 유닛과,

상기 복수의 구제해석 유닛으로부터 각각 출력되는 어드레스 신호를 상기 불량해석 메모리에 순차적으로 전환하여 인가하는 액세스 제어수단과,

상기 불량해석 메모리의 상기 복수의 지정 데이터 비트 메모리 영역으로부터 각각 판독되는 페일데이터를 대응하는 상기 복수의 구제해석 유닛에 각각 배분하는 데이터 분배수단과,

상기 복수의 구제해석 유닛의 구제해석 처리동작을 제어하는 제어부를 구비한 것을 특징으로 하는 메모리 시험장치.
제 4 항에 있어서, 상기 복수의 구제해석 유닛은 각각 별도로 어드레스 발생기를 구비하고, 이 어드레스 발생기로부터 지정한 데이터 비트 메모리 영역에 대한 어드레스 신호를 발생시킴으로써, 다른 구제해석 유닛의 동작과는 관계없이 독립하여 상기 불량해석 메모리를 액세스할 수 있도록 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
제 4 항에 있어서, 상기 액세스 제어수단은, 상기 복수의 구제해석 유닛으로부터 각각 출력되는 복수의 지정 데이터 비트 메모리 영역에 대한 어드레스 신호를 순차적으로 전환하여 상기 불량해석 메모리에 인가하도록 구성되어 있고,

상기 복수의 어드레스 신호를 순차적으로 전환하는 주기는 각 지정 데이터 비트 메모리 영역에 대한 어드레스 신호의 주기를, 지정한 데이터 비트 메모리 영역의 개수로 나눈 주기이고,

상기 불량해석 메모리로부터 판독되는 페일데이터는, 상기 불량해석 메모리에 인가되는 상기 어드레스 신호의 전환주기와 동일한 주기로 순차적으로 전환되어 있는 페일데이터인 것을 특징으로 하는 메모리 시험장치.
제 4 항 내지 제 6 항중 어느 한 항에 있어서, 상기 제어부는, 상기 복수의 구제해석 유닛에 해석개시 신호, 비트지정 신호, 로드 신호를 각각 인가하는 동시에, 각 구제해석 유닛으로부터 해석종료 신호를 수신하여 상기 복수의 구제해석 유닛의 구제해석 처리동작을 제어하고,

상기 제어부는,

지정된 데이터 비트 메모리 영역의 페일데이터에 관련되는 메모리셀 어레이에 대한 구제해석 처리동작을 완료한 구제해석 유닛이 해석종료 신호를 송신할 때마다, 구제해석 처리가 실행되어 있지 않은 미처리의 데이터 비트 메모리 영역의 유무를 검출하는 미처리 데이터 비트 검출수단과,

미처리의 데이터 비트 메모리 영역이 검출된 경우에는, 구제해석 처리동작이 완료된 구제해석 유닛에 인가하고 있는 비트지정 신호를 이 검출된 미처리의 데이터 비트 메모리 영역에 대한 비트지정 신호로 갱신하는 데이터 비트 갱신수단을 더 구비한 것을 특징으로 하는 메모리 시험장치.
제 4 항 내지 제 6 항중 어느 한 항에 있어서, 상기 피시험메모리는 다비트의 메모리이고,

상기 불량해석 메모리는 적어도 상기 피시험메모리의 비트수와 동수의 데이터 비트 메모리 영역을 포함하고, 상기 다비트의 피시험메모리의 각 데이터 비트의 페일데이터가 상기 불량해석 메모리가 대응하는 데이터 비트 메모리 영역에 각각 기억되는 것을 특징으로 하는 메모리 시험장치.
제 4 항 내지 제 6 항중 어느 한 항에 있어서, 상기 피시험메모리는 1비트의 메모리이고,

상기 불량해석 메모리는 적어도 상기 피시험메모리의 메모리셀 어레이의 수와 동수의 데이터 비트 메모리 영역을 포함하고, 상기 피시험메모리의 각 메모리셀 어레이의 페일데이터가 상기 불량해석 메모리가 대응하는 데이터 비트 메모리 영역에 각각 기억되는 것을 특징으로 하는 메모리 시험장치.