JP3923428B2 - メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 - Google Patents
メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 Download PDFInfo
- Publication number
- JP3923428B2 JP3923428B2 JP2002537013A JP2002537013A JP3923428B2 JP 3923428 B2 JP3923428 B2 JP 3923428B2 JP 2002537013 A JP2002537013 A JP 2002537013A JP 2002537013 A JP2002537013 A JP 2002537013A JP 3923428 B2 JP3923428 B2 JP 3923428B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- analysis
- data
- repair
- data bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5606—Error catch memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
技術分野
この発明は、メモリ試験装置によって試験されたリダンダンシ構成のメモリに存在する不良メモリセルの救済が可能か否かを解析するメモリの不良救済解析処理方法、及びこの不良救済解析処理方法を実施するメモリ試験装置に関する。
背景技術
例えば半導体集積回路（ＩＣ）によって構成されるメモリ（ＩＣメモリ）を始めとする各種の半導体メモリを試験するためのメモリ試験装置は、大きく分類すると、パッケージ前のウェハの状態にあるメモリを試験するメモリ試験装置と、パッケージした後のメモリを試験するメモリ試験装置とに分けることができる。パッケージ前のウェハの状態にあるメモリを試験するメモリ試験装置は後述するリダンダンシ構成のメモリの不良メモリセルの救済が可能か否かを判定する不良救済処理機能を装備している点で、パッケージされたメモリを試験するメモリ試験装置とは大きく相違している。
近年、半導体メモリ（特に、ＩＣメモリ）は記憶容量の増大と小型化が図られており、これに伴ってＩＣメモリの不良率が高くなっている。このＩＣメモリの不良率を低下させるために、換言すれば、ＩＣメモリの歩留まりの低下を防止するために、例えば検出されたＩＣメモリの不良のメモリセルを予備のメモリセル（この技術分野ではスペアライン、救済ライン、或いは冗長回路と呼んでいる）と電気的に置き換えることができるＩＣメモリが製造されている。この種の予備のメモリセル（以下、スペアラインと称す）を備えた半導体メモリはこの技術分野ではリダンダンシ構成のメモリと呼ばれており、このリダンダンシ構成のメモリに存在する不良メモリセルの救済が可能か否かの解析は不良救済解析処理装置によって行なわれる。
この種の不良救済解析処理装置を備えた先行技術のメモリ試験装置の一例の概略の構成を図４にブロック図で示す。このメモリ試験装置ＴＥＳは、大ざっぱに言うと、主制御器１１１と、パターン発生器１１２と、タイミング発生器１１３と、波形フォーマッタ１１４と、論理比較器１１５と、ドライバ１１６と、アナログのレベル比較器（以後、コンパレータと称す）１１７と、不良解析メモリ１１８と、不良救済解析処理装置１１９と、論理振幅基準電圧源１２１と、比較基準電圧源１２２と、デバイス電源１２３とを具備する。なお、以下においてはパッケージ前のウェハの状態にあるＩＣメモリを試験する場合について説明するが、ＩＣメモリ以外の他のウェハの状態にある種々の半導体メモリを試験する場合にも同様にして試験が行なわれる。
主制御器１１１は、一般に、コンピュータシステムによって構成され、ユーザ（プログラマ）が作成したテストプログラムＰＭが予め格納され、このテストプログラムＰＭに従ってメモリ試験装置全体の制御を行う。この主制御器１１１はテスタバスＴＢＵＳを通じて、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、不良解析メモリ１１８、不良救済解析処理装置１１９、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等と接続されている。
試験されるべきＩＣメモリ（被試験メモリ）２００はこの例では半導体ウェハＷＨに形成されている。まず、被試験メモリ２００の試験を開始する前に、主制御器１１１から各種のデータの設定を行う。パターン発生器１１２はテストプログラムＰＭに従って試験パターンデータを波形フォーマッタ１１４に供給する。一方、タイミング発生器１１３は、波形フォーマッタ１１４、論理比較器１１５等の動作タイミングを制御するタイミング信号（クロックパルス）を発生する。
波形フォーマッタ１１４は、パターン発生器１１２から供給される試験パターンデータを、実波形を持つ試験パターン信号に変換する。この試験パターン信号はこの信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験メモリ２００に印加される。上記試験パターン信号はアドレス信号によって指定された被試験メモリ２００のアドレスのメモリセルに記憶され、その後の読み出しサイクルにおいてその記憶内容が読み出される。
被試験メモリ２００から読み出された応答信号はコンパレータ１１７において比較基準電圧源１２２から与えられる基準電圧と比較され、所定の論理レベルを有しているか否か、即ち、所定のＨ論理（高論理）の電圧又はＬ論理（低論理）の電圧を有しているか否かが判定される。所定の論理レベルを有していると判定された応答信号は論理比較器１１５に送られ、ここでパターン発生器１１２から出力される期待値信号と比較され、被試験メモリ２００が正常な応答信号を出力したか否かが判定される。
期待値信号と応答信号とが不一致であると、その応答信号が読み出された被試験メモリ２００のアドレスのメモリセルが不良であると判定され、そのことを示すフェイル信号（フェイルデータ）が論理比較器１１５から発生される。
不良解析メモリ１１８は、通常、被試験メモリ２００と同等の動作速度と記憶容量を持ち、被試験メモリ２００に印加されるアドレス信号と同じアドレス信号がこの不良解析メモリ１１８に印加される。また、不良解析メモリ１１８は試験開始前に初期化される。例えば、初期化によって不良解析メモリ１１８の全アドレスに論理「０」のデータが書き込まれ、被試験メモリ２００の試験によって論理比較器１１５から不一致を表すフェイルデータが発生される毎に、その不一致が発生した被試験メモリ２００のメモリセルのアドレスと同じ不良解析メモリ１１８のアドレスに、試験されたメモリセルが不良であることを表わすフェイルデータ（例えば論理「１」のデータ）が書き込まれる。
これに対し、期待値信号と応答信号とが一致すると、その応答信号が読み出された被試験メモリ２００のアドレスのメモリセルは正常であると判定され、そのことを示すパス信号が発生される。このパス信号は、通常、不良解析メモリ１１８に記憶されない。
テストが終了した時点で不良解析メモリ１１８に記憶されたフェイルデータが不良救済解析処理装置１２０に読み出され、試験されたメモリ２００の不良メモリセルの救済が可能か否かが判定される。一般には、被試験メモリ２００の不良メモリセルのアドレス以外に、その不良メモリセルに与えられた試験パターンも不良解析メモリ１１８に記憶され、テストが終了した時点でこれらデータを不良救済解析処理装置１１９に読み出し、不良メモリセルの救済が可能か否かが判定される。
なお、図４においてはドライバ１１６及びコンパレータ１１７はそれぞれ１つのシンボルによって図示されているが、実際にはドライバ１１６は被試験メモリ２００の入力端子の個数だけ、例えば入力端子の個数が５１２であれば５１２個、設けられており、コンパレータ１１７は被試験メモリ２００の出力端子の個数だけ（通常、入力端子と出力端子は同じ個数設けられるから、ドライバ１１６と同じ個数になる）設けられている。また、波形フォーマッタ１１４、論理比較器１１５、不良解析メモリ１１８、不良救済解析処理装置１１９等も１つのブロックで図示されているが、通常は主制御器１１１及びタイミング発生器１１２を除く残りの素子はドライバ１１６と同じ個数（例えば５１２個）設けられている。
一般に、半導体メモリの記憶領域は複数の記憶領域に分割されており、各記憶領域は行（ロウ）アドレスライン及び列（カラム）アドレスラインに沿ってそれぞれ整列された多数個のメモリセルによって構成されている。この行及び列アドレスラインに沿って整列された多数個のメモリセルをこの技術分野ではメモリセルアレイと呼び、また、各記憶領域（各メモリセルアレイ）をブロックと呼んでいる。半導体メモリの記憶容量はこれら複数のメモリセルアレイの記憶容量を合計した値である。
リダンダンシ構成のメモリの場合には、各メモリセルアレイの周辺において行（ロウ）アドレス方向及び列（カラム）アドレス方向にそれぞれ形成された所望の本数の列（カラム）スペアライン及び行（ロウ）スペアラインを具備している。各列スペアラインはメモリセルアレイ内の列アドレスラインと同じ数のメモリセルを含み、各行スペアラインはメモリセルアレイ内の行アドレスラインと同じ数のメモリセルを含む。
また、多ビットメモリの場合には、上記複数のメモリセルアレイによって構成されたメモリ素子（以下、メモリセルアレイ群と称す）が同一の半導体チップにビット数と同じ数だけ形成されている。リダンダンシ構成の多ビットメモリの一例を図７に示す。
図７に示すメモリ２００はＮ＋１ビットメモリであり、１番目のデータビット（ｂｉｔ−０）に相当するデータを記憶するビット１メモリセルアレイ群２０１−０、２番目のデータビット（ｂｉｔ−１）に相当するデータを記憶するビット２メモリセルアレイ群２０１−１、３番目のデータビット（ｂｉｔ−２）に相当するデータを記憶するビット３メモリセルアレイ群２０１−２、・・・、Ｎ＋１番目のデータビット（ｂｉｔ−Ｎ）に相当するデータを記憶するビットＮメモリセルアレイ群２０１−Ｎがそれぞれ同一のウェハＷＨに形成されている。つまり、メモリ２００に書き込まれる多ビットの試験パターン信号のビット数と同じ数のメモリセルアレイ群が同一のウェハＷＨに形成されている。図７ではこれらメモリセルアレイ群を立体的に示すが、実際には平面状に形成されている。
各メモリセルアレイ群２０１−０、２０１−１、２０１−２、・・・の内部には、複数の（この例では６つの）メモリセルアレイ２０２が形成されている。また、所望の本数の列スペアラインＳＣ及び行スペアラインＳＲが各メモリセルアレイ２０２の周辺において行（ロウ）アドレス方向ＲＯＷ及び列（カラム）アドレス方向ＣＯＬにそれぞれ形成されている。なお、この例では行及び列スペアラインＳＲ及びＳＣを各メモリセルアレイ２０２の行及び列アドレス方向のそれぞれの一方の側辺に沿って２本ずつ形成した場合を示すが、スペアラインの数や配列位置は図示の例に限定されないことは言うまでもない。
図５は図７に示したような多ビットのＩＣメモリを試験する際に使用される先行技術の不良救済解析処理装置１１９の概略の構成を示すブロック図であり、図６は同じく多ビットのＩＣメモリを試験する際に使用される先行技術の不良解析メモリ１１８の概略の構成を示すブロック図である。
図６に示すように、不良解析メモリ１１８は、データ入力端子Ｄｎ、アドレス入力端子Ａｎ、データ出力端子Ｑｎ等を備えた記憶部ＡＦＭと、パターン発生器１１２から供給されるアドレス信号ＰＡＤＲを選択して取り出すアドレスセレクタＡＤＳと、不良救済解析処理装置１１９から供給されるアドレス信号ＦＡＤＲが一方の入力端子Ａに印加され、アドレスセレクタＡＤＳから供給されるアドレス信号ＰＡＤＲが他方の入力端子Ｂに印加され、かついずれが一方のアドレス信号を選択して出力するマルチプレクサＭＵＸとを具備する。
図５に示すように、不良救済解析処理装置１１９は、解析開始信号ＡＬＳＲＴ、ビット指定信号ＢＩＴＳＰ、ロード信号ＬＯＡＤ等を出力する制御部１０と、この制御部１０によって制御されて動作する救済解析ユニット２０とによって構成されている。
救済解析ユニット２０は、ビット指定レジスタ２１Ａ、アンドゲート群２１Ｂ及びこのアンドゲート群２１Ｂの論理和を取る１つのオアゲート２１Ｃよりなるビット指定部２１と、このビット指定部２１から出力されるデータを一時記憶するラッチ回路２２と、このラッチ回路２２から読み出されるデータの演算を行なう演算処理部２３と、不良メモリセルが検出されたメモリセルアレイを記憶するブロックフェイルメモリ２５と、救済解析処理を行なう際に不良解析メモリ１１８のアドレスにアクセスするアドレス信号を発生するアドレス発生器２４とによって構成されている。救済解析ユニット２０は、制御部１０から解析開始信号ＡＬＳＲＴを受信すると、救済解析動作を開始し、１つのデータビット（１つのメモリセルアレイ群）の救済解析動作が終了すると、制御部１０に解析終了信号ＡＬＥＮＤを送る。
ビット指定レジスタ２１Ａは、制御部１０からロード信号ＬＯＡＤが印加されることにより、データ端子に印加されていたビット指定信号ＢＩＴＳＰがロードされ、救済解析処理すべき被試験メモリ２００の１つのデータビット（メモリセルアレイ群の１つ）を指定する。実際には、被試験メモリ２００の１つのデータビット（メモリセルアレイ群）のフェイルデータが格納された不良解析８のデータビットメモリ領域を指定する。アンドゲート群２１Ｂはそれぞれの一方の入力端子にビット指定レジスタ２１Ａからのビット指定信号ＢＩＴＳＰが印加され、他方の入力端子には不良解析メモリ１１８のデータ出力端子Ｑｎから読み出されるフェイルデータＦＡＩＬが順次に印加される。従って、アンドゲート群２１Ｂは被試験メモリ２００のデータビット（メモリセルアレイ群）の数と同じ個数設けられており、ビット指定レジスタ２１Ａからのビット指定信号ＢＩＴＳＰに対応する１つのアンドゲートのみが可能化される。
被試験メモリ２００の試験中、不良解析メモリ１１８のマルチプレクサＭＵＸは他方の入力端子Ｂを選択し、この他方の入力端子Ｂに、パターン発生器１１２からアドレスセレクタＡＤＳを通じて供給されるアドレス信号ＰＡＤＲを記憶部ＡＦＭのアドレス入力端子Ａｎに供給する。よって、論理比較器１１５において不一致が発生する毎に、その不一致が発生した被試験メモリ２００の不良メモリセルのアドレスと同じ記憶部ＡＦＭのアドレスに、記憶部ＡＦＭのデータ入力端子Ｄｎに印加されるフェイルデータＦＡＩＬが記憶されることになる。
なお、本明細書において「フェイルデータ」とは、被試験メモリ２００が多ビットメモリの場合には、この被試験メモリ２００から読み出されるデータと同一のビット幅を有し、かつ論理比較器１１５において不一致が検出されない場合には全ビットが論理「０」であり、不一致が検出された場合には、その不一致が発生したデータビットが論理「１」とされたデータのことを言う。例えば、被試験メモリ２００が８ビットメモリであり、８つのデータビット（メモリセルアレイ群）から構成されている場合には、データビット１からデータビット８までの８ビットのデータが被試験メモリ２００に書き込まれる。よって、論理比較器１１５において不一致が検出されない場合には、フェイルデータは８ビット全てが論理「０」の「００００００００」のデータとなり、データビット２に不一致が検出された場合には「０１００００００」のデータとなり、また、データビット３及び６に不一致が検出された場合には「００１００１００」のデータとなる。従って、このフェイルデータを被試験メモリ２００の不良発生アドレスと同一の不良解析メモリ１１８のアドレスに記憶しておくことにより、被試験メモリ２００の不良発生アドレスと、その不良メモリセルの位置を記憶することができる。
被試験メモリ２００の試験が終了すると、試験したメモリ２００の不良救済解析処理が行なわれる。不良解析メモリ１１８のマルチプレクサＭＵＸはその一方の入力端子Ａを選択し、図５に示した不良救済解析処理装置１１９のアドレス発生器２４からこの一方の入力端子Ａに送られて来るアドレス信号ＦＡＤＲを記憶部ＡＦＭのアドレス入力端子Ａｎに印加し、記憶部ＡＦＭに記憶されたフェイルデータＦＡＩＬにアクセスする。
記憶部ＡＦＭのデータ出力端子Ｑｎから読み出されたフェイルデータＦＡＩＬは不良救済解析処理装置１１９のビット指定部２１のアンドゲート群２１Ｂの他方の入力端子に順次に供給される。ビット指定レジスタ２１Ａは指定したデータビットに対応するアンドゲート群２１Ｂの１つのゲートのみを可能化状態に制御するから、記憶部ＡＦＭから読み出されたフェイルデータＦＡＩＬの内、指定されたデータビット（メモリセルアレイ群）メモリ領域のフェイルデータ（１ビットのフェイルデータ）のみがラッチ回路２２に取り出される。
ラッチ回路２２に取り出された１ビットのフェイルデータは、アドレス発生器２４から発生されたアドレス信号により、どのメモリセルアレイ２０２のどのアドレスライン上のフェイルデータであるかが認識され、さらに、そのアドレスライン上の不良メモリセルの位置（アドレス）が特定されて演算処理部２３に取り込まれる。演算処理部２３は各メモリセルアレイ２０２毎に、取り込まれたフェイルデータの数をアドレスライン別に集計し、不良メモリセルが存在するアドレスラインを各メモリセルアレイ２０２に設けられているスペアラインＳＣ、ＳＲで救済が可能か否かを演算処理する。
さらに、演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、不良メモリセルが検出されていないメモリセルアレイが存在する場合には、アドレス発生器２４からそのメモリセルアレイに対するアドレス信号を発生させないで次に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。つまり、不良メモリセルが検出されていないメモリセルアレイの救済解析処理は行なわず、次に救済解析処理すべきメモリセルアレイの救済解析処理を直ちに実行させる。
上述した先行技術の不良救済解析処理方法では、ビット指定部２１によって指定したデータビット（メモリセルアレイ群）のフェイルデータを１ビットずつアドレス信号によって読み出して演算処理部２３に送り込んでいる。具体的に説明すると、図７に示した多ビットの被試験メモリ２００の場合には、複数のメモリセルアレイ群２０１−０、２０１−１、２０１−２、・・・、２０１−Ｎを１群ずつビット指定部２１で指定し、Ｎ＋１個のメモリセルアレイ群２０１−０、２０１−１、２０１−２、・・・を１群ずつ救済解析処理を行なっている。従って、救済解析処理に要する時間が相当に長くなるという欠点があった。
さらに、同時に多数個のリダンダンシ構成の多ビットメモリを試験する場合には、各被試験メモリ毎に、図６に示した不良解析メモリ１１８と図５に示した不良救済解析処理装置１１９を設け、これら多数個の不良解析メモリ１１８及び不良救済解析処理装置１１９をそれぞれ同時平行して動作させ、各被試験メモリの不良救済解析処理を実行している。
この場合、不良メモリセルの数が多く存在する被試験メモリの不良救済解析処理を実行する不良救済解析処理装置は当然にその処理時間が長くなるため、その処理速度は低下する。その結果、残りの被試験メモリの不良救済解析処理が完了している場合には、これら不良救済解析処理が完了している不良救済解析処理装置の動作を停止させ、待たせた状態で不良救済解析処理が続けられることになる。よって、１つでも不良救済解析処理に時間が掛かる不良救済解析処理装置が存在すると、装置全体の不良救済解析処理時間は最も長く掛かった不良救済解析処理装置の処理時間となってしまうから、不良救済解析処理を高速化することができないという不都合があった。
近年、メモリの大容量化及び多ビット化が進み、リダンダンシ構成のメモリの不良救済解析処理時間は益々増大する傾向にある。このため、不良救済解析処理を高速化することが強く求められている。
発明の開示
この発明の１つの目的は、リダンダンシ構成のメモリの不良救済解析処理を高速化することができる不良救済解析処理方法を提供することである。
この発明の他の目的は、リダンダンシ構成のメモリの不良救済解析処理を高速化することができる不良救済解析処理装置を備えたメモリ試験装置を提供することである。
上記目的を達成するために、この発明の一面においては、リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを記憶する不良解析メモリと、試験終了後にこの不良解析メモリから読み出された上記フェイルデータに基づいて被試験メモリの不良メモリセルの救済が可能か否かを解析する不良救済解析処理装置とを具備するメモリ試験装置において実行される不良救済解析処理方法であって、上記不良解析メモリの複数の指定したデータビットメモリ領域からフェイルデータを順次に読み出して対応する複数の救済解析ユニットにそれぞれ配分するステップと、上記複数の救済解析ユニットを同時に並行して動作させ、上記不良解析メモリから読み出したフェイルデータに対応する不良メモリセルの救済解析処理を同時に並行して実行させるステップとを含む不良救済解析処理方法が提供される。
好ましい一実施例においては、上記不良救済解析処理方法は、救済解析処理が実行されていない未処理のデータビットメモリ領域が存在するか否かをチェックするステップをさらに含み、未処理のデータビットメモリ領域が検出された場合には、各救済解析ユニットは、自己に割当てられた救済解析処理すべきデータビットメモリ領域のフェイルデータに対する救済解析処理が完了すると、この検出された未処理のデータビットメモリ領域のフェイルデータに対する救済解析処理を直ちに実行する。
また、上記不良解析メモリの複数の指定したデータビットメモリ領域からフェイルデータを順次に読み出すステップは、上記複数の救済解析ユニットからそれぞれ出力される複数の指定データビットメモリ領域に対するアドレス信号を順次に切り換えて上記不良解析メモリに印加するステップを含み、上記複数のアドレス信号を順次に切り換える周期は、各指定データビットメモリ領域に対するアドレス信号の周期を、指定したデータビットメモリ領域の個数で割り算した周期であり、上記不良解析メモリから読み出されるフェイルデータは、上記不良解析メモリに印加される上記アドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイルデータである。
この発明の他の面においては、リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを記憶する不良解析メモリと、複数の救済解析ユニットであって、各救済解析ユニットは、上記不良解析メモリの複数のデータビットメモリ領域にそれぞれ記憶されたフェイルデータの内、任意のデータビットメモリ領域を指定してそのフェイルデータを読み出し、この読み出したフェイルデータに関連するメモリセルアレイの救済が可能か否かを解析するように構成されている複数の救済解析ユニットと、上記複数の救済解析ユニットからそれぞれ出力されるアドレス信号を上記不良解析メモリに順次に切り換えて印加するアクセス制御手段と、上記不良解析メモリの上記複数の指定データビットメモリ領域からそれぞれ読み出されるフェイルデータを対応する上記複数の救済解析ユニットにそれぞれ配分するデータ分配手段と、上記複数の救済解析ユニットの救済解析処理動作を制御する制御部とを具備するメモリ試験装置が提供される。
好ましい一実施例においては、上記複数の救済解析ユニットは各別にアドレス発生器を具備し、このアドレス発生器から指定したデータビットメモリ領域に対するアドレス信号を発生させることにより、他の救済解析ユニットの動作とは関係なく独立して上記不良解析メモリをアクセスできるように構成されている。
また、上記アクセス制御手段は、上記複数の救済解析ユニットからそれぞれ出力される複数の指定データビットメモリ領域に対するアドレス信号を順次に切り換えて上記不良解析メモリに印加するように構成されており、上記複数のアドレス信号を順次に切り換える周期は各指定データビットメモリ領域に対するアドレス信号の周期を、指定したデータビットメモリ領域の個数で割り算した周期であり、上記不良解析メモリから読み出されるフェイルデータは、上記不良解析メモリに印加される上記アドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイルデータである。
また、上記制御部は、上記複数の救済解析ユニットに解析開始信号、ビット指定信号、ロード信号をそれぞれ印加すると共に、各救済解析ユニットから解析終了信号を受信して上記複数の救済解析ユニットの救済解析処理動作を制御する。
その上、上記制御部は、指定されたデータビットメモリ領域のフェイルデータに関連するメモリセルアレイに対する救済解析処理動作を完了した救済解析ユニットが解析終了信号を送信する毎に、救済解析処理が実行されていない未処理のデータビットメモリ領域の有無を検出する未処理データビット検出手段と、未処理のデータビットメモリ領域が検出された場合には、救済解析処理動作が完了した救済解析ユニットに印加しているビット指定信号をこの検出された未処理のデータビットメモリ領域に対するビット指定信号に更新するデータビット更新手段とを具備する。
上記被試験メモリが多ビットのメモリである場合には、上記不良解析メモリは少なくとも上記被試験メモリのビット数と同数のデータビットメモリ領域を含み、上記多ビットの被試験メモリの各データビットのフェイルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶される。
また、上記被試験メモリが多ビットでない１ビットのメモリである場合には、上記不良解析メモリは少なくとも上記被試験メモリのメモリセルアレイの数と同数のデータビットメモリ領域を含み、上記被試験メモリの各メモリセルアレイのフェイルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶される。
この発明による不良救済解析処理方法及びこの不良救済解析処理方法を実施するメモリ試験装置によれば、同時に複数のデータビット又は複数のメモリセルアレイを救済解析処理することができるから、救済解析ユニットの数をＮとすればＮ倍の速度で不良救済解析処理を実行することが可能となる。
さらに、各救済解析ユニットはそれぞれが独立して動作し、自己に割当てられたデータビット又はメモリセルアレイの救済解析処理動作が完了すると、次の未処理のデータビット又はメモリセルアレイに対する救済解析処理動作を実行する。よって、１つの救済解析ユニットが不良メモリセルの数が多いメモリセルアレイの救済解析処理を行っているために、その救済解析処理に時間が掛かって救済解析処理動作の完了が遅れても、残りの救済解析ユニットが未処理のデータビット又はメモリセルアレイを順次に救済解析処理するから、不良メモリセルが特定のメモリセルアレイに偏って存在しても、全体の救済解析処理時間は相当に短くなる。従って、先行技術の欠点を解消することができる。
発明を実施するための最良の形態
以下、この発明の好ましい実施例について図１〜図３を参照して詳細に説明する。しかしながら、この発明は多くの異なる形態で実施可能であるから、以下に述べる実施例にこの発明が限定されると解釈するべきではない。後述の実施例は、以下の開示が十分で、完全なものであり、この発明の範囲をこの分野の技術者に十分に知らせるために提供されるものである。
図１はこの発明によるメモリの不良救済解析処理方法を実施する不良救済解析処理装置を備えたこの発明によるメモリ試験装置の一実施例の概略の構成を示すブロックであり、図２は図１に示した不良救済解析処理装置の詳細な構成を示すブロック図である。このメモリ試験装置において、不良解析メモリ１１８は図６を参照して既に説明した先行技術の不良解析メモリ１１８と同じ構成のものでよいので、その詳細な構成は図示しない。なお、図１及び図２において、図５に示された素子や部分と対応する素子や部分には同一符号を付けて示し、必要のない限りそれらの説明を省略する。
この実施例においては不良救済解析処理装置１１９が制御部１０と、第１及び第２の２つの救済解析ユニット２０Ａ及び２０Ｂと、アクセス制御器３０と、データ分配器４０と、ユニット選択信号生成器５０とによって構成されている点と、制御部１０に未処理データビット検出器１１及びデータビット更新装置１２をさらに設けた点に特徴がある。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂの個々の構成は、図５に示した先行技術の救済解析ユニット２０と同じ構成のものでよい。従って、この実施例でも、図２に示すように、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂのそれぞれは、ビット指定レジスタ２１Ａ、アンドゲート群２１Ｂ及びこのアンドゲート群２１Ｂの論理和を取る１つのオアゲート２１Ｃよりなるビット指定部２１と、このビット指定部２１から出力されるデータを一時記憶するラッチ回路２２と、このラッチ回路２２から読み出されるデータの演算を行なう演算処理部２３と、不良メモリセルが検出されたメモリセルアレイを記憶するブロックフェイルメモリ２５と、救済解析処理を行なう際に不良解析メモリ１１８のアドレスにアクセスするアドレス信号を発生するアドレス発生器２４とによって構成されている。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂは、制御部１０から解析開始信号ＡＬＳＲＴ１及びＡＬＳＲＴ２をそれぞれ受信すると、救済解析動作を開始し、アドレス発生器２４からアドレス信号ＦＡＤＲ１及びＦＡＤＲ２の発生を開始させる。それぞれのアドレス発生器２４から出力されるアドレス信号ＦＡＤＲ１及びＦＡＤＲ２はアクセス制御器３０を通じて不良解析メモリ１１８に印加される。アクセス制御器３０は第１及び第２の救済解析ユニット２０Ａ及び２０Ｂからそれぞれ出力されるアドレス信号ＦＡＤＲ１及びＦＡＤＲ２を交互に切り換えて不良解析メモリ１１８に印加する。従って、２つの救済解析ユニット２０Ａ及び２０Ｂは交互に不良解析メモリ１１８にアクセスしてその記憶部ＡＦＭから不良メモリセル情報となるフェイルデータＦＡＩＬを読み出すことになる。アクセス制御器３０は、例えばマルチプレクサによって構成することができる。
不良解析メモリ１１８から読み出されたフェイルデータＦＡＩＬは伝送ライン６０を通じて不良救済解析処理装置１１９のデータ分配器４０に送られる。このデータ分配器４０は第１及び第２の２つのラッチ回路４１及び４２と、１つのインバータ４３とを備えており、フェイルデータＦＡＩＬはこれらラッチ回路４１及び４２のデータ入力端子Ｄにそれぞれ印加される。ラッチ回路４１及び４２の他方の入力端子Ｇはそれぞれ反転入力端子であり、第１のラッチ回路４１の反転入力端子Ｇはユニット選択信号生成器５０の出力端子に直接接続されており、第２のラッチ回路４２の反転入力端子Ｇはインバータ４３を通じてユニット選択信号生成器５０の出力端子に接続されている。
ユニット選択信号生成器５０は第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２とが印加される１つのオアゲートと、このオアゲートの出力信号がクロック端子ＣＫに印加される１つのラッチ回路とから構成されており、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂをそれそれ選択するユニット選択信号ＵＮＳＥＬを生成する。このユニット選択信号生成器５０から出力されるユニット選択信号ＵＮＳＥＬは上記したようにデータ分配器４０の第１及び第２のラッチ回路４１及び４２の反転入力端子Ｇに供給されると共に、図１に示すように、アクセス制御器３０の制御端子に供給される。
データ分配器４０は不良解析メモリ１１８から入力されたフェイルデータＦＡＩＬを、ユニット選択信号ＵＮＳＥＬの制御により、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂに交互に供給するように構成されている。具体的には、第１の救済解析ユニット２０Ａが不良解析メモリ１１８にアドレス信号ＦＡＤＲ１を与えてアクセスした場合には、不良解析メモリ１１８のアドレスから読み出されたフェイルデータＦＡＩＬを第１の救済解析ユニット２０Ａに入力する。また、第２の救済解析ユニット２０Ｂが不良解析メモリ１１８にアドレス信号ＦＡＤＲ２を与えてアクセスした場合には、不良解析メモリ１１８のアドレスから読み出されたフェイルデータＦＡＩＬを第２の救済解析ユニット２０Ｂに入力するように構成されている。
１つのデータビット（１つのメモリセルアレイ群）に対する救済解析動作が終了すると、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂは制御部１０に解析終了信号ＡＬＥＮＤ１及びＡＬＥＮＤ２をそれぞれ送る。
次に、図３に示すタイミングチャートを参照して上記構成の不良救済解析処理装置１１９の動作についてさらに説明する。
ユニット選択信号生成器５０に入力される第１及び第２のクロック信号ＣＫ１及びＣＫ２は、図３Ａ及び図３Ｃにそれぞれ示すように、時間２Ｔの周期でそれぞれ発生され、かつ互いに時間Ｔの位相差を有している。従って、ユニット選択信号生成器５０には第１及び第２のクロック信号ＣＫ１及びＣＫ２が周期Ｔで交互に入力される。
ユニット選択信号生成器５０は、第１のクロック信号ＣＫ１の立ち上がりのタイミング毎に論理「１」から論理「０」に反転し、かつ第２のクロック信号ＣＫ２の立ち上がりのタイミング毎に論理「０」から論理「１」に反転する図３Ｅに示すユニット選択信号ＵＮＳＥＬを生成する。このユニット選択信号ＵＮＳＥＬは、この実施例では第１及び第２のクロック信号ＣＫ１及びＣＫ２が周期２Ｔで、かつ位相差Ｔで発生されるから、図３Ｅに示すように、時間Ｔ毎に論理「０」と論理「１」が交互する短形波となる。
第１救済解析ユニット２０Ａにおいて、演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、この第１救済解析ユニット２０Ａが救済解析処理しようとするデータビット（メモリセルアレイ群）のメモリセルアレイに不良メモリセルが存在しない場合には、アドレス発生器２４からそのメモリセルアレイに対するアドレス信号を発生させないで次に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。つまり、不良メモリセルが検出されていないメモリセルアレイの救済解析処理は行なわず、次に救済解析処理すべきメモリセルアレイの救済解析処理を直ちに実行させる。アドレス発生器２４は第１クロック信号ＣＫ１の立ち上がりに同期して、図３Ｂに示すように、アドレス信号ＦＡＤＲ１（アドレスａ、ａ＋１、ａ＋２、ａ＋３、・・・）を発生する。
同様に、第２救済解析ユニット２０Ｂにおいても、演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、この第２救済解析ユニット２０Ａが救済解析処理しようとするデータビット（第１救済解析ユニット２０Ａが救済解析処理しようとするデータビットとは異なるデータビット）のメモリセルアレイに不良メモリセルが存在しない場合には、アドレス発生器２４からそのメモリセルアレイに対するアドレス信号を発生させないで次に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。第２救済解析ユニット２０Ｂのアドレス発生器２４は第２クロック信号ＣＫ２の立ち上がりに同期して、図３Ｄに示すように、アドレス信号ＦＡＤＲ２（アドレスｂ、ｂ＋１、ｂ＋２、ｂ＋３、・・・）を発生する。
アクセス制御器３０はユニット選択信号ＵＮＳＥＬに同期して、図３Ｆに示すように、アドレス信号ＦＡＤＲ１とアドレス信号ＦＡＤＲ２とを周期Ｔで交互に切り換えて出力する。その結果、アクセス制御器３０からはアドレスａ、ｂ、ａ＋１、ｂ＋１、ａ＋２、ｂ＋２、ａ＋３、ｂ＋３、・・・の順序のアドレス信号ＦＡＤＲが出力され、不良解析メモリ１１８に印加される。このアドレス信号ＦＡＤＲ１とＦＡＤＲ２とが切り換わる速度は第１クロックＣＫ１及び第２クロックＣＫ２の周期２Ｔの１／２であるから、クロック信号の２倍の速度で切り換わるアドレス信号ＦＡＤＲ１及びＦＡＤＲ２よりなるアドレス信号ＦＡＤＲが不良解析メモリ１１８に印加されることになる。
不良解析メモリ１１８はこの２倍の速度で切り換わるアドレス信号ＦＡＤＲでアクセスされるから、その記憶部ＡＦＭからは２つのデータビットにそれぞれ存在するフェイルデータＦＤ（ａ）、ＦＤ（ａ＋１）、ＦＤ（ａ＋２）、・・・及びＦＤ（ｂ）、ＦＤ（ｂ＋１）、ＦＤ（ｂ＋２）、・・・が周期Ｔで交互するフェイルデータＦＡＩＬが、図３Ｇに示すように、ＦＤ（ａ）、ＦＤ（ｂ）、ＦＤ（ａ＋１）、ＦＤ（ｂ＋１）、ＦＤ（ａ＋２）、ＦＤ（ｂ＋２）、・・・の順序で読み出される。即ち、読み出し周期もＴとなるから２つのデータビットにそれぞれ存在するフェイルデータがクロック信号の２倍の速度で切り換わるフェイルデータＦＡＩＬが読み出される。この２倍の速度で切り換わるフェイルデータは伝送ライン６０を通じてデータ分配器４０に入力される。
データ分配器４０において、第１及び第２のラッチ回路４１及び４２は、図３Ｅに示すユニット選択信号ＵＮＳＥＬの制御によって、交互にフェイルデータＦＡＩＬを取り込む。これらラッチ回路４１及び４２は次の第１及び第２のクロック信号ＣＬＫ１及びＣＬＫ２がそれぞれ印加されるまで取り込んだフェイルデータを保持するから、第１ラッチ回路４１にラッチされたフェイルデータＦＡＩＬ１は、図３Ｈに示すように、周期２Ｔ毎に切り換わり、同様に、第２ラッチ回路４２にラッチされたフェイルデータＦＡＩＬ２も、図３Ｉに示すように、周期２Ｔ毎に切り換わる。
第１及び第２のラッチ回路４１及び４２にラッチされたフェイルデータＦＡＩＬ１及びＦＡＩＬ２は第１及び第２の救済解析ユニット２０Ａ及び２０Ｂのビット指定部２１のアンドゲート群２１Ｂの他方の入力端子にそれぞれ供給される。その結果、両救済解析ユニット２０Ａ、２０Ｂのビット指定レジスタ２１Ａ、２１Ａによってそれぞれ指定されたデータビット（メモリセルアレイ群）のフェイルデータがオアゲート２１Ｃ、２１Ｃをそれぞれ通じてラッチ回路２２、２２に与えられ、ラッチされる。図３Ｊは第１救済解析ユニット２０Ａのラッチ回路２２にラッチされたフェイルデータＦＦ１を示し、図３Ｋは第２救済解析ユニット２０Ｂのラッチ回路２２にラッチされたフェイルデータＦＦ２を示す。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂの演算処理部２３、２３はそれぞれ、各メモリセルアレイ２０２毎に、取り込まれたフェイルデータの数をアドレスライン別に集計し、不良メモリセルが存在するアドレスラインを各メモリセルアレイ２０２に設けられているスペアラインＳＣ、ＳＲで救済が可能か否かを演算処理する。また、各演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、不良メモリセルが検出されていないメモリセルアレイの場合には救済解析処理を行なわず、次に救済解析処理すべきメモリセルアレイの救済解析処理を直ちに実行させる。
このように、この実施例では、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂのアドレス発生器２４、２４からそれぞれ発生したアドレス信号ＦＡＤＲ１及びＦＡＤＲ２の速度の２倍の速度で不良解析メモリ１１８にアクセスし、不良解析メモリ１１８のアドレスから順次に２つのデータビットのフェイルデータＦＡＩＬ１及びＦＡＩＬ２をそれぞれ読み出して第１及び第２の救済解析ユニット２０Ａ及び２０Ｂにそれぞれ取り込み、被試験メモリ２００の複数のデータビット（メモリセルアレイ群）２０１−０、２０１−１、２０１−２、・・・の各メモリセルアレイをスペアラインＳＣ、ＳＲによって救済できるか否かの解析処理を行なうように構成したものである。つまり、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂがそれぞれ１データビット（１メモリセルアレイ群）ずつ同時に平行して不良救済解析処理を行なうように構成したものである。
ここで、アクセス制御器３０から不良解析メモリ１１８へアドレス信号ＦＡＤＲを伝送する伝送ライン６１と、不良解析メモリ１１８から不良救済解析処理装置１１９へフェイルデータＦＡＩＬを伝送する伝送ライン６０はそれぞれ、例えば１６ビット或いは３２ビット程度の多ビットの伝送ラインであるため、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂ毎に独立して敷設することは難しい。このため、この実施例では伝送ライン６０及び６１を時分割して２つの救済解析ユニット２０Ａ及び２０Ｂで利用するように構成されている。
伝送ライン６０及び６１を時分割して利用するけれど、両救済解析ユニット２０Ａ及び２０Ｂは独自にアドレス発生器２４を装備しているから、制御器１０から解析開始信号ＡＬＳＲＴ１及びＡＬＳＲＴ２をそれぞれ受信すると、両救済解析ユニット２０Ａ及び２０Ｂは独自に救済解析処理を開始することができる。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂは指定されたデータビットの救済解析処理を完了すると、制御器１０に解析終了信号ＡＬＥＮＤ１及びＡＬＥＮＤ２をそれぞれ送信する。制御器１０は、解析終了信号ＡＬＥＮＤ１及びＡＬＥＮＤ２を受信すると、未処理データビット検出器１１を起動し、未処理データビットの有無を検索する。未処理データビットが検出されると、その未処理データビットの情報をデータビット更新装置１２に与える。このデータビット更新装置１２は解析終了信号ＡＬＥＮＤ１又はＡＬＥＮＤ２を送信した救済解析ユニット２０Ａ又は２０Ｂのビット指定レジスタ２１Ａに与えているビット指定信号ＢＩＴＳＰを検出された未処理データビットに更新する。
従って、一方の救済解析ユニット、例えば第１救済解析ユニット２０Ａが自己に割当てられたデータビットに対応したメモリセルアレイ群、例えばビット１メモリセルアレイ群２０１−０の救済解析処理が未だ終了していない状態において第２救済解析ユニット２０Ｂが自己に割当てられたデータビットに対応したメモリセルアレイ群、例えばビット２メモリセルアレイ群２０１−１の救済解析処理を終了した場合には、制御部１０は第２救済解析ユニット２０Ｂに対して３番目のデータビットｂｉｔ−２を指定し、第２救済解析ユニット２０Ｂにビット３メモリセルアレイ群２０１−２の救済解析処理を実行させる。その後第１救済解析ユニット２０Ａがビット１メモリセルアレイ群２０１−０の救済解析処理を終了すると、制御部１０は第１救済解析ユニット２０Ａに４番目のデータビットｂｉｔ−３を指定し、この第１救済解析ユニット２０Ａにビット４メモリセルアレイ群２０１−３の救済解析処理を実行させる。
このように、上記実施例によれば、一方の救済解析ユニットの救済解析処理動作の遅れに影響されずに、両救済解析ユニット２０Ａ及び２０Ｂは独自にデータビットの指定を受けて救済解析処理動作を実行することができる。従って、不良メモリセルの数が多く存在するメモリセルアレイの不良救済解析処理を実行する一方の救済解析ユニットの処理速度が低下しても、他方の救済解析ユニットはその不良救済解析処理動作を続行するから、装置全体の不良救済解析処理時間は短縮され、不良救済解析処理を高速化することができる。
つまり、２つの救済解析ユニットを同時に平行して動作させ、一方が他方より先にあるデータビット（メモリセルアレイ群）に対する不良救済解析処理が完了した場合には、その救済解析ユニットは次に不良救済解析すべきデータビットの指定を受けてそのデータビットに対する救済解析処理を実行することができるから、不良メモリセルの数が多いデータビットに対する救済解析処理を実行する救済解析ユニットに処理時間の遅れが生じても、他方の救済解析ユニットが先回りして次のデータビットの不良救済解析処理を実行するから、不良メモリセルの数が特定のメモリセルアレイに偏って存在しても、その影響は軽減され、全体として短時間で不良救済解析処理を完了することができる。
上記実施例では、説明を簡便にするために、不良救済解析処理装置１１９に２つの救済解析ユニット２０Ａ及び２０Ｂを設けたが、３つ或いはそれ以上の同じ構成の救済解析ユニットを不良救済解析処理装置１１９に設けてもよいことは言うまでもない。救済解析ユニットの数をさらに増加させれば、不良救済解析処理をさらに高速化することができる。例えば、不良救済解析ユニットの数がＮ個であれば、不良救済解析時間を１／Ｎにすることが可能である。
また、多ビットのリダンダンシ構成のメモリの各データビットから検出された不良メモリセルを救済可能か否か解析処理する場合について説明したが、この発明は多ビットでない（即ち、１ビットの）リダンダンシ構成のメモリから検出された不良メモリセルを救済可能か否か解析処理する場合にも適用でき、上記実施例と同様に不良救済解析処理を高速化することができる。
被試験メモリが多ビットでない場合には、被試験メモリの複数のメモリセルアレイの不良メモリセルを表わすフェイルデータを、多ビットメモリの場合に各データビット毎の不良メモリセルを表わすフェイルデータを格納する不良解析メモリの複数のデータビットメモリ領域に、それぞれ格納する。つまり、被試験メモリの１つのメモリセルアレイの不良メモリセルを表わすフェイルデータを、不良解析メモリ１１８の対応する１つのデータビットメモリ領域にのみ格納する。従って、被試験メモリが多ビットでない場合には、不良解析メモリ１１８の複数のデータビットメモリ領域からそれぞれ読み出されるフェイルデータは、試験したメモリの複数のメモリセルアレイからそれぞれ検出された不良メモリセルを表わすフェイルデータになる。
以上の説明で明白なように、この発明によれば、共通の不良解析メモリに対して、複数の救済解析ユニットを設け、これら複数の救済解析ユニットによって同時に平行して複数のデータビット又は複数のメモリセルアレイの救済解析処理を実行するから、救済解析処理時間を大幅に短縮することができ、従って、不良救済解析処理を高速化することができるという顕著な利点がある。かくして、メモリの大容量化及び多ビット化に十分に対応することができるメモリの不良救済解析処理方法、及びこの方法を実施するメモリ試験装置を提供することができる。
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施例に限定されるものではなく、添付の請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものであるということを理解すべきである。
【図面の簡単な説明】
図１はこの発明によるメモリの不良救済解析処理方法を実施する不良救済解析処理装置を備えたこの発明によるメモリ試験装置の一実施例の概略の構成を示すブロック図である。
図２は図１に示した不良救済解析処理装置の詳細な構成を示すブロック図である。
図３は図２に示した不良救済解析処理装置の動作を説明するためのタイミングチャートである。
図４は先行技術の一般的なメモリ試験装置の概要を示すブロック図である。
図５は図４に示したメモリ試験装置に使用された不良救済解析処理装置の詳細な一構成を示すブロック図である。
図６は図５に示したメモリ試験装置に使用された不良解析メモリの詳細な一構成を示すブロック図である。
図７は多ビットのリダンダンシ構成のメモリの構成を説明するための斜視図である。
この発明は、メモリ試験装置によって試験されたリダンダンシ構成のメモリに存在する不良メモリセルの救済が可能か否かを解析するメモリの不良救済解析処理方法、及びこの不良救済解析処理方法を実施するメモリ試験装置に関する。
背景技術
例えば半導体集積回路（ＩＣ）によって構成されるメモリ（ＩＣメモリ）を始めとする各種の半導体メモリを試験するためのメモリ試験装置は、大きく分類すると、パッケージ前のウェハの状態にあるメモリを試験するメモリ試験装置と、パッケージした後のメモリを試験するメモリ試験装置とに分けることができる。パッケージ前のウェハの状態にあるメモリを試験するメモリ試験装置は後述するリダンダンシ構成のメモリの不良メモリセルの救済が可能か否かを判定する不良救済処理機能を装備している点で、パッケージされたメモリを試験するメモリ試験装置とは大きく相違している。
近年、半導体メモリ（特に、ＩＣメモリ）は記憶容量の増大と小型化が図られており、これに伴ってＩＣメモリの不良率が高くなっている。このＩＣメモリの不良率を低下させるために、換言すれば、ＩＣメモリの歩留まりの低下を防止するために、例えば検出されたＩＣメモリの不良のメモリセルを予備のメモリセル（この技術分野ではスペアライン、救済ライン、或いは冗長回路と呼んでいる）と電気的に置き換えることができるＩＣメモリが製造されている。この種の予備のメモリセル（以下、スペアラインと称す）を備えた半導体メモリはこの技術分野ではリダンダンシ構成のメモリと呼ばれており、このリダンダンシ構成のメモリに存在する不良メモリセルの救済が可能か否かの解析は不良救済解析処理装置によって行なわれる。
この種の不良救済解析処理装置を備えた先行技術のメモリ試験装置の一例の概略の構成を図４にブロック図で示す。このメモリ試験装置ＴＥＳは、大ざっぱに言うと、主制御器１１１と、パターン発生器１１２と、タイミング発生器１１３と、波形フォーマッタ１１４と、論理比較器１１５と、ドライバ１１６と、アナログのレベル比較器（以後、コンパレータと称す）１１７と、不良解析メモリ１１８と、不良救済解析処理装置１１９と、論理振幅基準電圧源１２１と、比較基準電圧源１２２と、デバイス電源１２３とを具備する。なお、以下においてはパッケージ前のウェハの状態にあるＩＣメモリを試験する場合について説明するが、ＩＣメモリ以外の他のウェハの状態にある種々の半導体メモリを試験する場合にも同様にして試験が行なわれる。
主制御器１１１は、一般に、コンピュータシステムによって構成され、ユーザ（プログラマ）が作成したテストプログラムＰＭが予め格納され、このテストプログラムＰＭに従ってメモリ試験装置全体の制御を行う。この主制御器１１１はテスタバスＴＢＵＳを通じて、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、不良解析メモリ１１８、不良救済解析処理装置１１９、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等と接続されている。
試験されるべきＩＣメモリ（被試験メモリ）２００はこの例では半導体ウェハＷＨに形成されている。まず、被試験メモリ２００の試験を開始する前に、主制御器１１１から各種のデータの設定を行う。パターン発生器１１２はテストプログラムＰＭに従って試験パターンデータを波形フォーマッタ１１４に供給する。一方、タイミング発生器１１３は、波形フォーマッタ１１４、論理比較器１１５等の動作タイミングを制御するタイミング信号（クロックパルス）を発生する。
波形フォーマッタ１１４は、パターン発生器１１２から供給される試験パターンデータを、実波形を持つ試験パターン信号に変換する。この試験パターン信号はこの信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験メモリ２００に印加される。上記試験パターン信号はアドレス信号によって指定された被試験メモリ２００のアドレスのメモリセルに記憶され、その後の読み出しサイクルにおいてその記憶内容が読み出される。
被試験メモリ２００から読み出された応答信号はコンパレータ１１７において比較基準電圧源１２２から与えられる基準電圧と比較され、所定の論理レベルを有しているか否か、即ち、所定のＨ論理（高論理）の電圧又はＬ論理（低論理）の電圧を有しているか否かが判定される。所定の論理レベルを有していると判定された応答信号は論理比較器１１５に送られ、ここでパターン発生器１１２から出力される期待値信号と比較され、被試験メモリ２００が正常な応答信号を出力したか否かが判定される。
期待値信号と応答信号とが不一致であると、その応答信号が読み出された被試験メモリ２００のアドレスのメモリセルが不良であると判定され、そのことを示すフェイル信号（フェイルデータ）が論理比較器１１５から発生される。
不良解析メモリ１１８は、通常、被試験メモリ２００と同等の動作速度と記憶容量を持ち、被試験メモリ２００に印加されるアドレス信号と同じアドレス信号がこの不良解析メモリ１１８に印加される。また、不良解析メモリ１１８は試験開始前に初期化される。例えば、初期化によって不良解析メモリ１１８の全アドレスに論理「０」のデータが書き込まれ、被試験メモリ２００の試験によって論理比較器１１５から不一致を表すフェイルデータが発生される毎に、その不一致が発生した被試験メモリ２００のメモリセルのアドレスと同じ不良解析メモリ１１８のアドレスに、試験されたメモリセルが不良であることを表わすフェイルデータ（例えば論理「１」のデータ）が書き込まれる。
これに対し、期待値信号と応答信号とが一致すると、その応答信号が読み出された被試験メモリ２００のアドレスのメモリセルは正常であると判定され、そのことを示すパス信号が発生される。このパス信号は、通常、不良解析メモリ１１８に記憶されない。
テストが終了した時点で不良解析メモリ１１８に記憶されたフェイルデータが不良救済解析処理装置１２０に読み出され、試験されたメモリ２００の不良メモリセルの救済が可能か否かが判定される。一般には、被試験メモリ２００の不良メモリセルのアドレス以外に、その不良メモリセルに与えられた試験パターンも不良解析メモリ１１８に記憶され、テストが終了した時点でこれらデータを不良救済解析処理装置１１９に読み出し、不良メモリセルの救済が可能か否かが判定される。
なお、図４においてはドライバ１１６及びコンパレータ１１７はそれぞれ１つのシンボルによって図示されているが、実際にはドライバ１１６は被試験メモリ２００の入力端子の個数だけ、例えば入力端子の個数が５１２であれば５１２個、設けられており、コンパレータ１１７は被試験メモリ２００の出力端子の個数だけ（通常、入力端子と出力端子は同じ個数設けられるから、ドライバ１１６と同じ個数になる）設けられている。また、波形フォーマッタ１１４、論理比較器１１５、不良解析メモリ１１８、不良救済解析処理装置１１９等も１つのブロックで図示されているが、通常は主制御器１１１及びタイミング発生器１１２を除く残りの素子はドライバ１１６と同じ個数（例えば５１２個）設けられている。
一般に、半導体メモリの記憶領域は複数の記憶領域に分割されており、各記憶領域は行（ロウ）アドレスライン及び列（カラム）アドレスラインに沿ってそれぞれ整列された多数個のメモリセルによって構成されている。この行及び列アドレスラインに沿って整列された多数個のメモリセルをこの技術分野ではメモリセルアレイと呼び、また、各記憶領域（各メモリセルアレイ）をブロックと呼んでいる。半導体メモリの記憶容量はこれら複数のメモリセルアレイの記憶容量を合計した値である。
リダンダンシ構成のメモリの場合には、各メモリセルアレイの周辺において行（ロウ）アドレス方向及び列（カラム）アドレス方向にそれぞれ形成された所望の本数の列（カラム）スペアライン及び行（ロウ）スペアラインを具備している。各列スペアラインはメモリセルアレイ内の列アドレスラインと同じ数のメモリセルを含み、各行スペアラインはメモリセルアレイ内の行アドレスラインと同じ数のメモリセルを含む。
また、多ビットメモリの場合には、上記複数のメモリセルアレイによって構成されたメモリ素子（以下、メモリセルアレイ群と称す）が同一の半導体チップにビット数と同じ数だけ形成されている。リダンダンシ構成の多ビットメモリの一例を図７に示す。
図７に示すメモリ２００はＮ＋１ビットメモリであり、１番目のデータビット（ｂｉｔ−０）に相当するデータを記憶するビット１メモリセルアレイ群２０１−０、２番目のデータビット（ｂｉｔ−１）に相当するデータを記憶するビット２メモリセルアレイ群２０１−１、３番目のデータビット（ｂｉｔ−２）に相当するデータを記憶するビット３メモリセルアレイ群２０１−２、・・・、Ｎ＋１番目のデータビット（ｂｉｔ−Ｎ）に相当するデータを記憶するビットＮメモリセルアレイ群２０１−Ｎがそれぞれ同一のウェハＷＨに形成されている。つまり、メモリ２００に書き込まれる多ビットの試験パターン信号のビット数と同じ数のメモリセルアレイ群が同一のウェハＷＨに形成されている。図７ではこれらメモリセルアレイ群を立体的に示すが、実際には平面状に形成されている。
各メモリセルアレイ群２０１−０、２０１−１、２０１−２、・・・の内部には、複数の（この例では６つの）メモリセルアレイ２０２が形成されている。また、所望の本数の列スペアラインＳＣ及び行スペアラインＳＲが各メモリセルアレイ２０２の周辺において行（ロウ）アドレス方向ＲＯＷ及び列（カラム）アドレス方向ＣＯＬにそれぞれ形成されている。なお、この例では行及び列スペアラインＳＲ及びＳＣを各メモリセルアレイ２０２の行及び列アドレス方向のそれぞれの一方の側辺に沿って２本ずつ形成した場合を示すが、スペアラインの数や配列位置は図示の例に限定されないことは言うまでもない。
図５は図７に示したような多ビットのＩＣメモリを試験する際に使用される先行技術の不良救済解析処理装置１１９の概略の構成を示すブロック図であり、図６は同じく多ビットのＩＣメモリを試験する際に使用される先行技術の不良解析メモリ１１８の概略の構成を示すブロック図である。
図６に示すように、不良解析メモリ１１８は、データ入力端子Ｄｎ、アドレス入力端子Ａｎ、データ出力端子Ｑｎ等を備えた記憶部ＡＦＭと、パターン発生器１１２から供給されるアドレス信号ＰＡＤＲを選択して取り出すアドレスセレクタＡＤＳと、不良救済解析処理装置１１９から供給されるアドレス信号ＦＡＤＲが一方の入力端子Ａに印加され、アドレスセレクタＡＤＳから供給されるアドレス信号ＰＡＤＲが他方の入力端子Ｂに印加され、かついずれが一方のアドレス信号を選択して出力するマルチプレクサＭＵＸとを具備する。
図５に示すように、不良救済解析処理装置１１９は、解析開始信号ＡＬＳＲＴ、ビット指定信号ＢＩＴＳＰ、ロード信号ＬＯＡＤ等を出力する制御部１０と、この制御部１０によって制御されて動作する救済解析ユニット２０とによって構成されている。
救済解析ユニット２０は、ビット指定レジスタ２１Ａ、アンドゲート群２１Ｂ及びこのアンドゲート群２１Ｂの論理和を取る１つのオアゲート２１Ｃよりなるビット指定部２１と、このビット指定部２１から出力されるデータを一時記憶するラッチ回路２２と、このラッチ回路２２から読み出されるデータの演算を行なう演算処理部２３と、不良メモリセルが検出されたメモリセルアレイを記憶するブロックフェイルメモリ２５と、救済解析処理を行なう際に不良解析メモリ１１８のアドレスにアクセスするアドレス信号を発生するアドレス発生器２４とによって構成されている。救済解析ユニット２０は、制御部１０から解析開始信号ＡＬＳＲＴを受信すると、救済解析動作を開始し、１つのデータビット（１つのメモリセルアレイ群）の救済解析動作が終了すると、制御部１０に解析終了信号ＡＬＥＮＤを送る。
ビット指定レジスタ２１Ａは、制御部１０からロード信号ＬＯＡＤが印加されることにより、データ端子に印加されていたビット指定信号ＢＩＴＳＰがロードされ、救済解析処理すべき被試験メモリ２００の１つのデータビット（メモリセルアレイ群の１つ）を指定する。実際には、被試験メモリ２００の１つのデータビット（メモリセルアレイ群）のフェイルデータが格納された不良解析８のデータビットメモリ領域を指定する。アンドゲート群２１Ｂはそれぞれの一方の入力端子にビット指定レジスタ２１Ａからのビット指定信号ＢＩＴＳＰが印加され、他方の入力端子には不良解析メモリ１１８のデータ出力端子Ｑｎから読み出されるフェイルデータＦＡＩＬが順次に印加される。従って、アンドゲート群２１Ｂは被試験メモリ２００のデータビット（メモリセルアレイ群）の数と同じ個数設けられており、ビット指定レジスタ２１Ａからのビット指定信号ＢＩＴＳＰに対応する１つのアンドゲートのみが可能化される。
被試験メモリ２００の試験中、不良解析メモリ１１８のマルチプレクサＭＵＸは他方の入力端子Ｂを選択し、この他方の入力端子Ｂに、パターン発生器１１２からアドレスセレクタＡＤＳを通じて供給されるアドレス信号ＰＡＤＲを記憶部ＡＦＭのアドレス入力端子Ａｎに供給する。よって、論理比較器１１５において不一致が発生する毎に、その不一致が発生した被試験メモリ２００の不良メモリセルのアドレスと同じ記憶部ＡＦＭのアドレスに、記憶部ＡＦＭのデータ入力端子Ｄｎに印加されるフェイルデータＦＡＩＬが記憶されることになる。
なお、本明細書において「フェイルデータ」とは、被試験メモリ２００が多ビットメモリの場合には、この被試験メモリ２００から読み出されるデータと同一のビット幅を有し、かつ論理比較器１１５において不一致が検出されない場合には全ビットが論理「０」であり、不一致が検出された場合には、その不一致が発生したデータビットが論理「１」とされたデータのことを言う。例えば、被試験メモリ２００が８ビットメモリであり、８つのデータビット（メモリセルアレイ群）から構成されている場合には、データビット１からデータビット８までの８ビットのデータが被試験メモリ２００に書き込まれる。よって、論理比較器１１５において不一致が検出されない場合には、フェイルデータは８ビット全てが論理「０」の「００００００００」のデータとなり、データビット２に不一致が検出された場合には「０１００００００」のデータとなり、また、データビット３及び６に不一致が検出された場合には「００１００１００」のデータとなる。従って、このフェイルデータを被試験メモリ２００の不良発生アドレスと同一の不良解析メモリ１１８のアドレスに記憶しておくことにより、被試験メモリ２００の不良発生アドレスと、その不良メモリセルの位置を記憶することができる。
被試験メモリ２００の試験が終了すると、試験したメモリ２００の不良救済解析処理が行なわれる。不良解析メモリ１１８のマルチプレクサＭＵＸはその一方の入力端子Ａを選択し、図５に示した不良救済解析処理装置１１９のアドレス発生器２４からこの一方の入力端子Ａに送られて来るアドレス信号ＦＡＤＲを記憶部ＡＦＭのアドレス入力端子Ａｎに印加し、記憶部ＡＦＭに記憶されたフェイルデータＦＡＩＬにアクセスする。
記憶部ＡＦＭのデータ出力端子Ｑｎから読み出されたフェイルデータＦＡＩＬは不良救済解析処理装置１１９のビット指定部２１のアンドゲート群２１Ｂの他方の入力端子に順次に供給される。ビット指定レジスタ２１Ａは指定したデータビットに対応するアンドゲート群２１Ｂの１つのゲートのみを可能化状態に制御するから、記憶部ＡＦＭから読み出されたフェイルデータＦＡＩＬの内、指定されたデータビット（メモリセルアレイ群）メモリ領域のフェイルデータ（１ビットのフェイルデータ）のみがラッチ回路２２に取り出される。
ラッチ回路２２に取り出された１ビットのフェイルデータは、アドレス発生器２４から発生されたアドレス信号により、どのメモリセルアレイ２０２のどのアドレスライン上のフェイルデータであるかが認識され、さらに、そのアドレスライン上の不良メモリセルの位置（アドレス）が特定されて演算処理部２３に取り込まれる。演算処理部２３は各メモリセルアレイ２０２毎に、取り込まれたフェイルデータの数をアドレスライン別に集計し、不良メモリセルが存在するアドレスラインを各メモリセルアレイ２０２に設けられているスペアラインＳＣ、ＳＲで救済が可能か否かを演算処理する。
さらに、演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、不良メモリセルが検出されていないメモリセルアレイが存在する場合には、アドレス発生器２４からそのメモリセルアレイに対するアドレス信号を発生させないで次に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。つまり、不良メモリセルが検出されていないメモリセルアレイの救済解析処理は行なわず、次に救済解析処理すべきメモリセルアレイの救済解析処理を直ちに実行させる。
上述した先行技術の不良救済解析処理方法では、ビット指定部２１によって指定したデータビット（メモリセルアレイ群）のフェイルデータを１ビットずつアドレス信号によって読み出して演算処理部２３に送り込んでいる。具体的に説明すると、図７に示した多ビットの被試験メモリ２００の場合には、複数のメモリセルアレイ群２０１−０、２０１−１、２０１−２、・・・、２０１−Ｎを１群ずつビット指定部２１で指定し、Ｎ＋１個のメモリセルアレイ群２０１−０、２０１−１、２０１−２、・・・を１群ずつ救済解析処理を行なっている。従って、救済解析処理に要する時間が相当に長くなるという欠点があった。
さらに、同時に多数個のリダンダンシ構成の多ビットメモリを試験する場合には、各被試験メモリ毎に、図６に示した不良解析メモリ１１８と図５に示した不良救済解析処理装置１１９を設け、これら多数個の不良解析メモリ１１８及び不良救済解析処理装置１１９をそれぞれ同時平行して動作させ、各被試験メモリの不良救済解析処理を実行している。
この場合、不良メモリセルの数が多く存在する被試験メモリの不良救済解析処理を実行する不良救済解析処理装置は当然にその処理時間が長くなるため、その処理速度は低下する。その結果、残りの被試験メモリの不良救済解析処理が完了している場合には、これら不良救済解析処理が完了している不良救済解析処理装置の動作を停止させ、待たせた状態で不良救済解析処理が続けられることになる。よって、１つでも不良救済解析処理に時間が掛かる不良救済解析処理装置が存在すると、装置全体の不良救済解析処理時間は最も長く掛かった不良救済解析処理装置の処理時間となってしまうから、不良救済解析処理を高速化することができないという不都合があった。
近年、メモリの大容量化及び多ビット化が進み、リダンダンシ構成のメモリの不良救済解析処理時間は益々増大する傾向にある。このため、不良救済解析処理を高速化することが強く求められている。
発明の開示
この発明の１つの目的は、リダンダンシ構成のメモリの不良救済解析処理を高速化することができる不良救済解析処理方法を提供することである。
この発明の他の目的は、リダンダンシ構成のメモリの不良救済解析処理を高速化することができる不良救済解析処理装置を備えたメモリ試験装置を提供することである。
上記目的を達成するために、この発明の一面においては、リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを記憶する不良解析メモリと、試験終了後にこの不良解析メモリから読み出された上記フェイルデータに基づいて被試験メモリの不良メモリセルの救済が可能か否かを解析する不良救済解析処理装置とを具備するメモリ試験装置において実行される不良救済解析処理方法であって、上記不良解析メモリの複数の指定したデータビットメモリ領域からフェイルデータを順次に読み出して対応する複数の救済解析ユニットにそれぞれ配分するステップと、上記複数の救済解析ユニットを同時に並行して動作させ、上記不良解析メモリから読み出したフェイルデータに対応する不良メモリセルの救済解析処理を同時に並行して実行させるステップとを含む不良救済解析処理方法が提供される。
好ましい一実施例においては、上記不良救済解析処理方法は、救済解析処理が実行されていない未処理のデータビットメモリ領域が存在するか否かをチェックするステップをさらに含み、未処理のデータビットメモリ領域が検出された場合には、各救済解析ユニットは、自己に割当てられた救済解析処理すべきデータビットメモリ領域のフェイルデータに対する救済解析処理が完了すると、この検出された未処理のデータビットメモリ領域のフェイルデータに対する救済解析処理を直ちに実行する。
また、上記不良解析メモリの複数の指定したデータビットメモリ領域からフェイルデータを順次に読み出すステップは、上記複数の救済解析ユニットからそれぞれ出力される複数の指定データビットメモリ領域に対するアドレス信号を順次に切り換えて上記不良解析メモリに印加するステップを含み、上記複数のアドレス信号を順次に切り換える周期は、各指定データビットメモリ領域に対するアドレス信号の周期を、指定したデータビットメモリ領域の個数で割り算した周期であり、上記不良解析メモリから読み出されるフェイルデータは、上記不良解析メモリに印加される上記アドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイルデータである。
この発明の他の面においては、リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを記憶する不良解析メモリと、複数の救済解析ユニットであって、各救済解析ユニットは、上記不良解析メモリの複数のデータビットメモリ領域にそれぞれ記憶されたフェイルデータの内、任意のデータビットメモリ領域を指定してそのフェイルデータを読み出し、この読み出したフェイルデータに関連するメモリセルアレイの救済が可能か否かを解析するように構成されている複数の救済解析ユニットと、上記複数の救済解析ユニットからそれぞれ出力されるアドレス信号を上記不良解析メモリに順次に切り換えて印加するアクセス制御手段と、上記不良解析メモリの上記複数の指定データビットメモリ領域からそれぞれ読み出されるフェイルデータを対応する上記複数の救済解析ユニットにそれぞれ配分するデータ分配手段と、上記複数の救済解析ユニットの救済解析処理動作を制御する制御部とを具備するメモリ試験装置が提供される。
好ましい一実施例においては、上記複数の救済解析ユニットは各別にアドレス発生器を具備し、このアドレス発生器から指定したデータビットメモリ領域に対するアドレス信号を発生させることにより、他の救済解析ユニットの動作とは関係なく独立して上記不良解析メモリをアクセスできるように構成されている。
また、上記アクセス制御手段は、上記複数の救済解析ユニットからそれぞれ出力される複数の指定データビットメモリ領域に対するアドレス信号を順次に切り換えて上記不良解析メモリに印加するように構成されており、上記複数のアドレス信号を順次に切り換える周期は各指定データビットメモリ領域に対するアドレス信号の周期を、指定したデータビットメモリ領域の個数で割り算した周期であり、上記不良解析メモリから読み出されるフェイルデータは、上記不良解析メモリに印加される上記アドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイルデータである。
また、上記制御部は、上記複数の救済解析ユニットに解析開始信号、ビット指定信号、ロード信号をそれぞれ印加すると共に、各救済解析ユニットから解析終了信号を受信して上記複数の救済解析ユニットの救済解析処理動作を制御する。
その上、上記制御部は、指定されたデータビットメモリ領域のフェイルデータに関連するメモリセルアレイに対する救済解析処理動作を完了した救済解析ユニットが解析終了信号を送信する毎に、救済解析処理が実行されていない未処理のデータビットメモリ領域の有無を検出する未処理データビット検出手段と、未処理のデータビットメモリ領域が検出された場合には、救済解析処理動作が完了した救済解析ユニットに印加しているビット指定信号をこの検出された未処理のデータビットメモリ領域に対するビット指定信号に更新するデータビット更新手段とを具備する。
上記被試験メモリが多ビットのメモリである場合には、上記不良解析メモリは少なくとも上記被試験メモリのビット数と同数のデータビットメモリ領域を含み、上記多ビットの被試験メモリの各データビットのフェイルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶される。
また、上記被試験メモリが多ビットでない１ビットのメモリである場合には、上記不良解析メモリは少なくとも上記被試験メモリのメモリセルアレイの数と同数のデータビットメモリ領域を含み、上記被試験メモリの各メモリセルアレイのフェイルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶される。
この発明による不良救済解析処理方法及びこの不良救済解析処理方法を実施するメモリ試験装置によれば、同時に複数のデータビット又は複数のメモリセルアレイを救済解析処理することができるから、救済解析ユニットの数をＮとすればＮ倍の速度で不良救済解析処理を実行することが可能となる。
さらに、各救済解析ユニットはそれぞれが独立して動作し、自己に割当てられたデータビット又はメモリセルアレイの救済解析処理動作が完了すると、次の未処理のデータビット又はメモリセルアレイに対する救済解析処理動作を実行する。よって、１つの救済解析ユニットが不良メモリセルの数が多いメモリセルアレイの救済解析処理を行っているために、その救済解析処理に時間が掛かって救済解析処理動作の完了が遅れても、残りの救済解析ユニットが未処理のデータビット又はメモリセルアレイを順次に救済解析処理するから、不良メモリセルが特定のメモリセルアレイに偏って存在しても、全体の救済解析処理時間は相当に短くなる。従って、先行技術の欠点を解消することができる。
発明を実施するための最良の形態
以下、この発明の好ましい実施例について図１〜図３を参照して詳細に説明する。しかしながら、この発明は多くの異なる形態で実施可能であるから、以下に述べる実施例にこの発明が限定されると解釈するべきではない。後述の実施例は、以下の開示が十分で、完全なものであり、この発明の範囲をこの分野の技術者に十分に知らせるために提供されるものである。
図１はこの発明によるメモリの不良救済解析処理方法を実施する不良救済解析処理装置を備えたこの発明によるメモリ試験装置の一実施例の概略の構成を示すブロックであり、図２は図１に示した不良救済解析処理装置の詳細な構成を示すブロック図である。このメモリ試験装置において、不良解析メモリ１１８は図６を参照して既に説明した先行技術の不良解析メモリ１１８と同じ構成のものでよいので、その詳細な構成は図示しない。なお、図１及び図２において、図５に示された素子や部分と対応する素子や部分には同一符号を付けて示し、必要のない限りそれらの説明を省略する。
この実施例においては不良救済解析処理装置１１９が制御部１０と、第１及び第２の２つの救済解析ユニット２０Ａ及び２０Ｂと、アクセス制御器３０と、データ分配器４０と、ユニット選択信号生成器５０とによって構成されている点と、制御部１０に未処理データビット検出器１１及びデータビット更新装置１２をさらに設けた点に特徴がある。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂの個々の構成は、図５に示した先行技術の救済解析ユニット２０と同じ構成のものでよい。従って、この実施例でも、図２に示すように、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂのそれぞれは、ビット指定レジスタ２１Ａ、アンドゲート群２１Ｂ及びこのアンドゲート群２１Ｂの論理和を取る１つのオアゲート２１Ｃよりなるビット指定部２１と、このビット指定部２１から出力されるデータを一時記憶するラッチ回路２２と、このラッチ回路２２から読み出されるデータの演算を行なう演算処理部２３と、不良メモリセルが検出されたメモリセルアレイを記憶するブロックフェイルメモリ２５と、救済解析処理を行なう際に不良解析メモリ１１８のアドレスにアクセスするアドレス信号を発生するアドレス発生器２４とによって構成されている。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂは、制御部１０から解析開始信号ＡＬＳＲＴ１及びＡＬＳＲＴ２をそれぞれ受信すると、救済解析動作を開始し、アドレス発生器２４からアドレス信号ＦＡＤＲ１及びＦＡＤＲ２の発生を開始させる。それぞれのアドレス発生器２４から出力されるアドレス信号ＦＡＤＲ１及びＦＡＤＲ２はアクセス制御器３０を通じて不良解析メモリ１１８に印加される。アクセス制御器３０は第１及び第２の救済解析ユニット２０Ａ及び２０Ｂからそれぞれ出力されるアドレス信号ＦＡＤＲ１及びＦＡＤＲ２を交互に切り換えて不良解析メモリ１１８に印加する。従って、２つの救済解析ユニット２０Ａ及び２０Ｂは交互に不良解析メモリ１１８にアクセスしてその記憶部ＡＦＭから不良メモリセル情報となるフェイルデータＦＡＩＬを読み出すことになる。アクセス制御器３０は、例えばマルチプレクサによって構成することができる。
不良解析メモリ１１８から読み出されたフェイルデータＦＡＩＬは伝送ライン６０を通じて不良救済解析処理装置１１９のデータ分配器４０に送られる。このデータ分配器４０は第１及び第２の２つのラッチ回路４１及び４２と、１つのインバータ４３とを備えており、フェイルデータＦＡＩＬはこれらラッチ回路４１及び４２のデータ入力端子Ｄにそれぞれ印加される。ラッチ回路４１及び４２の他方の入力端子Ｇはそれぞれ反転入力端子であり、第１のラッチ回路４１の反転入力端子Ｇはユニット選択信号生成器５０の出力端子に直接接続されており、第２のラッチ回路４２の反転入力端子Ｇはインバータ４３を通じてユニット選択信号生成器５０の出力端子に接続されている。
ユニット選択信号生成器５０は第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２とが印加される１つのオアゲートと、このオアゲートの出力信号がクロック端子ＣＫに印加される１つのラッチ回路とから構成されており、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂをそれそれ選択するユニット選択信号ＵＮＳＥＬを生成する。このユニット選択信号生成器５０から出力されるユニット選択信号ＵＮＳＥＬは上記したようにデータ分配器４０の第１及び第２のラッチ回路４１及び４２の反転入力端子Ｇに供給されると共に、図１に示すように、アクセス制御器３０の制御端子に供給される。
データ分配器４０は不良解析メモリ１１８から入力されたフェイルデータＦＡＩＬを、ユニット選択信号ＵＮＳＥＬの制御により、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂに交互に供給するように構成されている。具体的には、第１の救済解析ユニット２０Ａが不良解析メモリ１１８にアドレス信号ＦＡＤＲ１を与えてアクセスした場合には、不良解析メモリ１１８のアドレスから読み出されたフェイルデータＦＡＩＬを第１の救済解析ユニット２０Ａに入力する。また、第２の救済解析ユニット２０Ｂが不良解析メモリ１１８にアドレス信号ＦＡＤＲ２を与えてアクセスした場合には、不良解析メモリ１１８のアドレスから読み出されたフェイルデータＦＡＩＬを第２の救済解析ユニット２０Ｂに入力するように構成されている。
１つのデータビット（１つのメモリセルアレイ群）に対する救済解析動作が終了すると、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂは制御部１０に解析終了信号ＡＬＥＮＤ１及びＡＬＥＮＤ２をそれぞれ送る。
次に、図３に示すタイミングチャートを参照して上記構成の不良救済解析処理装置１１９の動作についてさらに説明する。
ユニット選択信号生成器５０に入力される第１及び第２のクロック信号ＣＫ１及びＣＫ２は、図３Ａ及び図３Ｃにそれぞれ示すように、時間２Ｔの周期でそれぞれ発生され、かつ互いに時間Ｔの位相差を有している。従って、ユニット選択信号生成器５０には第１及び第２のクロック信号ＣＫ１及びＣＫ２が周期Ｔで交互に入力される。
ユニット選択信号生成器５０は、第１のクロック信号ＣＫ１の立ち上がりのタイミング毎に論理「１」から論理「０」に反転し、かつ第２のクロック信号ＣＫ２の立ち上がりのタイミング毎に論理「０」から論理「１」に反転する図３Ｅに示すユニット選択信号ＵＮＳＥＬを生成する。このユニット選択信号ＵＮＳＥＬは、この実施例では第１及び第２のクロック信号ＣＫ１及びＣＫ２が周期２Ｔで、かつ位相差Ｔで発生されるから、図３Ｅに示すように、時間Ｔ毎に論理「０」と論理「１」が交互する短形波となる。
第１救済解析ユニット２０Ａにおいて、演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、この第１救済解析ユニット２０Ａが救済解析処理しようとするデータビット（メモリセルアレイ群）のメモリセルアレイに不良メモリセルが存在しない場合には、アドレス発生器２４からそのメモリセルアレイに対するアドレス信号を発生させないで次に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。つまり、不良メモリセルが検出されていないメモリセルアレイの救済解析処理は行なわず、次に救済解析処理すべきメモリセルアレイの救済解析処理を直ちに実行させる。アドレス発生器２４は第１クロック信号ＣＫ１の立ち上がりに同期して、図３Ｂに示すように、アドレス信号ＦＡＤＲ１（アドレスａ、ａ＋１、ａ＋２、ａ＋３、・・・）を発生する。
同様に、第２救済解析ユニット２０Ｂにおいても、演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、この第２救済解析ユニット２０Ａが救済解析処理しようとするデータビット（第１救済解析ユニット２０Ａが救済解析処理しようとするデータビットとは異なるデータビット）のメモリセルアレイに不良メモリセルが存在しない場合には、アドレス発生器２４からそのメモリセルアレイに対するアドレス信号を発生させないで次に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。第２救済解析ユニット２０Ｂのアドレス発生器２４は第２クロック信号ＣＫ２の立ち上がりに同期して、図３Ｄに示すように、アドレス信号ＦＡＤＲ２（アドレスｂ、ｂ＋１、ｂ＋２、ｂ＋３、・・・）を発生する。
アクセス制御器３０はユニット選択信号ＵＮＳＥＬに同期して、図３Ｆに示すように、アドレス信号ＦＡＤＲ１とアドレス信号ＦＡＤＲ２とを周期Ｔで交互に切り換えて出力する。その結果、アクセス制御器３０からはアドレスａ、ｂ、ａ＋１、ｂ＋１、ａ＋２、ｂ＋２、ａ＋３、ｂ＋３、・・・の順序のアドレス信号ＦＡＤＲが出力され、不良解析メモリ１１８に印加される。このアドレス信号ＦＡＤＲ１とＦＡＤＲ２とが切り換わる速度は第１クロックＣＫ１及び第２クロックＣＫ２の周期２Ｔの１／２であるから、クロック信号の２倍の速度で切り換わるアドレス信号ＦＡＤＲ１及びＦＡＤＲ２よりなるアドレス信号ＦＡＤＲが不良解析メモリ１１８に印加されることになる。
不良解析メモリ１１８はこの２倍の速度で切り換わるアドレス信号ＦＡＤＲでアクセスされるから、その記憶部ＡＦＭからは２つのデータビットにそれぞれ存在するフェイルデータＦＤ（ａ）、ＦＤ（ａ＋１）、ＦＤ（ａ＋２）、・・・及びＦＤ（ｂ）、ＦＤ（ｂ＋１）、ＦＤ（ｂ＋２）、・・・が周期Ｔで交互するフェイルデータＦＡＩＬが、図３Ｇに示すように、ＦＤ（ａ）、ＦＤ（ｂ）、ＦＤ（ａ＋１）、ＦＤ（ｂ＋１）、ＦＤ（ａ＋２）、ＦＤ（ｂ＋２）、・・・の順序で読み出される。即ち、読み出し周期もＴとなるから２つのデータビットにそれぞれ存在するフェイルデータがクロック信号の２倍の速度で切り換わるフェイルデータＦＡＩＬが読み出される。この２倍の速度で切り換わるフェイルデータは伝送ライン６０を通じてデータ分配器４０に入力される。
データ分配器４０において、第１及び第２のラッチ回路４１及び４２は、図３Ｅに示すユニット選択信号ＵＮＳＥＬの制御によって、交互にフェイルデータＦＡＩＬを取り込む。これらラッチ回路４１及び４２は次の第１及び第２のクロック信号ＣＬＫ１及びＣＬＫ２がそれぞれ印加されるまで取り込んだフェイルデータを保持するから、第１ラッチ回路４１にラッチされたフェイルデータＦＡＩＬ１は、図３Ｈに示すように、周期２Ｔ毎に切り換わり、同様に、第２ラッチ回路４２にラッチされたフェイルデータＦＡＩＬ２も、図３Ｉに示すように、周期２Ｔ毎に切り換わる。
第１及び第２のラッチ回路４１及び４２にラッチされたフェイルデータＦＡＩＬ１及びＦＡＩＬ２は第１及び第２の救済解析ユニット２０Ａ及び２０Ｂのビット指定部２１のアンドゲート群２１Ｂの他方の入力端子にそれぞれ供給される。その結果、両救済解析ユニット２０Ａ、２０Ｂのビット指定レジスタ２１Ａ、２１Ａによってそれぞれ指定されたデータビット（メモリセルアレイ群）のフェイルデータがオアゲート２１Ｃ、２１Ｃをそれぞれ通じてラッチ回路２２、２２に与えられ、ラッチされる。図３Ｊは第１救済解析ユニット２０Ａのラッチ回路２２にラッチされたフェイルデータＦＦ１を示し、図３Ｋは第２救済解析ユニット２０Ｂのラッチ回路２２にラッチされたフェイルデータＦＦ２を示す。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂの演算処理部２３、２３はそれぞれ、各メモリセルアレイ２０２毎に、取り込まれたフェイルデータの数をアドレスライン別に集計し、不良メモリセルが存在するアドレスラインを各メモリセルアレイ２０２に設けられているスペアラインＳＣ、ＳＲで救済が可能か否かを演算処理する。また、各演算処理部２３はブロックフェイルメモリ２５の記憶データを読み出し、不良メモリセルが検出されていないメモリセルアレイの場合には救済解析処理を行なわず、次に救済解析処理すべきメモリセルアレイの救済解析処理を直ちに実行させる。
このように、この実施例では、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂのアドレス発生器２４、２４からそれぞれ発生したアドレス信号ＦＡＤＲ１及びＦＡＤＲ２の速度の２倍の速度で不良解析メモリ１１８にアクセスし、不良解析メモリ１１８のアドレスから順次に２つのデータビットのフェイルデータＦＡＩＬ１及びＦＡＩＬ２をそれぞれ読み出して第１及び第２の救済解析ユニット２０Ａ及び２０Ｂにそれぞれ取り込み、被試験メモリ２００の複数のデータビット（メモリセルアレイ群）２０１−０、２０１−１、２０１−２、・・・の各メモリセルアレイをスペアラインＳＣ、ＳＲによって救済できるか否かの解析処理を行なうように構成したものである。つまり、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂがそれぞれ１データビット（１メモリセルアレイ群）ずつ同時に平行して不良救済解析処理を行なうように構成したものである。
ここで、アクセス制御器３０から不良解析メモリ１１８へアドレス信号ＦＡＤＲを伝送する伝送ライン６１と、不良解析メモリ１１８から不良救済解析処理装置１１９へフェイルデータＦＡＩＬを伝送する伝送ライン６０はそれぞれ、例えば１６ビット或いは３２ビット程度の多ビットの伝送ラインであるため、第１及び第２の救済解析ユニット２０Ａ及び２０Ｂ毎に独立して敷設することは難しい。このため、この実施例では伝送ライン６０及び６１を時分割して２つの救済解析ユニット２０Ａ及び２０Ｂで利用するように構成されている。
伝送ライン６０及び６１を時分割して利用するけれど、両救済解析ユニット２０Ａ及び２０Ｂは独自にアドレス発生器２４を装備しているから、制御器１０から解析開始信号ＡＬＳＲＴ１及びＡＬＳＲＴ２をそれぞれ受信すると、両救済解析ユニット２０Ａ及び２０Ｂは独自に救済解析処理を開始することができる。
第１及び第２の救済解析ユニット２０Ａ及び２０Ｂは指定されたデータビットの救済解析処理を完了すると、制御器１０に解析終了信号ＡＬＥＮＤ１及びＡＬＥＮＤ２をそれぞれ送信する。制御器１０は、解析終了信号ＡＬＥＮＤ１及びＡＬＥＮＤ２を受信すると、未処理データビット検出器１１を起動し、未処理データビットの有無を検索する。未処理データビットが検出されると、その未処理データビットの情報をデータビット更新装置１２に与える。このデータビット更新装置１２は解析終了信号ＡＬＥＮＤ１又はＡＬＥＮＤ２を送信した救済解析ユニット２０Ａ又は２０Ｂのビット指定レジスタ２１Ａに与えているビット指定信号ＢＩＴＳＰを検出された未処理データビットに更新する。
従って、一方の救済解析ユニット、例えば第１救済解析ユニット２０Ａが自己に割当てられたデータビットに対応したメモリセルアレイ群、例えばビット１メモリセルアレイ群２０１−０の救済解析処理が未だ終了していない状態において第２救済解析ユニット２０Ｂが自己に割当てられたデータビットに対応したメモリセルアレイ群、例えばビット２メモリセルアレイ群２０１−１の救済解析処理を終了した場合には、制御部１０は第２救済解析ユニット２０Ｂに対して３番目のデータビットｂｉｔ−２を指定し、第２救済解析ユニット２０Ｂにビット３メモリセルアレイ群２０１−２の救済解析処理を実行させる。その後第１救済解析ユニット２０Ａがビット１メモリセルアレイ群２０１−０の救済解析処理を終了すると、制御部１０は第１救済解析ユニット２０Ａに４番目のデータビットｂｉｔ−３を指定し、この第１救済解析ユニット２０Ａにビット４メモリセルアレイ群２０１−３の救済解析処理を実行させる。
このように、上記実施例によれば、一方の救済解析ユニットの救済解析処理動作の遅れに影響されずに、両救済解析ユニット２０Ａ及び２０Ｂは独自にデータビットの指定を受けて救済解析処理動作を実行することができる。従って、不良メモリセルの数が多く存在するメモリセルアレイの不良救済解析処理を実行する一方の救済解析ユニットの処理速度が低下しても、他方の救済解析ユニットはその不良救済解析処理動作を続行するから、装置全体の不良救済解析処理時間は短縮され、不良救済解析処理を高速化することができる。
つまり、２つの救済解析ユニットを同時に平行して動作させ、一方が他方より先にあるデータビット（メモリセルアレイ群）に対する不良救済解析処理が完了した場合には、その救済解析ユニットは次に不良救済解析すべきデータビットの指定を受けてそのデータビットに対する救済解析処理を実行することができるから、不良メモリセルの数が多いデータビットに対する救済解析処理を実行する救済解析ユニットに処理時間の遅れが生じても、他方の救済解析ユニットが先回りして次のデータビットの不良救済解析処理を実行するから、不良メモリセルの数が特定のメモリセルアレイに偏って存在しても、その影響は軽減され、全体として短時間で不良救済解析処理を完了することができる。
上記実施例では、説明を簡便にするために、不良救済解析処理装置１１９に２つの救済解析ユニット２０Ａ及び２０Ｂを設けたが、３つ或いはそれ以上の同じ構成の救済解析ユニットを不良救済解析処理装置１１９に設けてもよいことは言うまでもない。救済解析ユニットの数をさらに増加させれば、不良救済解析処理をさらに高速化することができる。例えば、不良救済解析ユニットの数がＮ個であれば、不良救済解析時間を１／Ｎにすることが可能である。
また、多ビットのリダンダンシ構成のメモリの各データビットから検出された不良メモリセルを救済可能か否か解析処理する場合について説明したが、この発明は多ビットでない（即ち、１ビットの）リダンダンシ構成のメモリから検出された不良メモリセルを救済可能か否か解析処理する場合にも適用でき、上記実施例と同様に不良救済解析処理を高速化することができる。
被試験メモリが多ビットでない場合には、被試験メモリの複数のメモリセルアレイの不良メモリセルを表わすフェイルデータを、多ビットメモリの場合に各データビット毎の不良メモリセルを表わすフェイルデータを格納する不良解析メモリの複数のデータビットメモリ領域に、それぞれ格納する。つまり、被試験メモリの１つのメモリセルアレイの不良メモリセルを表わすフェイルデータを、不良解析メモリ１１８の対応する１つのデータビットメモリ領域にのみ格納する。従って、被試験メモリが多ビットでない場合には、不良解析メモリ１１８の複数のデータビットメモリ領域からそれぞれ読み出されるフェイルデータは、試験したメモリの複数のメモリセルアレイからそれぞれ検出された不良メモリセルを表わすフェイルデータになる。
以上の説明で明白なように、この発明によれば、共通の不良解析メモリに対して、複数の救済解析ユニットを設け、これら複数の救済解析ユニットによって同時に平行して複数のデータビット又は複数のメモリセルアレイの救済解析処理を実行するから、救済解析処理時間を大幅に短縮することができ、従って、不良救済解析処理を高速化することができるという顕著な利点がある。かくして、メモリの大容量化及び多ビット化に十分に対応することができるメモリの不良救済解析処理方法、及びこの方法を実施するメモリ試験装置を提供することができる。
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施例に限定されるものではなく、添付の請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものであるということを理解すべきである。
【図面の簡単な説明】
図１はこの発明によるメモリの不良救済解析処理方法を実施する不良救済解析処理装置を備えたこの発明によるメモリ試験装置の一実施例の概略の構成を示すブロック図である。
図２は図１に示した不良救済解析処理装置の詳細な構成を示すブロック図である。
図３は図２に示した不良救済解析処理装置の動作を説明するためのタイミングチャートである。
図４は先行技術の一般的なメモリ試験装置の概要を示すブロック図である。
図５は図４に示したメモリ試験装置に使用された不良救済解析処理装置の詳細な一構成を示すブロック図である。
図６は図５に示したメモリ試験装置に使用された不良解析メモリの詳細な一構成を示すブロック図である。
図７は多ビットのリダンダンシ構成のメモリの構成を説明するための斜視図である。
Claims (9)
- リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを記憶する不良解析メモリと、試験終了後にこの不良解析メモリから読み出された上記フェイルデータに基づいて被試験メモリの不良メモリセルの救済が可能か否かを解析する不良救済解析処理装置とを具備するメモリ試験装置において実行される不良救済解析処理方法であって、
上記不良解析メモリのメモリセルアレイ群中の救済解析すべきものとして複数のデータビットメモリ領域を指定し、
これら指定した複数のデータビットメモリ領域とそれぞれ対応する救済解析ユニットにおいて、その指定されたデータビット領域内の不良メモリセルを含むメモリセルアレイに対してのみアドレス発生器から読み出しアドレスを発生し、その読み出しアドレスの発生は上記複数の救済解析ユニット間で時間的に順次ずらして発生させるステップと、
上記読み出しアドレスに対するフェイルデータを順次読み出すステップと、
上記読み出されたフェイルデータを対応する上記複数の救済解析ユニットにそれぞれ配分するステップと、
上記複数の救済解析ユニットを同時に並行して動作させ、上記不良解析メモリから読み出したフェイルデータに対応する不良メモリセルの救済解析処理を同時に並行して実行させるステップ
とを含むことを特徴とする不良救済解析処理方法。 - 救済解析処理が実行されていない未処理のデータビットメモリ領域が存在するか否かをチェックするステップをさらに含み、
未処理のデータビットメモリ領域が検出された場合には、各救済解析ユニットは、自己に割当てられた救済解析処理すべきデータビットメモリ領域のフェイルデータに対する救済解析処理が完了すると、この検出された未処理のデータビットメモリ領域のフェイルデータに対する救済解析処理を直ちに実行する
ことを特徴とする特許請求の範囲第１項に記載の不良救済解析処理方法。 - 上記読み出しアドレスは上記データビットメモリ領域を指定するアドレスビット及び、そのビットメモリ領域内の不良セルを含むメモリセルアレイを指定するビットを含み、
上記読み出しアドレスを発生するステップは、上記複数の救済解析ユニットからそれぞれ出力される読み出しアドレス信号を順次に切り換えて上記不良解析メモリに印加するステップを含み、
上記読み出しアドレス信号を順次に切り換える周期は、各指定データビットメモリ領域を指定するビットを含む上記アドレス信号発生周期を、指定したデータビットメモリ領域の個数で割り算した周期であり、
上記不良解析メモリから読み出されるフェイルデータは、上記不良解析メモリに印加される上記アドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイルデータである
ことを特徴とする特許請求の範囲第１項又は第２項に記載の不良救済解析処理方法。 - リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを記憶する不良解析メモリと、
複数の救済解析ユニットであって、各救済解析ユニットは、上記不良解析メモリの複数のデータビットメモリ領域にそれぞれ記憶されたフェイルデータの内、任意のデータビットメモリ領域を指定してそのフェイルデータを読み出し、この読み出したフェイルデータに関連するメモリセルアレイの救済が可能か否かを解析するように構成されている複数の救済解析ユニットと、
上記複数の救済解析ユニットのアドレス発生器からそれぞれ出力されるアドレス信号を上記不良解析メモリに順次に切り換えて印加するアクセス制御手段と、
上記不良解析メモリの上記複数の指定データビットメモリ領域に対応して、読み出しアドレスを時間的にずらして順次発生させて、フェイルデータを順次読み出し、読み出され たフェイルデータを対応する上記複数の救済解析ユニットにそれぞれ配分するデータ分配手段と、
上記複数の救済解析ユニットの救済解析処理動作を制御する制御部
とを具備することを特徴とするメモリ試験装置。 - 上記複数の救済解析ユニットは各別にアドレス発生器を具備し、このアドレス発生器から指定したデータビットメモリ領域に対するアドレス信号を発生させることにより、他の救済解析ユニットの動作とは関係なく独立して上記不良解析メモリをアクセスできるように構成されていることを特徴とする特許請求の範囲第４項に記載のメモリ試験装置。
- 上記アクセス制御手段は、上記複数の救済解析ユニットからそれぞれ出力される複数の指定データビットメモリ領域に対するアドレス信号を順次に切り換えて上記不良解析メモリに印加するように構成されており、
上記複数のアドレス信号を順次に切り換える周期は各指定データビットメモリ領域に対するアドレス信号の周期を、指定したデータビットメモリ領域の個数で割り算した周期であり、
上記不良解析メモリから読み出されるフェイルデータは、上記不良解析メモリに印加される上記アドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイルデータである
ことを特徴とする特許請求の範囲第４項に記載のメモリ試験装置。 - 上記制御部は、上記複数の救済解析ユニットに解析開始信号、ビット指定信号、ロード信号をそれぞれ印加すると共に、各救済解析ユニットから解析終了信号を受信して上記複数の救済解析ユニットの救済解析処理動作を制御し、
さらに、上記制御部は、
指定されたデータビットメモリ領域のフェイルデータに関連するメモリセルアレイに対する救済解析処理動作を完了した救済解析ユニットが解析終了信号を送信する毎に、救済解析処理が実行されていない未処理のデータビットメモリ領域の有無を検出する未処理データビット検出手段と、
未処理のデータビットメモリ領域が検出された場合には、救済解析処理動作が完了した救済解析ユニットに印加しているビット指定信号をこの検出された未処理のデータビットメモリ領域に対するビット指定信号に更新するデータビット更新手段
とを具備することを特徴とする特許請求の範囲第４項、第５項又は第６項のいずれか１つに記載のメモリ試験装置。 - 上記被試験メモリは多ビットのメモリであり、
上記不良解析メモリは少なくとも上記被試験メモリのビット数と同数のデータビットメモリ領域を含み、上記多ビットの被試験メモリの各データビットのフェイルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶される
ことを特徴とする特許請求の範囲第４項、第５項又は第６項のいずれか１つに記載のメモリ試験装置。 - 上記被試験メモリは１ビットのメモリであり、
上記不良解析メモリは少なくとも上記被試験メモリのメモリセルアレイの数と同数のデータビットメモリ領域を含み、上記被試験メモリの各メモリセルアレイのフェイルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶される
ことを特徴とする特許請求の範囲第４項、第５項又は第６項のいずれか１つに記載のメモリ試験装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000318887 | 2000-10-19 | ||
| JP2000318887 | 2000-10-19 | ||
| PCT/JP2001/009217 WO2002033708A1 (fr) | 2000-10-19 | 2001-10-19 | Procede de traitement -par analyse- de la reparation de defauts de memoire et appareil d'essai de memoire mettant en oeuvre ce procede |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002033708A1 JPWO2002033708A1 (ja) | 2004-02-26 |
| JP3923428B2 true JP3923428B2 (ja) | 2007-05-30 |
Family
ID=18797443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002537013A Expired - Fee Related JP3923428B2 (ja) | 2000-10-19 | 2001-10-19 | メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6907385B2 (ja) |
| JP (1) | JP3923428B2 (ja) |
| KR (1) | KR100529743B1 (ja) |
| WO (1) | WO2002033708A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7069377B2 (en) * | 2003-05-08 | 2006-06-27 | Micron Technology, Inc. | Scratch control memory array in a flash memory device |
| EP1653239B1 (en) * | 2003-05-15 | 2007-11-14 | Advantest Corporation | Test apparatus with waveform formatter |
| JP4130811B2 (ja) * | 2004-03-24 | 2008-08-06 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP4439009B2 (ja) * | 2005-09-15 | 2010-03-24 | 株式会社アドバンテスト | 試験装置、試験方法、解析装置及びプログラム |
| US20080270854A1 (en) * | 2007-04-24 | 2008-10-30 | Micron Technology, Inc. | System and method for running test and redundancy analysis in parallel |
| US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
| TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
| JP2011129218A (ja) | 2009-12-18 | 2011-06-30 | Toshiba Corp | 不良解析方法、不良解析装置および不良解析プログラム |
| KR102650154B1 (ko) * | 2016-12-08 | 2024-03-22 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
| US10643735B1 (en) * | 2017-10-27 | 2020-05-05 | Pdf Solutions, Inc. | Passive array test structure for cross-point memory characterization |
| CN112216335B (zh) * | 2019-07-09 | 2022-12-02 | 长鑫存储技术有限公司 | 存储器故障处理方法和装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
| US4460997A (en) * | 1981-07-15 | 1984-07-17 | Pacific Western Systems Inc. | Memory tester having memory repair analysis capability |
| US4736373A (en) * | 1981-08-03 | 1988-04-05 | Pacific Western Systems, Inc. | Memory tester having concurrent failure data readout and memory repair analysis |
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JP2577120Y2 (ja) * | 1993-04-15 | 1998-07-23 | 株式会社アドバンテスト | 過剰パルス印加の禁止回路 |
| JPH0935496A (ja) * | 1995-07-12 | 1997-02-07 | Advantest Corp | メモリ試験装置 |
| JPH0963300A (ja) * | 1995-08-22 | 1997-03-07 | Advantest Corp | 半導体メモリ試験装置のフェイル解析装置 |
| WO1997011381A1 (fr) * | 1995-09-22 | 1997-03-27 | Advantest Corporation | Controleur de memoire |
| JP3547065B2 (ja) * | 1996-11-19 | 2004-07-28 | 株式会社アドバンテスト | メモリ試験装置 |
| TW374951B (en) * | 1997-04-30 | 1999-11-21 | Toshiba Corp | Semiconductor memory |
| JP2000091388A (ja) * | 1998-09-08 | 2000-03-31 | Hitachi Electronics Eng Co Ltd | Ｉｃ試験装置の救済判定方式 |
| US6459292B1 (en) * | 1999-04-30 | 2002-10-01 | Advantest Corporation | Testing system for semiconductor device |
-
2001
- 2001-10-19 US US10/399,082 patent/US6907385B2/en not_active Expired - Fee Related
- 2001-10-19 WO PCT/JP2001/009217 patent/WO2002033708A1/ja active IP Right Grant
- 2001-10-19 KR KR10-2003-7004770A patent/KR100529743B1/ko not_active IP Right Cessation
- 2001-10-19 JP JP2002537013A patent/JP3923428B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030236648A1 (en) | 2003-12-25 |
| US6907385B2 (en) | 2005-06-14 |
| KR100529743B1 (ko) | 2005-11-17 |
| KR20030036884A (ko) | 2003-05-09 |
| JPWO2002033708A1 (ja) | 2004-02-26 |
| WO2002033708A1 (fr) | 2002-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6560740B1 (en) | Apparatus and method for programmable built-in self-test and self-repair of embedded memory | |
| KR970004074B1 (ko) | 메모리 장치 및 이를 포함한 집적 회로 | |
| US9548137B2 (en) | Integrated circuit defect detection and repair | |
| US6681358B1 (en) | Parallel testing of a multiport memory | |
| KR101025407B1 (ko) | 테스트 데이터 처리 디바이스 및 방법, 테스트 장치 및 컴퓨터 판독가능 매체 | |
| US7184915B2 (en) | Tiered built-in self-test (BIST) architecture for testing distributed memory modules | |
| US7143326B2 (en) | Test system algorithmic program generators | |
| EP0472818A2 (en) | Built-in self test for integrated circuits | |
| US5506959A (en) | Method and apparatus for testing electronic memories for the presence of multiple cell coupling faults | |
| US6510530B1 (en) | At-speed built-in self testing of multi-port compact sRAMs | |
| WO1997004459A1 (en) | Built in self test (bist) for multiple rams | |
| US6993696B1 (en) | Semiconductor memory device with built-in self test circuit operating at high rate | |
| JP3923428B2 (ja) | メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 | |
| US20050088888A1 (en) | Method for testing embedded DRAM arrays | |
| KR100544213B1 (ko) | 데이터 직렬변환기를 구비한 반도체 테스터 | |
| US7139946B2 (en) | Method and test circuit for testing memory internal write enable | |
| US7681096B2 (en) | Semiconductor integrated circuit, BIST circuit, design program of BIST circuit, design device of BIST circuit and test method of memory | |
| US7315479B2 (en) | Redundant memory incorporating serially-connected relief information storage | |
| JPH11111000A (ja) | 半導体メモリの故障自己診断装置 | |
| US6438048B1 (en) | Nonvolatile memory and high speed memory test method | |
| US20030154426A1 (en) | Method and apparatus for programmable BIST and an optional error counter | |
| US7073105B2 (en) | ABIST address generation | |
| JPWO2002037504A1 (ja) | メモリの不良救済解析処理方法及びメモリ試験装置 | |
| JPH07307100A (ja) | メモリ集積回路 | |
| WO2002039458A1 (en) | AT-SPEED BUILT-IN SELF TESTING OF MULTI-PORT COMPACT sRAMs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061107 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |