WO2002033708A1 - Procede de traitement -par analyse- de la reparation de defauts de memoire et appareil d'essai de memoire mettant en oeuvre ce procede - Google Patents

Procede de traitement -par analyse- de la reparation de defauts de memoire et appareil d'essai de memoire mettant en oeuvre ce procede Download PDF

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WO2002033708A1
WO2002033708A1 PCT/JP2001/009217 JP0109217W WO0233708A1 WO 2002033708 A1 WO2002033708 A1 WO 2002033708A1 JP 0109217 W JP0109217 W JP 0109217W WO 0233708 A1 WO0233708 A1 WO 0233708A1
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repair
data bit
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Takahiro Yasui
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Advantest Corporation
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    • G11C2029/5606—Error catch memory

Definitions

  • the present invention implements a memory failure analysis processing method for analyzing whether or not a defective memory cell existing in a memory having a redundancy configuration tested by a memory test apparatus can be repaired, and a method for analyzing the memory failure. And a memory test apparatus.
  • memory test equipment for testing various types of semiconductor memory including memories composed of semiconductor integrated circuits (IC) (IC memories)
  • IC memories semiconductor integrated circuits
  • a memory test apparatus that tests a memory in a state of a wafer before a package is provided with a defect relief processing function for determining whether a defective memory cell of a memory having a redundancy configuration described later can be repaired. This is very different from a memory tester that tests packaged memories.
  • FIG. 4 is a block diagram showing a schematic configuration of an example of a prior art memory test device provided with such a failure repair analysis processing device.
  • the memory test device TES is roughly composed of a main controller 1 1 1, a pattern generator 1 1 2, a timing generator 1 1 3, Shape formatter 1 1 4, logical comparator 1 1 5, driver 1 1 6, analog level comparator (hereinafter referred to as comparator) 1 1 7, failure analysis memory 1 1 8, defective relief
  • An analysis processing device 1 19, a logic amplitude reference voltage source 1 21, a comparison reference voltage source 1 2 2, and a device power supply 1 2 3 are provided.
  • the main controller 111 is generally configured by a computer system, stores a test program PM created by a user (programmer) in advance, and controls the entire memory test apparatus according to the test program PM.
  • the main controller 1 1 1 1 is connected to the pattern bus 1 1 2, the timing generator 1 1 3, the waveform formatter 1 1 4, the logic comparator 1 1 5, the failure analysis memory 1 1 8, and the failure relief analysis through the test bus TBUS. It is connected to the processing unit 1 19, the logic amplitude reference voltage source 121, the comparison reference voltage source 122, the device power supply 123, etc.
  • the IC memory (memory under test) 200 to be tested is formed in the semiconductor device WH in this example.
  • various data are set from the main controller 111.
  • the pattern generator 111 supplies test pattern data to the waveform formatter 114 according to the test program PM.
  • the timing generator 113 generates a timing signal (clock pulse) for controlling the operation timing of the waveform formatter 114, the logic comparator 115, and the like.
  • the waveform formatter 114 converts the test pattern data supplied from the pattern generator 112 into a test pattern signal having an actual waveform.
  • This test pattern signal is applied to the memory under test 20 through a dry amplifier 116 that amplifies this signal to a waveform having an amplitude value set by the logical amplitude reference voltage source 121.
  • the test pattern signal is stored in the memory cell at the address of the memory under test 200 designated by the address signal, and the stored content is read in a subsequent read cycle.
  • the response signal read from the memory under test 200 is compared in the comparator 117 with the reference voltage given from the comparison reference voltage source 122, and whether or not it has a predetermined logic level, that is, It is determined whether or not it has a predetermined H logic (high logic) voltage or L logic (low logic) voltage. Responses determined to have a predetermined logic level
  • the answer signal is sent to the logical comparator 115, where it is compared with the expected value signal output from the pattern generator 112, and whether or not the memory under test 200 has output a normal response signal is determined. Is determined.
  • the memory cell at the address of the memory under test 200 from which the response signal has been read is determined to be defective, and a file signal (file data) indicating this is determined.
  • file data file data
  • the failure analysis memory 118 usually has the same operation speed and storage capacity as the memory under test 200, and the same address signal as the address signal applied to the memory under test 200 is used as the failure analysis memory. Applied to 1 18. Further, the failure analysis memory 118 is initialized before the test starts. For example, data of logic "0" is written to all the addresses of the failure analysis memory 118 by initialization, and the test of the memory under test 200 generates file data indicating a mismatch from the logical comparator 115. In each case, file data indicating that the tested memory cell is defective is stored in the address of the failure analysis memory 118, which is the same as the address of the memory cell of the memory under test 200 where the mismatch occurred (for example, logic “1”). Is written.
  • the memory cell at the address of the memory under test 200 from which the response signal has been read is determined to be normal, and a pass signal indicating this is determined. Generated. This path signal is not normally stored in the failure analysis memory 118.
  • the file data stored in the failure analysis memory 118 is read out to the failure repair analysis processing device 120, and it is determined whether the defective memory cell of the tested memory 200 can be repaired. Is determined. Generally, in addition to the address of the defective memory cell of the memory under test 200, the test pattern given to the defective memory cell is also stored in the defect analysis memory 118, and when the test is completed, these data are remedied as defective. The data is read out to the analysis processing device 119 to determine whether or not the defective memory cell can be remedied. Note that in FIG.
  • the dry cells 1 16 and the comparator 1 17 are each represented by one symbol, but in practice, the driver 1 16 has the number of input terminals of the memory under test 200, for example, If the number of input terminals is 5 1 2, 5 1 2 are provided, and the number of comparators 1 17 is the same as the number of output terminals of the memory under test 200 (usually the same number of input terminals and output terminals Provided, the same number as drivers 1 1 6 Is) provided. Also, the waveform format 1 1 4, the logical comparator 1 1 5, the failure analysis memory 1 1 8, the failure relief analysis processing device 1 1 9 etc. are shown in one block, but usually the main controller 1 1 The remaining elements except 1 and the timing generator 112 are provided in the same number as the driver 116 (for example, 512).
  • the storage area of a semiconductor memory is divided into a plurality of storage areas, and each storage area is constituted by a large number of memory cells arranged along a row (row) address line and a column (column) address line, respectively. Have been.
  • a large number of memory cells arranged along the row and column address lines are called a memory cell array in this technical field, and each storage area (each memory cell array) is called a block.
  • the storage capacity of the semiconductor memory is the sum of the storage capacities of the plurality of memory cell arrays.
  • each column spare line includes the same number of memory cells as the column address lines in the memory cell array
  • each row spare line includes the same number of memory cells as the row address lines in the memory cell array.
  • FIG. 7 shows an example of a multi-bit memory with a redundancy configuration.
  • the memory 200 shown in FIG. 7 is an N + 1 bit memory, and stores the data corresponding to the first data bit (bit-0) .Bit 1 Memory cell array group 210-1-0, second data bit Bit 2 memory cell array group 210-1 to store data equivalent to data (bit-l), bit 3 memory cell array to store data corresponding to the third data bit (bit_2) .., N + 1 N
  • the bit N that stores the data corresponding to the 1st data bit (bit-N) N memory cell array Groups 201-N are formed in the same WH Have been. That is, the same number of memory cell array groups as the number of bits of the multi-bit test pattern signal written to the memory 200 are formed on the same wafer WH.
  • Figure 7 shows these memory cell array groups. Is shown three-dimensionally, but is actually formed in a planar shape.
  • a plurality of (six in this example) memory cell arrays 202 are formed inside each of the memory cell array groups 201-0, 201-1, 201-2,.
  • a desired number of column spare lines SC and row spare lines SR are formed in the row (row) address direction ROW and the column (column) address direction C ⁇ L around each memory cell array 202, respectively.
  • this example shows a case where two row and column spare lines SR and SC are formed along one side in the row and column address directions of each memory cell array 202, respectively. Needless to say, the position is not limited to the illustrated example.
  • FIG. 5 is a block diagram showing a schematic configuration of a prior art defect repair analysis processing device 119 used for testing a multi-bit IC memory as shown in FIG. 7, and FIG. FIG. 2 is a block diagram showing a schematic configuration of a prior art failure analysis memory 118 used when testing a bit IC memory.
  • the failure analysis memory 118 includes a storage unit AFM having a data input terminal Dn, an address input terminal An, a data output terminal Qn, and the like, and an address signal supplied from the pattern generator 112.
  • An address signal ADRS supplied from the address selector ADS and an address signal FADR supplied from the defect repair analysis processing device 119 are input to the other input terminal A, and an address signal PADR supplied from the address selector ADS is selected. Is applied to the other input terminal B, and a multiplexer MUX for selecting and outputting one of the address signals.
  • the defect repair analysis processing device 119 includes a control unit 10 that outputs an analysis start signal ALSRT, a bit designation signal BITSP, a load signal LOAD, and the like, and operates under the control of the control unit 10. And a rescue analysis unit 20 to be implemented.
  • the rescue analysis unit 20 includes a bit designating section 21 composed of a bit designating register 21 A, an AND gate group 2 IB, and one OR gate 21 C for performing an OR operation of the AND gate group 21 B, A latch circuit 2 for temporarily storing data output from the bit designating unit 21; an arithmetic processing unit 23 for performing an arithmetic operation on data read from the latch circuit 22; a memory cell array in which a defective memory cell is detected And the address of the failure analysis memory 118 for performing the repair analysis processing. And an address generator 24 for generating an address signal for accessing the address.
  • the rescue analysis unit 20 starts the rescue analysis operation when receiving the analysis start signal ALSRT from the control unit 10, and when the rescue analysis operation of one data bit (one memory cell array group) is completed, the control starts. Send the analysis end signal ALEND to Part 10.
  • the bit designation register 21 A When the load signal LOAD is applied from the control unit 10, the bit designation register 21 A is loaded with the bit designation signal BITSP applied to the data terminal, and the memory under test 20 A to be subjected to the repair analysis processing is loaded. Specifies one data bit of 0 (one of the memory cell array group). Actually, the data bit memory area of the failure analysis 8 in which the failure data of one data bit (memory cell array group) of the memory under test 200 is stored is specified.
  • the AND gate group 21B the bit designating signal BITSP from the bit designating register 21A is applied to one input terminal, and the other input terminal outputs the failure analysis memory data from the failure analysis memory 118. Fail data FAIL read from the terminal Qn is sequentially applied. Therefore, the number of AND gate groups 21B is equal to the number of data bits (memory cell array group) of the memory under test 200, and corresponds to the bit specification signal BITSP from the bit specification register 21A. Only one AND gate is enabled.
  • the multiplexer MUX of the failure analysis memory 118 selects the other input terminal B and supplies it to the other input terminal B from the pattern generator 112 via the address selector ADS.
  • the supplied address signal PADR is supplied to the address input terminal An of the storage unit AFM. Therefore, each time a mismatch occurs in the logical comparator 115, the data input of the storage unit AFM is input to the same address of the storage unit AFM as the address of the defective memory cell of the memory under test 200 in which the mismatch occurred.
  • the fail data FAIL applied to the terminal Dn is stored.
  • “fail data” has the same bit width as the data read from the memory under test 200 when the memory under test 200 is a multi-bit memory. If no mismatch is detected in the logical comparator 115, all the bits are logic ⁇ 0 '', and if a mismatch is detected, the data bit in which the mismatch occurred is logic ⁇ 0 ''. It refers to the data set to "1". For example, if the memory under test 200 is an 8-bit memory and is composed of eight data bits (memory cell array group), the 8-bit data from data bit 1 to data bit 8 Is written to the memory under test 200.
  • the multiplexer MUX of the failure analysis memory 1 18 selects one of the input terminals A, and sends it to the one input terminal A from the address generator 24 of the failure repair analysis processor 1 19 shown in FIG.
  • the received address signal FADR is applied to the address input terminal An of the storage unit AFM to access the file data FAIL stored in the storage unit AFM.
  • Fail data FAIL read from the data output terminal Qn of the storage unit AFM is sequentially supplied to the other input terminal of the AND gate group 21 B of the bit designation unit 21 of the defect repair analysis processing device 119.
  • the bit specification register 21A controls only one of the AND gates 21B corresponding to the specified data bit to the enabled state, so that the failure data FAIL read from the storage unit AFM is specified. Only the failed data bits (memory cell array group) in the memory area are taken out to the latch circuit 22 (one-bit fail data).
  • the 1-bit fail data taken out by the latch circuit 22 is recognized by the address signal generated from the address generator 24 as to which fail data is on which address line of which memory cell array 202. Further, the position (address) of the defective memory cell on the address line is specified and taken into the operation processing unit 23.
  • the c operation processing unit 23 receives the number of fail data taken in for each memory cell array 202. Are summed up for each address line, and whether or not the address line in which the defective memory cell exists can be repaired by the spare lines SC and SR provided in each memory cell array 202 is calculated.
  • the arithmetic processing section 23 reads the stored data in the block file memory 25- If there is a memory cell array in which a defective memory cell has not been detected, the address signal of the memory cell array to be subjected to the next repair analysis processing without generating an address signal for the memory cell array from the address generator 24. Generate. In other words, the repair analysis processing of the memory cell array in which the defective memory cell is not detected is not performed, and the repair analysis processing of the next memory cell array to be subjected to the repair analysis processing is immediately executed.
  • the fail data of the data bit (memory cell array group) designated by the bit designating section 21 is read out by a 1-bit address signal and sent to the arithmetic processing section 23.
  • a plurality of memory cell array groups 210-1-0, 210-1 and 210-1-2 ,..., 2 0 1—N are specified one by one in the bit specification section 21 and N + 1 memory cell array groups 2 0 1—0, 2 0 1—1, 2 0 1, 2, ⁇ ⁇ ⁇ ⁇ Is performing rescue analysis processing for each group. Therefore, there is a disadvantage that the time required for the repair analysis processing is considerably long.
  • the defect analysis memory 118 shown in FIG. 6 and the defect repair analysis processing device 111 shown in FIG. are operated simultaneously and in parallel to execute the defect analysis of each memory under test.
  • the processing time of the defect repair analysis processing device for executing the defect repair analysis processing of the memory under test having a large number of defective memory cells naturally increases, and the processing speed decreases.
  • the operation of the defect relief analysis processing device in which the defect repair analysis processing has been completed is stopped, and the defect relief is performed in a state of waiting.
  • the analysis process will be continued. Therefore, if there is a failure repair analysis device that takes a long time to perform the failure repair analysis process, the failure repair analysis processing time of the entire device becomes the processing time of the longest failure repair analysis processing device. Therefore, there was a problem that the defect repair analysis process could not be speeded up.
  • An object of the present invention is to provide a defect repair analysis method capable of speeding up a defect repair analysis process of a memory having a redundancy configuration.
  • Another object of the present invention is to provide a memory test apparatus including a failure repair analysis processing device capable of accelerating the failure repair analysis processing of a memory having a redundancy configuration.
  • a failure analysis memory for storing file data representing a failure memory cell of a memory under test having a redundancy configuration, and the failure read out from the failure analysis memory after completion of the test.
  • a defect repair analysis processing method executed in a memory test apparatus comprising: a defect repair analysis processing device for analyzing whether or not a defective memory cell of a memory under test can be repaired based on data.
  • the defect repair analysis method further includes a step of checking whether or not there is an unprocessed data bit memory area in which the repair analysis processing has not been performed.
  • each repair analysis unit upon completion of the repair analysis processing for the file data in the data bit memory area assigned to itself and to be subjected to the repair analysis processing, completes the detected unprocessed data. Immediately executes the repair analysis processing for the fail data in the data bit memory area.
  • the step of sequentially reading the fail data from the plurality of designated data bit memory areas of the failure analysis memory includes sequentially switching address signals for the plurality of designated data bit memory areas respectively output from the plurality of repair analysis units.
  • the cycle of sequentially switching the plurality of address signals is a cycle obtained by dividing the cycle of the address signal for each designated data bit memory area by the number of designated data bit memory areas.
  • the file data read from the good analysis memory is file data that is sequentially switched at the same cycle as the switching cycle of the address signal applied to the failure analysis memory.
  • a failure analysis memory for storing file data representing a failure memory cell of a memory under test having a redundancy configuration, and a plurality of repair analysis units, each repair analysis unit comprising: Of the file data stored in each of the plurality of data bit memory areas of the failure analysis memory, an arbitrary data bit memory area is designated and the fail data is read, and whether the memory cell array associated with the read fail data can be rescued is determined.
  • a plurality of rescue analysis units configured to analyze the above, an access control means for sequentially switching and applying an address signal output from each of the plurality of rescue analysis units to the failure analysis memory; From the specified data bit memory area of the failure analysis memory
  • a memory test device comprising: data distribution means for distributing read and read file data to the plurality of repair analysis units corresponding thereto; and a control unit for controlling a repair analysis processing operation of the plurality of repair analysis units.
  • each of the plurality of repair analysis units is provided with a separate address generator, and the address generator generates an address signal for a designated data bit memory area.
  • the defect analysis memory can be accessed independently of the above operation.
  • the access control means is configured to sequentially switch address signals for a plurality of designated data bit memory areas respectively output from the plurality of repair analysis units and apply the address signals to the failure analysis memory.
  • the cycle of sequentially switching the address signal of the specified data bit memory area is a cycle obtained by dividing the cycle of the address signal for each designated data bit memory area by the number of designated data bit memory areas, and the file data read from the failure analysis memory is as described above.
  • the failure data is sequentially switched at the same cycle as the switching cycle of the address signal applied to the failure analysis memory.
  • the control unit applies an analysis start signal, a bit designation signal, and a load signal to the plurality of repair analysis units, respectively, and receives an analysis end signal from each repair analysis unit to perform the plurality of repairs. Controls the analysis analysis operation of the analysis unit. In addition, the control unit executes the repair analysis process every time the repair analysis unit that has completed the repair analysis processing operation for the memory cell array associated with the file data in the designated data bit memory area transmits an analysis end signal.
  • An unprocessed data bit detection means for detecting the presence or absence of an unprocessed data bit memory area, and, when an unprocessed data bit memory area is detected, a rescue analysis unit having completed the rescue analysis processing operation.
  • Data bit updating means for updating the applied bit designating signal to the bit designating signal for the detected unprocessed data bit memory area.
  • the failure analysis memory includes at least the same number of data bit memory areas as the number of bits of the memory under test, and the multi-bit memory under test described above.
  • the file data of each data bit is stored in the corresponding data bit memory area of the failure analysis memory.
  • the failure analysis memory includes at least the same number of data bit memory areas as the number of memory cell arrays of the memory under test.
  • the failure data of each memory cell array of the memory under test is stored in the corresponding data bit memory area of the failure analysis memory.
  • a plurality of data bits or a plurality of memory cell arrays can be simultaneously subjected to the repair analysis process. If the number is N, it is possible to execute the defect repair analysis processing at N times the speed.
  • each repair analysis unit operates independently, and when the repair analysis processing operation of the data bit or the memory cell array allocated to itself is completed, the repair analysis processing operation for the next unprocessed data bit or memory cell array is performed. Execute Therefore, since one repair analysis unit performs a repair analysis process on a memory cell array having a large number of defective memory cells, the repair analysis process takes a long time and the repair analysis process operation is completed. Even if it is delayed, the remaining repair analysis unit sequentially performs the repair analysis processing on the unprocessed data bits or the memory cell array, so even if the defective memory cell is biased to a specific memory cell array, the entire repair analysis processing time Is considerably shorter. Therefore, the disadvantages of the prior art can be eliminated. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a block diagram showing a schematic configuration of an embodiment of a memory test apparatus according to the present invention provided with a defect repair analysis processing device for performing a memory defect repair analysis method according to the present invention.
  • FIG. 2 is a block diagram showing a detailed configuration of the defect repair analysis processing device shown in FIG. 1 ( FIG. 3 is a timing chart for explaining the operation of the defect repair analysis processing device shown in FIG. 2).
  • FIG. 4 is a block diagram showing an outline of a general memory test apparatus of the prior art.
  • FIG. 5 is a block diagram showing a detailed configuration of a defect repair analysis processing device used in the memory test device shown in FIG.
  • FIG. 6 is a block diagram showing a detailed configuration of a failure analysis memory used in the memory test device shown in FIG.
  • FIG. 7 is a perspective view for explaining a configuration of a memory having a multi-bit redundancy configuration.
  • FIG. 1 is a block diagram showing a schematic configuration of an embodiment of a memory test apparatus according to the present invention provided with a defect repair analysis processing device for performing a memory defect repair analysis method according to the present invention.
  • FIG. 2 is a block diagram showing a detailed configuration of the defect repair analysis processing device shown in FIG.
  • the failure analysis memory 118 may have the same configuration as that of the prior art failure analysis memory 118 described with reference to FIG. 6, so that the detailed configuration is not shown.
  • elements and portions corresponding to those shown in FIG. 5 are denoted by the same reference numerals, and descriptions thereof will be omitted unless necessary.
  • the defect repair analysis processing device 119 includes a control unit 110, (2) A point composed of two repair analysis units 2 OA and 2 OB, an access controller 30, a data distributor 40, and a unit selection signal generator 5 °, and an unprocessed control unit 10. It is characterized in that a data bit detector 11 and a data bit updating device 12 are further provided.
  • each configuration of the first and second repair analysis units 2OA and 20B may have the same configuration as that of the prior art relief analysis unit 20 shown in FIG. Therefore, also in this embodiment, as shown in FIG. 2, each of the first and second repair analysis units 2OA and 20B includes the bit designation register 21A, the AND gate group 21B, and the AND gate 21B.
  • a bit designator 21 composed of one OR gate 21C for taking a logical sum of the group 21B, a latch circuit 22 for temporarily storing data output from the bit designator 21, and a readout from the latch circuit 22
  • An arithmetic processing unit 23 that performs data arithmetic, a block fail memory 25 that stores a memory cell array in which a defective memory cell is detected, and an address signal that accesses an address of the defect analysis memory 118 when performing a repair analysis process.
  • a generated address generator 24 is also used to generate a generated address generator 24.
  • the first and second repair analysis units 20A and 20B When the first and second repair analysis units 20A and 20B receive the analysis start signals ALSRT1 and AL SRT2 from the control unit 10, respectively, the first and second repair analysis units 20A and 20B start the repair analysis operation and the address signal FAD from the address generator 24. Start generation of R1 and FAD R2.
  • the address signals FADR 1 and FADR 2 output from the respective address generators 24 are applied to the failure analysis memory 118 through the access controller 30.
  • the access controller 30 alternately switches address signals FADR 1 and FADR 2 output from the first and second repair analysis units 2OA and 20B, respectively, and applies the signals to the failure analysis memory 118. Therefore, the two repair analysis units 2OA and 20B alternately access the failure analysis memory 118 and read the fail data FAIL as failure memory cell information from the storage unit AFM.
  • the access controller 30 can be constituted by, for example, a multiplexer.
  • the fail data FA IL read from the failure analysis memory 118 is sent to the data distributor 40 of the failure repair analysis processor 119 via the transmission line 60.
  • the data distributor 40 includes first and second two latch circuits 41 and 42 and one inverter 43, and the fail data FA IL is supplied to the data input terminals D of the latch circuits 41 and 42. Each is applied.
  • the other input of latch circuits 41 and 42 The terminals G are inverting input terminals, respectively.
  • the inverting input terminal G of the first latch circuit 41 is directly connected to the output terminal of the unit selection signal generator 50, and the inverting input terminal G of the second latch circuit 42. Is connected to the output terminal of the unit selection signal generator 50 through the receiver 43.
  • the unit selection signal generator 50 has one OR gate to which the first clock signal CK1 and the second clock signal CK2 are applied, and one latch to which the output signal of the OR gate is applied to the clock terminal CK. And a circuit for generating a unit selection signal UNSEL for selecting the first and second repair analysis units 2OA and 20B, respectively.
  • the unit selection signal UNSEL output from the unit selection signal generator 50 is supplied to the inverting input terminals G of the first and second latch circuits 41 and 42 of the data distributor 40 as described above. As shown in 1, it is supplied to the control terminal of the access controller 30.
  • the data distributor 40 supplies the fail data FAIL input from the failure analysis memory 118 to the first and second repair analysis units 2OA and 20B alternately under the control of the unit selection signal UNSEL. Is configured. Specifically, when the first repair analysis unit 2 OA accesses the failure analysis memory 118 by giving the address signal FAD R 1, the file data FAI read from the address of the failure analysis memory 118 L is input to the first rescue analysis unit 2 OA. When the second repair analysis unit 20B accesses the failure analysis memory 118 by supplying the address signal FADR2 to the failure analysis memory 118, the failure data FAIL read from the address of the failure analysis memory 118 is replaced by the second relief analysis unit 20B. It is configured to input to the analysis unit 20B.
  • the first and second repair analysis units 2 OA and 20B send the analysis end signals ALEND 1 and ALEND 2 to the control unit 10, respectively. send.
  • the first and second clock signals CK1 and CK2 input to the unit selection signal generator 50 are generated at a period of time 2T, as shown in FIGS. 3A and 3C, respectively, and They have a phase difference of time T from each other. Therefore, the unit selection signal First and second clock signals CK 1 and CK 2 are alternately input to the generator 50 at a period T.
  • the unit selection signal generator 50 inverts the logic “1” from the logic “1” to the logic “0” at each rising edge of the first clock signal CK1, and outputs the inverted clock signal at each rising edge of the second clock signal CK2. Generates the unit selection signal UNSEL shown in Figure 3 (1), which reverses the logic “0” to the logic “1”.
  • the unit selection signal UNSEL is generated as shown in FIG. Each time, a logic "0” and a logic "1" alternate.
  • the arithmetic processing unit 23 reads the data stored in the block file memory 25, and the first repair analysis unit 20 A performs a data bit (memory cell array group) to be subjected to the repair analysis processing.
  • the address generator 24 does not generate the address signal for the memory cell array, but generates the address signal of the next memory cell array to be subjected to the repair analysis processing. In other words, the repair analysis processing of the memory cell array in which the defective memory cell is not detected is not performed, and the repair analysis processing of the memory cell array to be repair analyzed next is immediately executed.
  • the address generator 24 generates an address signal FADR 1 (addresses a, a + l, a + 2, a + 3,...) In synchronization with the rising edge of the first clock signal CK1, as shown in FIG. 3B. I do.
  • the arithmetic processing unit 23 reads the data stored in the block file memory 25, and the second repair analysis unit 2OA executes the data bit (the second 1) If the repair analysis unit 20A does not have a defective memory cell in the memory cell array of a data bit different from the data bit to be subjected to the repair analysis processing, the address generator 24 sends the data to the memory cell array.
  • the address signal of the memory cell array to be subjected to the repair analysis processing is generated without generating the address signal.
  • the address generator 24 of the second repair analysis unit 20B synchronizes with the rising edge of the second clock signal CK2 and, as shown in FIG. 3D, outputs the address signal FADR2 (address b, b + l, b + 2, b + 3, ⁇
  • the access controller 30 synchronizes with the unit selection signal UNSEL, as shown in FIG.
  • the address signal FADR 1 and the address signal FADR 2 are alternately switched at the cycle T and output.
  • the access controller 30 outputs address signals FAD R in the order of addresses a, b, a + l, b + l, a + 2, b + 2, a + 3, b + 3, Applied to the failure analysis memory 1 18. Since the speed at which the address signals FADR 1 and F ADR 2 switch is 1/2 of the period 2T of the first clock CK1 and the second clock CK2, the address signal which switches at twice the speed of the clock signal The address signal FADR composed of FADR 1 and FADR 2 is applied to the failure analysis memory 118.
  • the storage unit AFM provides file data FD (a) and FD (a + 1) that exist in two data bits respectively.
  • FD (a + 2), ⁇ 'and FD (b), FD (b + 1), FD (b + 2), ⁇ ⁇ ' are alternated with a period T — evening FA IL force, as shown in Figure 3G
  • FD (a), FD (b), FD (a + 1)-FD (b + 1), FD (a + 2), FD (b + 2) are read in the order
  • the read cycle is also T
  • the file data FAIL in which the file data respectively existing in the two data bits switches at twice the speed of the clock signal is read.
  • the fail data that switches at twice this speed is input to the data distributor 40 through the transmission line 60.
  • the first and second latch circuits 41 and 42 alternately take in the file data FAIL under the control of the unit selection signal UNSEL shown in FIG. 3E. Since these latch circuits 41 and 42 hold the acquired file data until the next first and second clock signals CLK 1 and CLK 2 are applied, respectively, the fail data FAIL latched by the first latch circuit 41 1 is switched every 2T as shown in FIG. 3H, and similarly, the fail data FAIL 2 latched by the second latch circuit 42 is switched every 2T as shown in FIG. 3I. Replace it.
  • the fail data FAIL 1 and FAIL 2 latched by the first and second latch circuits 41 and 42 are the AND gate groups of the bit designation section 21 of the first and second repair analysis units 20A and 20B. It is supplied to the other input terminal of 21 B, respectively.
  • both rescue analysis units 2 OA and 20 B use the bit designation registers 21 A and 21 A.
  • fail data of the designated data bit (memory cell array group) is applied to latch circuits 22 and 22 through OR gates 21C and 21C, respectively, and latched.
  • FIG. 3J shows the fail data FF 1 latched in the latch circuit 22 of the first repair analysis unit 2OA
  • FIG. 3K shows the fail data FF latched in the latch circuit 22 of the second repair analysis unit 20B. Shows 2.
  • the arithmetic processing units 23 and 23 of the first and second repair analysis units 2 OA and 20 B respectively total the number of captured file data for each memory cell array 202 for each address line. Then, the address line where the defective memory cell is present is processed by the spare lines SC and SR provided in each memory cell array 202 to determine whether it can be repaired. Further, each arithmetic processing unit 23 reads the data stored in the block fail memory 25, and does not perform the repair analysis processing in the case of a memory cell array in which a defective memory cell is not detected. Causes the ray's rescue analysis to be performed immediately.
  • the speed of the address signals FADR 1 and FADR 2 generated from the address generators 24 and 24 of the first and second repair analysis units 2 OA and 20 B, respectively, is twice the speed of the address signals FADR 1 and FADR 2.
  • To access the failure analysis memory 118 read the two data bits of the file data FAIL 1 and FAIL 2 sequentially from the address of the failure analysis memory 118, and read the first and second repair analysis units 2OA and 2OA. 20B, each of which can be rescued by the spare lines SC and SR for each of the memory cells under test 2 0 0, multiple data bits (memory cell array group) 201-0, 201-1, 1, 201-2, ... It is configured to perform an analysis process of whether or not it is.
  • the first and second repair analysis units 20A and 20B are configured so as to perform the defect repair analysis process simultaneously in parallel with one data bit (one memory cell array group) each.
  • a transmission line 61 for transmitting the address signal FADR from the access controller 30 to the failure analysis memory 118 and a transmission line for transmitting the fail data FA IL from the failure analysis memory 118 to the failure relief analysis processing device 119 are provided.
  • Each of the 60 is a multi-bit transmission line of, for example, about 16 bits or 32 bits, so it is difficult to lay each of the first and second rescue analysis units 2 OA and 2 ⁇ B independently. . For this reason, in this embodiment, the transmission lines 60 and 61 are time-divided and the two rescue analysis units 20 are used. It is configured for use in A and 20B.
  • the transmission lines 60 and 61 are used in a time-sharing manner, since both rescue analysis units 20A and 20B have their own address generators 24, the analysis start signals ALSRT1 and ALSRT2 are sent from the controller 10. Receipt of each, the two repair analysis units 2OA and 20B can independently start the repair analysis process.
  • the first and second repair analysis units 2OA and 20B When the first and second repair analysis units 2OA and 20B complete the repair analysis processing of the designated data bit, they transmit an analysis end signal A LEND 1 and ALEND 2 to the controller 10, respectively.
  • the controller 10 Upon receiving the analysis end signals ALEND 1 and ALEND 2, the controller 10 activates the unprocessed data bit detector 11 and searches for the presence of unprocessed data bits.
  • an unprocessed data bit is detected, information on the unprocessed data bit is provided to the data bit updating device 12.
  • the data bit updating device 12 has detected the bit designation signal BI TSP given to the bit designation register 21 A of the repair analysis unit 2 OA or 20B that transmitted the analysis end signal A LEND 1 or ALEND 2. Update to unprocessed data bit.
  • the repair analysis processing of one repair analysis unit is performed on the memory cell array group corresponding to the data bit allocated to itself, for example, the bit 1 memory cell array group 201-10.
  • the second repair analysis unit 20B has completed the repair analysis processing of the memory cell array group corresponding to the data bit allocated to itself, for example, the bit 2 memory cell array group 201-1.
  • the control unit 10 designates the third data bit bit-2 for the second repair analysis unit 20B, and provides the repair analysis of the bit 3 memory cell array group 201-2 to the second repair analysis unit 20B. Execute the process.
  • the control unit 10 designates the fourth data bit bit-3 to the first repair analysis unit 20A,
  • the first repair analysis unit 20A executes the repair analysis processing of the bit 4 memory cell array group 201-3.
  • the two repair analysis units 2OA and 20B independently receive the designation of the data bit without being affected by the delay of the repair analysis processing operation of the one repair analysis unit.
  • the repair analysis processing operation can be executed. Therefore, one of the repairs for executing the failure repair analysis processing of a memory cell array having a large number of defective memory cells. Even if the processing speed of the repair analysis unit is reduced, the other repair analysis unit continues its defect analysis processing operation, so that the defect repair analysis processing time of the entire apparatus is shortened and the defect repair analysis processing is accelerated. can do.
  • the repair analysis unit when the two repair analysis units are operated in parallel at the same time, and one of the repair analysis units is completed with respect to the data bits (memory cell array group) that is ahead of the other, the repair analysis unit next proceeds. Since a repair analysis process can be performed on a data bit in response to designation of a data bit to be analyzed for repair, a repair analysis unit that performs a repair analysis process on a data bit having a large number of defective memory cells can be used. Even if the processing time is delayed, the other repair analysis unit takes the lead and executes the failure repair analysis processing of the next data bit.Therefore, the number of defective memory cells may be unevenly distributed to a specific memory cell array. However, the effect is reduced, and the defect repair analysis processing can be completed in a short time as a whole.
  • the defect repair analysis processing device 119 for the sake of simplicity, two repair analysis units 2 OA and 20 B are provided in the defect repair analysis processing device 119, but three or more repair configurations having the same configuration are provided. It goes without saying that the analysis unit may be provided in the defect repair analysis processing device 119. If the number of repair analysis units is further increased, the defect repair analysis process can be further accelerated. For example, if the number of defective repair analysis units is N, the defective repair analysis time can be set to 1 ZN.
  • the present invention is not multi-bit (that is, 1 bit).
  • the present invention can also be applied to a case where an analysis process is performed to determine whether or not a defective memory cell detected from a memory having a redundancy configuration (of bits) can be repaired.
  • the memory under test is not a multi-bit memory, fail data indicating defective memory cells in a plurality of memory cell arrays of the memory under test, and in the case of a multi-bit memory, fail data indicating a defective memory cell for each data bit.
  • Each is stored in multiple data bit memory areas of the failure analysis memory to be stored. That is, fail data representing a defective memory cell of one memory cell array of the memory under test is stored only in one corresponding data bit memory area of the failure analysis memory 118. Therefore, if the memory under test is not a multi-bit memory, multiple data bit The file data read from each memory area becomes file data representing a defective memory cell detected from each of the plurality of memory cell arrays of the tested memory.
  • a plurality of repair analysis units are provided for a common failure analysis memory, and a plurality of data bits are simultaneously processed by the plurality of repair analysis units.
  • the repair analysis processing of a plurality of memory cell arrays is executed, the time required for the repair analysis processing can be significantly reduced, and therefore, there is a remarkable advantage that the speed of the defect repair analysis processing can be increased.

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Description

明 細 書 メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 技術分野
この発明は、 メモリ試験装置によって試験されたリダンダンシ構成のメモリに存 在する不良メモリセルの救済が可能か否かを解析するメモリの不良救済解析処理方 法、 及びこの不良救済解析処理方法を実施するメモリ試験装置に関する。 背景技術
例えば半導体集積回路 （I C ) によって構成されるメモリ （I Cメモリ） を始め とする各種の半導体メモリを試験するためのメモリ試験装置は、 大きく分類すると. パッケージ前のゥ X八の状態にあるメモリを試験するメモリ試験装置と、 パッケ一 ジした後のメモリを試験するメモリ試験装置とに分けることができる。 パッケ一ジ 前のウェハの状態にあるメモリを試験するメモリ試験装置は後述するリダンダンシ 構成のメモリの不良メモリセルの救済が可能か否かを判定する不良救済処理機能を 装備している点で、 パッケージされたメモリを試験するメモリ試験装置とは大きく 相違している。
近年、 半導体メモリ （特に、 I Cメモリ） は記憶容量の増大と小型化が図られて おり、 これに伴って I Cメモリの不良率が高くなつている。 この I Cメモリの不良 率を低下させるために、 換言すれば、 I Cメモリの歩留まりの低下を防止するため に、 例えば検出された I Cメモリの不良のメモリセルを予備のメモリセル （この技 術分野ではスペアライン、 救済ライン、 或いは冗長回路と呼んでいる） と電気的に 置き換えることができる I Cメモリが製造されている。 この種の予備のメモリセル (以下、 スペアラインと称す） を備えた半導体メモリはこの技術分野ではリダンダ ンシ構成のメモリと呼ばれており、 このリダンダンシ構成のメモリに存在する不良 メモリセルの救済が可能か否かの解析は不良救済解析処理装置によつて行なわれる : この種の不良救済解析処理装置を備えた先行技術のメモリ試験装置の一例の概略 の構成を図 4にブロック図で示す。 このメモリ試験装置 T E Sは、 大ざっぱに言う と、 主制御器 1 1 1と、 パターン発生器 1 1 2と、 タイミング発生器 1 1 3と、 波 形フォーマッタ 1 1 4と、 論理比較器 1 1 5と、 ドライバ 1 1 6と、 アナログのレ ベル比較器 （以後、 コンパレータと称す） 1 1 7と、 不良解析メモリ 1 1 8と、 不 良救済解析処理装置 1 1 9と、 論理振幅基準電圧源 1 2 1と、 比較基準電圧源 1 2 2と、 デバイス電源 1 2 3とを具備する。 なお、 以下においてはパッケージ前のゥ ヱ八の状態にある I Cメモリを試験する場合について説明するが、 I Cメモリ以外 の他のウェハの状態にある種々の半導体メモリを試験する場合にも同様にして試験 が行なわれる。
主制御器 1 1 1は、 一般に、 コンピュータシステムによって構成され、 ユーザ (プログラマ） が作成したテストプログラム P Mが予め格納され、 このテス トプロ グラム P Mに従ってメモリ試験装置全体の制御を行う。 この主制御器 1 1 1はテス タバス T B U Sを通じて、 パターン発生器 1 1 2、 タイミング発生器 1 1 3、 波形 フォーマッタ 1 1 4、 論理比較器 1 1 5、 不良解析メモリ 1 1 8、 不良救済解析処 理装置 1 1 9、 論理振幅基準電圧源 1 2 1、 比較基準電圧源 1 2 2、 デバイス電源 1 2 3等と接続されている。
試験されるべき I Cメモリ （被試験メモリ） 2 0 0はこの例では半導体ゥヱハ W Hに形成されている。 まず、 被試験メモリ 2 0 0の試験を開始する前に、 主制御器 1 1 1から各種のデータの設定を行う。 パターン発生器 1 1 2はテストプログラム P Mに従って試験パターンデータを波形フォーマッタ 1 1 4に供給する。 一方、 タ ィミング発生器 1 1 3は、 波形フォーマッタ 1 1 4、 論理比較器 1 1 5等の動作タ イミングを制御するタイミング信号 （クロックパルス） を発生する。
波形フォーマツタ 1 1 4は、 パターン発生器 1 1 2から供給される試験パターン データを、 実波形を持つ試験パターン信号に変換する。 この試験パターン信号はこ の信号を論理振幅基準電圧源 1 2 1で設定した振幅値を持った波形に電圧増幅する ドライノく 1 1 6を通じて被試験メモリ 2 0◦に印加される。 上記試験パターン信号 はァドレス信号によって指定された被試験メモリ 2 0 0のァドレスのメモリセルに 記憶され、 その後の読み出しサイクルにおいてその記憶内容が読み出される。 被試験メモリ 2 0 0から読み出された応答信号はコンパレータ 1 1 7において比 較基準電圧源 1 2 2から与えられる基準電圧と比較され、 所定の論理レベルを有し ているか否か、 即ち、 所定の H論理 （高論理） の電圧又は L論理 （低論理） の電圧 を有しているか否かが判定される。 所定の論理レベルを有していると判定された応 答信号は論理比較器 1 1 5に送られ、 ここでパターン発生器 1 1 2から出力される 期待値信号と比較され、 被試験メモリ 2 0 0が正常な応答信号を出力したか否かが 判定される。
期待値信号と応答信号とが不一致であると、 その応答信号が読み出された被試験 メモリ 2 0 0のアドレスのメモリセルが不良であると判定され、 そのことを示すフ エイル信号 （フヱイルデータ） が論理比較器 1 1 5から発生される。
不良解析メモリ 1 1 8は、 通常、 被試験メモリ 2 0 0と同等の動作速度と記憶容 量を持ち、 被試験メモリ 2 0 0に印加されるァドレス信号と同じァドレス信号がこ の不良解析メモリ 1 1 8に印加される。 また、 不良解析メモリ 1 1 8は試験開始前 に初期化される。 例えば、 初期化によって不良解析メモリ 1 1 8の全アドレスに論 理 「0」 のデータが書き込まれ、 被試験メモリ 2 0 0の試験によって論理比較器 1 1 5から不一致を表すフヱィルデータが発生される毎に、 その不一致が発生した被 試験メモリ 2 0 0のメモリセルのァドレスと同じ不良解析メモリ 1 1 8のアドレス に、 試験されたメモリセルが不良であることを表わすフヱイルデータ （例えば論理 「1」 のデータ） が書き込まれる。
これに対し、 期待値信号と応答信号とがー致すると、 その応答信号が読み出され た被試験メモリ 2 0 0のァドレスのメモリセルは正常であると判定され、 そのこと を示すパス信号が発生される。 このパス信号は、 通常、 不良解析メモリ 1 1 8に記 憶されない。
テス卜が終了した時点で不良解析メモリ 1 1 8に記憶されたフヱイルデータが不 良救済解析処理装置 1 2 0に読み出され、 試験されたメモリ 2 0 0の不良メモリセ ルの救済が可能か否かが判定される。 一般には、 被試験メモリ 2 0 0の不良メモリ セルのァドレス以外に、 その不良メモリセルに与えられた試験パターンも不良解析 メモリ 1 1 8に記憶され、 テストが終了した時点でこれらデータを不良救済解析処 理装置 1 1 9に読み出し、 不良メモリセルの救済が可能か否かが判定される。 なお、 図 4においてはドライノく 1 1 6及びコンパレータ 1 1 7はそれぞれ 1つの シンボルによって図示されているが、 実際にはドライバ 1 1 6は被試験メモリ 2 0 0の入力端子の個数だけ、 例えば入力端子の個数が 5 1 2であれば 5 1 2個、 設け られており、 コンパレータ 1 1 7は被試験メモリ 2 0 0の出力端子の個数だけ （通 常、 入力端子と出力端子は同じ個数設けられるから、 ドライバ 1 1 6と同じ個数に なる） 設けられている。 また、 波形フォーマツ夕 1 1 4、 論理比較器 1 1 5、 不良 解析メモリ 1 1 8、 不良救済解析処理装置 1 1 9等も 1つのブロックで図示されて いるが、 通常は主制御器 1 1 1及びタイミング発生器 1 1 2を除く残りの素子はド ライバ 1 1 6と同じ個数 （例えば 5 1 2個） 設けられている。
一般に、 半導体メモリの記憶領域は複数の記憶領域に分割されており、 各記憶領 域は行 （ロウ） アドレスライン及び列 （カラム） アドレスラインに沿ってそれぞれ 整列された多数個のメモリセルによって構成されている。 この行及び列ァドレスラ ィンに沿って整列された多数個のメモリセルをこの技術分野ではメモリセルアレイ と呼び、 また、 各記憶領域 （各メモリセルアレイ） をブロックと呼んでいる。 半導 体メモリの記憶容量はこれら複数のメモリセルァレイの記憶容量を合計した値であ る。
リダンダンシ構成のメモリの場合には、 各メモリセルアレイの周辺において行 (ロウ） アドレス方向及び列 （カラム） アドレス方向にそれぞれ形成された所望の 本数の列 （カラム） スペアライン及び行 （ロウ） スペアラインを具備している。 各 列スペアラインはメモリセルアレイ内の列ァドレスラインと同じ数のメモリセルを 含み、 各行スペアラインはメモリセルアレイ内の行ァドレスラインと同じ数のメモ リセルを含む。
また、 多ビッ トメモリの場合には、 上記複数のメモリセルアレイによって構成さ れたメモリ素子 （以下、 メモリセルアレイ群と称す） が同一の半導体チップにビッ ト数と同じ数だけ形成されている。 リダンダンシ構成の多ビッ トメモリの一例を図 7に示す。
図 7に示すメモリ 2 0 0は N + 1 ビッ トメモリであり、 1番目のデータビッ ト ( b i t - 0 ) に相当するデータを記憶するビッ ト 1メモリセルアレイ群 2 0 1― 0、 2番目のデータビッ ト （b i t — l ) に相当するデータを記憶するビッ ト 2メ モリセルアレイ群 2 0 1— 1、 3番目のデータビッ ト （b i t _ 2 ) に相当するデ —タを記憶するビッ ト 3メモリセルアレイ群 2 0 1— 2、 . · · 、 N + 1番目のデ ータビッ ト （b i t—N) に相当するデータを記憶するビッ ト Nメモリセルアレイ 群 2 0 1—Nがそれぞれ同一のゥヱハ WHに形成されている。 つまり、 メモリ 2 0 0に書き込まれる多ビッ 卜の試験パターン信号のビッ ト数と同じ数のメモリセルァ レイ群が同一のウェハ W Hに形成されている。 図 7ではこれらメモリセルアレイ群 を立体的に示すが、 実際には平面状に形成されている。
各メモリセルアレイ群 201— 0、 201— 1、 201—2、 · - ' の内部には- 複数の （この例では 6つの） メモリセルアレイ 202が形成されている。 また、 所 望の本数の列スペアライン SC及び行スペアライン SRが各メモリセルアレイ 20 2の周辺において行 （ロウ） アドレス方向 ROW及び列 （カラム） アドレス方向 C 〇Lにそれぞれ形成されている。 なお、 この例では行及び列スペアライン SR及び S Cを各メモリセルアレイ 202の行及び列ァドレス方向のそれぞれの一方の側辺 に沿って 2本ずつ形成した場合を示すが、 スペアラインの数や配列位置は図示の例 に限定されないことは言うまでもない。
図 5は図 7に示したような多ビッ トの I Cメモリを試験する際に使用される先行 技術の不良救済解析処理装置 1 19の概略の構成を示すブロック図であり、 図 6は 同じく多ビッ 卜の I Cメモリを試験する際に使用される先行技術の不良解析メモリ 1 18の概略の構成を示すブロック図である。
図 6に示すように、 不良解析メモリ 1 18は、 データ入力端子 Dn、 アドレス入 力端子 An、 データ出力端子 Qn等を備えた記憶部 AFMと、 パターン発生器 1 1 2から供給されるァドレス信号 PAD Rを選択して取り出すァドレスセレクタ AD Sと、 不良救済解析処理装置 1 19から供給されるアドレス信号 FADRがー方の 入力端子 Aに印加され、 アドレスセレクタ AD Sから供給されるアドレス信号 P A DRが他方の入力端子 Bに印加され、 かついずれか一方のァドレス信号を選択して 出力するマルチプレクサ MUXとを具備する。
図 5に示すように、 不良救済解析処理装置 1 19は、 解析開始信号 ALSRT、 ビッ ト指定信号 B I TS P、 ロード信号 LOAD等を出力する制御部 10と、 この 制御部 10によって制御されて動作する救済解析ュニッ ト 20とによって構成され ている。
救済解析ユニッ ト 20は、 ビッ ト指定レジスタ 21 A、 アンドゲート群 2 I B及 びこのアンドゲ一ト群 21 Bの論理和を取る 1つのオアゲ一ト 21 Cよりなるビッ ト指定部 21と、 このビッ ト指定部 21から出力されるデータを一時記憶するラッ チ回路 2 と、 このラッチ回路 22から読み出されるデータの演算を行なう演算処 理部 23と、 不良メモリセルが検出されたメモリセルァレイを記憶するプロックフ Iィルメモリ 25と、 救済解析処理を行なう際に不良解析メモリ 1 18のアドレス にアクセスするァドレス信号を発生するァドレス発生器 2 4とによって構成されて いる。 救済解析ユニッ ト 2 0は、 制御部 1 0から解析開始信号 A L S R Tを受信す ると、 救済解析動作を開始し、 1つのデータビッ ト （1つのメモリセルアレイ群） の救済解析動作が終了すると、 制御部 1 0に解析終了信号 A L E N Dを送る。
ビッ ト指定レジスタ 2 1 Aは、 制御部 1 0からロード信号 L O A Dが印加される ことにより、 データ端子に印加されていたビッ ト指定信号 B I T S Pがロードされ、 救済解析処理すべき被試験メモリ 2 0 0の 1つのデータビッ ト （メモリセルアレイ 群の 1つ） を指定する。 実際には、 被試験メモリ 2 0 0の 1つのデータビット （メ モリセルアレイ群） のフェイルデ一夕が格納された不良解析 8のデータビットメモ リ領域を指定する。 アンドゲート群 2 1 Bはそれぞれの一方の入力端子にビッ ト指 定レジスタ 2 1 Aからのビッ ト指定信号 B I T S Pが印加され、 他方の入力端子に は不良解析メモリ 1 1 8のデ一夕出力端子 Q nから読み出されるフェイルデータ F A I Lが順次に印加される。 従って、 アンドゲート群 2 1 Bは被試験メモリ 2 0 0 のデータビッ ト （メモリセルアレイ群） の数と同じ個数設けられており、 ビッ ト指 定レジスタ 2 1 Aからのビッ ト指定信号 B I T S Pに対応する 1つのアンドゲ一ト のみが可能化される。
被試験メモリ 2 0 0の試験中、 不良解析メモリ 1 1 8のマルチプレクサ MU Xは 他方の入力端子 Bを選択し、 この他方の入力端子 Bに、 パターン発生器 1 1 2から ァドレスセレクタ A D Sを通じて供給されるァドレス信号 P A D Rを記憶部 A F M のアドレス入力端子 A nに供給する。 よって、 論理比較器 1 1 5において不一致が 発生する毎に、 その不一致が発生した被試験メモリ 2 0 0の不良メモリセルのァド レスと同じ記憶部 A F Mのアドレスに、 記憶部 A F Mのデータ入力端子 D nに印加 されるフェイルデータ F A I Lが記憶されることになる。
なお、 本明細書において 「フェイルデータ」 とは、 被試験メモリ 2 0 0が多ビッ トメモリの場合には、 この被試験メモリ 2 0 0から読み出されるデ一夕と同一のビ ッ ト幅を有し、 かつ論理比較器 1 1 5において不一致が検出されない場合には全ビ ッ トが論理 「0」 であり、 不一致が検出された場合には、 その不一致が発生したデ 一夕ビッ トが論理 「1」 とされたデータのことを言う。 例えば、 被試験メモリ 2 0 0が 8ビッ トメモリであり、 8つのデータビッ ト （メモリセルアレイ群） から構成 されている場合には、 データビッ ト 1からデータビッ ト 8までの 8ビッ トのデータ が被試験メモリ 2 0 0に書き込まれる。 よって、 論理比較器 1 1 5において不一致 が検出されない場合には、 フヱイルデータは 8ビッ ト全てが論理 「0」 の 「0 0 0 ◦ 0 0 0 0」 のデータとなり、 データビッ ト 2に不一致が検出された場合には 「0 1 0 0 0 0 0 0」 のデータとなり、 また、 データビッ ト 3及び 6に不一致が検出さ れた場合には 「0 0 1 0 0 1 0 0」 のデータとなる。 従って、 このフェイルデータ を被試験メモリ 2 0 0の不良発生ァドレスと同一の不良解析メモリ 1 1 8のァドレ スに記憶しておくことにより、 被試験メモリ 2 0 0の不良発生アドレスと、 その不 良メモリセルの位置を記憶することができる。
被試験メモリ 2 0 0の試験が終了すると、 試験したメモリ 2 0 0の不良救済解析 処理が行なわれる。 不良解析メモリ 1 1 8のマルチプレクサ MU Xはその一方の入 力端子 Aを選択し、 図 5に示した不良救済解析処理装置 1 1 9のアドレス発生器 2 4からこの一方の入力端子 Aに送られて来るァドレス信号 F A D Rを記憶部 A F M のァドレス入力端子 A nに印加し、 記憶部 A F Mに記憶されたフヱイルデータ F A I Lにアクセスする。
記憶部 A F Mのデータ出力端子 Q nから読み出されたフェイルデータ F A I Lは 不良救済解析処理装置 1 1 9のビッ ト指定部 2 1のアンドゲート群 2 1 Bの他方の 入力端子に順次に供給される。 ビッ ト指定レジスタ 2 1 Aは指定したデータビッ ト に対応するアンドゲート群 2 1 Bの 1つのゲートのみを可能化状態に制御するから、 記憶部 A F Mから読み出されたフェイルデータ F A I Lの内、 指定されたデータビ ッ ト （メモリセルアレイ群） メモリ領域のフェイルデータ （1 ビッ トのフェイルデ 一夕） のみがラッチ回路 2 2に取り出される。
ラッチ回路 2 2に取り出された 1 ビッ トのフェイルデータは、 アドレス発生器 2 4から発生されたァドレス信号により、 どのメモリセルアレイ 2 0 2のどのァドレ スライン上のフェイルデータであるかが認識され、 さらに、 そのアドレスライン上 の不良メモリセルの位置 （アドレス） が特定されて演算処理部 2 3に取り込まれる c 演算処理部 2 3は各メモリセルアレイ 2 0 2毎に、 取り込まれたフェイルデータの 数をァドレスライン別に集計し、 不良メモリセルが存在するァドレスラインを各メ モリセルァレイ 2 0 2に設けられているスペアライン S C、 S Rで救済が可能か否 かを演算処理する。
さらに、 演算処理部 2 3はブロックフ Xィルメモリ 2 5の記億データを読み出し- 不良メモリセルが検出されていないメモリセルァレイが存在する場合には、 ァドレ ス発生器 2 4からそのメモリセルァレイに対するァドレス信号を発生させないで次 に救済解析処理すべきメモリセルアレイのアドレス信号を発生させる。 つまり、 不 良メモリセルが検出されていないメモリセルァレイの救済解析処理は行なわず、 次 に救済解析処理すべきメモリセルァレイの救済解析処理を直ちに実行させる。
上述した先行技術の不良救済解析処理方法では、 ビッ ト指定部 2 1によって指定 したデータビッ ト （メモリセルアレイ群） のフェイルデータを 1 ビッ トずっァドレ ス信号によって読み出して演算処理部 2 3に送り込んでいる。 具体的に説明すると， 図 7に示した多ビッ 卜の被試験メモリ 2 0 0の場合には、 複数のメモリセルァレイ 群 2 0 1— 0、 2 0 1— 1、 2 0 1— 2、 · · ·、 2 0 1— Nを 1群ずつビッ ト指 定部 2 1で指定し、 N + 1個のメモリセルアレイ群 2 0 1—0、 2 0 1— 1、 2 0 1 2、 · · · を 1群ずつ救済解析処理を行なっている。 従って、 救済解析処理に 要する時間が相当に長くなるという欠点があった。
さらに、 同時に多数個のリダンダンシ構成の多ビッ トメモリを試験する場合には- 各被試験メモリ毎に、 図 6に示した不良解析メモリ 1 1 8と図 5に示した不良救済 解析処理装置 1 1 9を設け、 これら多数個の不良解析メモリ 1 1 8及び不良救済解 析処理装置 1 1 9をそれぞれ同時平行して動作させ、 各被試験メモリの不良救済解 析処理を実行している。
この場合、 不良メモリセルの数が多く存在する被試験メモリの不良救済解析処理 を実行する不良救済解析処理装置は当然にその処理時間が長くなるため、 その処理 速度は低下する。 その結果、 残りの被試験メモリの不良救済解析処理が完了してい る場合には、 これら不良救済解析処理が完了している不良救済解析処理装置の動作 を停止させ、 待たせた状態で不良救済解析処理が続けられることになる。 よって、 1つでも不良救済解析処理に時間が掛かる不良救済解析処理装置が存在すると、 装 置全体の不良救済解析処理時間は最も長く掛かつた不良救済解析処理装置の処理時 間となってしまうから、 不良救済解析処理を高速化することができないという不都 合があった。
近年、 メモリの大容量化及び多ビッ ト化が進み、 リダンダンシ構成のメモリの不 良救済解析処理時間は益々増大する傾向にある。 このため、 不良救済解析処理を高 速化することが強く求められている。 発明の開示
この発明の 1つの目的は、 リダンダンシ構成のメモリの不良救済解析処理を高速 化することができる不良救済解析処理方法を提供することである。
この発明の他の目的は、 リダンダンシ構成のメモリの不良救済解析処理を高速化 することができる不良救済解析処理装置を備えたメモリ試験装置を提供することで ある。
上記目的を達成するために、 この発明の一面においては、 リダンダンシ構成の被 試験メモリの不良メモリセルを表わすフヱィルデータを記憶する不良解析メモリと- 試験終了後にこの不良解析メモリから読み出された上記フェイルデータに基づいて 被試験メモリの不良メモリセルの救済が可能か否かを解析する不良救済解析処理装 置とを具備するメモリ試験装置において実行される不良救済解析処理方法であって- 上記不良解析メモリの複数の指定したデータビッ トメモリ領域からフヱイルデータ を順次に読み出して対応する複数の救済解析ュニッ トにそれぞれ配分するステツプ と、 上記複数の救済解析ユニッ トを同時に並行して動作させ、 上記不良解析メモリ から読み出したフェイルデ一夕に対応する不良メモリセルの救済解析処理を同時に 並行して実行させるステップとを含む不良救済解析処理方法が提供される。
好ましい一実施例においては、 上記不良救済解析処理方法は、 救済解析処理が実 行されていない未処理のデータビッ トメモリ領域が存在するか否かをチ Iックする ステップをさらに含み、 未処理のデータビッ トメモリ領域が検出された場合には、 各救済解析ュニッ トは、 自己に割当てられた救済解析処理すべきデータビッ トメモ リ領域のフヱイルデータに対する救済解析処理が完了すると、 この検出された未処 理のデータビッ トメモリ領域のフェイルデータに対する救済解析処理を直ちに実行 する。
また、 上記不良解析メモリの複数の指定したデータビッ トメモリ領域からフェイ ルデータを順次に読み出すステップは、 上記複数の救済解析ュニッ トからそれぞれ 出力される複数の指定データビッ トメモリ領域に対するァドレス信号を順次に切り 換えて上記不良解析メモリに印加するステップを含み、 上記複数のァドレス信号を 順次に切り換える周期は、 各指定データビッ トメモリ領域に対するアドレス信号の 周期を、 指定したデータビッ トメモリ領域の個数で割り算した周期であり、 上記不 良解析メモリから読み出されるフヱイルデータは、 上記不良解析メモリに印加され る上記ァドレス信号の切り換え周期と同じ周期で順次に切り換えられているフヱイ ルデータである。
この発明の他の面においては、 リダンダンシ構成の被試験メモリの不良メモリセ ルを表わすフ Xィルデータを記憶する不良解析メモリと、 複数の救済解析ユニッ ト であって、 各救済解析ュニッ トは、 上記不良解析メモリの複数のデータビッ トメモ リ領域にそれぞれ記憶されたフヱイルデータの内、 任意のデータビッ トメモリ領域 を指定してそのフェイルデータを読み出し、 この読み出したフェイルデータに関連 するメモリセルアレイの救済が可能か否かを解析するように構成されている複数の 救済解析ユニットと、 上記複数の救済解析ユニットからそれぞれ出力されるァドレ ス信号を上記不良解析メモリに順次に切り換えて印加するアクセス制御手段と、 上 記不良解析メモリの上記複数の指定データビッ トメモリ領域からそれぞれ読み出さ れるフ Iィルデータを対応する上記複数の救済解析ュニッ トにそれぞれ配分するデ ータ分配手段と、 上記複数の救済解析ュニットの救済解析処理動作を制御する制御 部とを具備するメモリ試験装置が提供される。
好ましい一実施例においては、 上記複数の救済解析ュニッ トは各別にァドレス発 生器を具備し、 このァドレス発生器から指定したデータビッ トメモリ領域に対する アドレス信号を発生させることにより、 他の救済解析ュニッ 卜の動作とは関係なく 独立して上記不良解析メモリをアクセスできるように構成されている。
また、 上記アクセス制御手段は、 上記複数の救済解析ュニッ トからそれぞれ出力 される複数の指定データビッ トメモリ領域に対するァドレス信号を順次に切り換え て上記不良解析メモリに印加するように構成されており、 上記複数のァドレス信号 を順次に切り換える周期は各指定データビッ トメモリ領域に対するァドレス信号の 周期を、 指定したデ一タビッ トメモリ領域の個数で割り算した周期であり、 上記不 良解析メモリから読み出されるフ ィルデータは、 上記不良解析メモリに印加され る上記ァドレス信号の切り換え周期と同じ周期で順次に切り換えられているフェイ ルデータである。
また、 上記制御部は、 上記複数の救済解析ュニッ トに解析開始信号、 ビッ ト指定 信号、 ロード信号をそれぞれ印加すると共に、 各救済解析ユニッ トから解析終了信 号を受信して上記複数の救済解析ュニッ トの救済解析処理動作を制御する。 その上、 上記制御部は、 指定されたデータビッ トメモリ領域のフ Iィルデータに 関連するメモリセルアレイに対する救済解析処理動作を完了した救済解析ュニッ ト が解析終了信号を送信する毎に、 救済解析処理が実行されていない未処理のデータ ビッ トメモリ領域の有無を検出する未処理データビッ ト検出手段と、 未処理のデー タビッ トメモリ領域が検出された場合には、 救済解析処理動作が完了した救済解析 ュニッ 卜に印加しているビッ ト指定信号をこの検出された未処理のデータビッ トメ モリ領域に対するビッ ト指定信号に更新するデータビッ ト更新手段とを具備する。 上記被試験メモリが多ビッ トのメモリである場合には、 上記不良解析メモリは少 なくとも上記被試験メモリのビッ ト数と同数のデータビッ トメモリ領域を含み、 上 記多ビッ トの被試験メモリの各デ一夕ビッ トのフヱイルデー夕が上記不良解析メモ リの対応するデータビッ トメモリ領域にそれぞれ記憶される。
また、 上記被試験メモリが多ビッ トでない 1ビッ トのメモリである場合には、 上 記不良解析メモリは少なくとも上記被試験メモリのメモリセルァレイの数と同数の データビッ トメモリ領域を含み、 上記被試験メモリの各メモリセルアレイのフェイ ルデータが上記不良解析メモリの対応するデータビットメモリ領域にそれぞれ記憶 される。
この発明による不良救済解析処理方法及びこの不良救済解析処理方法を実施する メモリ試験装置によれば、 同時に複数のデータビッ ト又は複数のメモリセルアレイ を救済解析処理することができるから、 救済解析ュニッ 卜の数を Nとすれば N倍の 速度で不良救済解析処理を実行することが可能となる。
さらに、 各救済解析ユニッ トはそれぞれが独立して動作し、 自己に割当てられた データビッ ト又はメモリセルアレイの救済解析処理動作が完了すると、 次の未処理 のデータビッ ト又はメモリセルアレイに対する救済解析処理動作を実行する。 よつ て、 1つの救済解析ュニッ 卜が不良メモリセルの数が多いメモリセルァレイの救済 解析処理を行つているために、 その救済解析処理に時間が掛かつて救済解析処理動 作の完了が遅れても、 残りの救済解析ュニッ 卜が未処理のデータビッ ト又はメモリ セルアレイを順次に救済解析処理するから、 不良メモリセルが特定のメモリセルァ レイに偏って存在しても、 全体の救済解析処理時間は相当に短くなる。 従って、 先 行技術の欠点を解消することができる。 図面の簡単な説明
図 1はこの発明によるメモリの不良救済解析処理方法を実施する不良救済解析処 理装置を備えたこの発明によるメモリ試験装置の一実施例の概略の構成を示すプロ ック図である。
図 2は図 1に示した不良救済解析処理装置の詳細な構成を示すブロック図である ( 図 3は図 2に示した不良救済解析処理装置の動作を説明するためのタイミングチ ヤートである。
図 4は先行技術の一般的なメモリ試験装置の概要を示すプロック図である。
図 5は図 4に示したメモリ試験装置に使用された不良救済解析処理装置の詳細な 一構成を示すブロック図である。
図 6は図 5に示したメモリ試験装置に使用された不良解析メモリの詳細な一構成 を示すブロック図である。
図 7は多ビットのリダンダンシ構成のメモリの構成を説明するための斜視図であ る。 発明を実施するための最良の形態
以下、 この発明の好ましい実施例について図 1〜図 3を参照して詳細に説明する < しかしながら、 この発明は多くの異なる形態で実施可能であるから、 以下に述べる 実施例にこの発明が限定されると解釈するべきではない。 後述の実施例は、 以下の 開示が十分で、 完全なものであり、 この発明の範囲をこの分野の技術者に十分に知 らせるために提供されるものである。
図 1はこの発明によるメモリの不良救済解析処理方法を実施する不良救済解析処 理装置を備えたこの発明によるメモリ試験装置の一実施例の概略の構成を示すブ口 ックであり、 図 2は図 1に示した不良救済解析処理装置の詳細な構成を示すブロッ ク図である。 このメモリ試験装置において、 不良解析メモリ 1 1 8は図 6を参照し て既に説明した先行技術の不良解析メモリ 1 1 8と同じ構成のものでよいので、 そ の詳細な構成は図示しない。 なお、 図 1及び図 2において、 図 5に示された素子や 部分と対応する素子や部分には同一符号を付けて示し、 必要のない限りそれらの説 明を省略する。
この実施例においては不良救済解析処理装置 1 1 9が制御部 1 0と、 第 1及び第 2の 2つの救済解析ユニッ ト 2 OA及び 2 OBと、 アクセス制御器 30と、 データ 分配器 40と、 ユニッ ト選択信号生成器 5◦とによって構成されている点と、 制御 部 10に未処理データビッ ト検出器 1 1及びデ一タビッ ト更新装置 12をさらに設 けた点に特徴がある。
第 1及び第 2の救済解析ユニッ ト 2 OA及び 20 Bの個々の構成は、 図 5に示し た先行技術の救済解析ユニッ ト 20と同じ構成のものでよい。 従って、 この実施例 でも、 図 2に示すように、 第 1及び第 2の救済解析ユニッ ト 2 OA及び 20Bのそ れぞれは、 ビット指定レジスタ 21 A、 アンドゲート群 21 B及びこのアンドゲー ト群 21 Bの論理和を取る 1つのオアゲート 21 Cよりなるビッ ト指定部 21と、 このビッ ト指定部 21から出力されるデータを一時記憶するラッチ回路 22と、 こ のラッチ回路 22から読み出されるデータの演算を行なう演算処理部 23と、 不良 メモリセルが検出されたメモリセルアレイを記憶するブロックフェイルメモリ 25 と、 救済解析処理を行なう際に不良解析メモリ 1 18のアドレスにアクセスするァ ドレス信号を発生するァドレス発生器 24とによって構成されている。
第 1及び第 2の救済解析ュニッ ト 20 A及び 20 Bは、 制御部 10から解析開始 信号 ALSRT 1及び A L SRT 2をそれぞれ受信すると、 救済解析動作を開始し- ァドレス発生器 24からァドレス信号 FAD R 1及び FAD R 2の発生を開始させ る。 それぞれのァドレス発生器 24から出力されるァドレス信号 FADR 1及び F ADR 2はアクセス制御器 30を通じて不良解析メモリ 1 18に印加される。 ァク セス制御器 30は第 1及び第 2の救済解析ュニッ ト 2 OA及び 20Bからそれぞれ 出力されるァドレス信号 FAD R 1及び FADR 2を交互に切り換えて不良解析メ モリ 1 18に印加する。 従って、 2つの救済解析ュニッ ト 2 OA及び 20 Bは交互 に不良解析メモリ 1 18にアクセスしてその記憶部 AFMから不良メモリセル情報 となるフェイルデータ FA I Lを読み出すことになる。 アクセス制御器 30は、 例 えばマルチプレクサによって構成することができる。
不良解析メモリ 1 18から読み出されたフェイルデータ FA I Lは伝送ライン 6 0を通じて不良救済解析処理装置 1 19のデータ分配器 40に送られる。 このデー 夕分配器 40は第 1及び第 2の 2つのラッチ回路 41及び 42と、 1つのインバー 夕 43とを備えており、 フェイルデータ FA I Lはこれらラッチ回路 41及び 42 のデータ入力端子 Dにそれぞれ印加される。 ラッチ回路 41及び 42の他方の入力 端子 Gはそれぞれ反転入力端子であり、 第 1のラッチ回路 41の反転入力端子 Gは ュニッ ト選択信号生成器 50の出力端子に直接接続されており、 第 2のラッチ回路 42の反転入力端子 Gはィンバ一夕 43を通じてュニッ ト選択信号生成器 50の出 力端子に接続されている。
ュニッ ト選択信号生成器 50は第 1のクロック信号 CK1と第 2のクロック信号 CK2とが印加される 1つのオアゲ一トと、 このオアゲー卜の出力信号がクロック 端子 CKに印加される 1つのラッチ回路とから構成されており、 第 1及び第 2の救 済解析ュニット 2 OA及び 20 Bをそれそれ選択するュニッ ト選択信号 UNSEL を生成する。 このュニッ ト選択信号生成器 50から出力されるュニット選択信号 U NSELは上記したようにデータ分配器 40の第 1及び第 2のラッチ回路 41及び 42の反転入力端子 Gに供給されると共に、 図 1に示すように、 アクセス制御器 3 0の制御端子に供給される。
データ分配器 40は不良解析メモリ 1 18から入力されたフェイルデータ FA I Lを、 ユニッ ト選択信号 UNS ELの制御により、 第 1及び第 2の救済解析ュニッ ト 2 OA及び 20Bに交互に供給するように構成されている。 具体的には、 第 1の 救済解析ュニッ ト 2 OAが不良解析メモリ 1 18にアドレス信号 FAD R 1を与え てアクセスした場合には、 不良解析メモリ 1 18のァドレスから読み出されたフエ ィルデータ FAI Lを第 1の救済解析ユニッ ト 2 OAに入力する。 また、 第 2の救 済解析ュニッ ト 20Bが不良解析メモリ 1 18にァドレス信号 FADR2を与えて アクセスした場合には、 不良解析メモリ 1 18のァドレスから読み出されたフェイ ルデータ F A I Lを第 2の救済解析ュニッ ト 20Bに入力するように構成されてい る。
1つのデータビッ ト （1つのメモリセルアレイ群） に対する救済解析動作が終了 すると、 第 1及び第 2の救済解析ュニッ ト 2 OA及び 20 Bは制御部 10に解析終 了信号 ALEND 1及び ALEND 2をそれぞれ送る。
次に、 図 3に示すタイミングチャートを参照して上記構成の不良救済解析処理装 置 1 1 9の動作についてさらに説明する。
ュニッ ト選択信号生成器 50に入力される第 1及び第 2のクロック信号 CK 1及 び CK2は、 図 3 A及び図 3 Cにそれぞれ示すように、 時間 2 Tの周期でそれぞれ 発生され、 かつ互いに時間 Tの位相差を有している。 従って、 ユニッ ト選択信号生 成器 50には第 1及び第 2のクロック信号 C K 1及び C K 2が周期 Tで交互に入力 される。
ュニッ ト選択信号生成器 50は、 第 1のクロック信号 CK 1の立ち上がりのタイ ミング毎に論理 「1」 から論理 「0」 に反転し、 かつ第 2のクロック信号 CK 2の 立ち上がりのタイミング毎に論理 「0」 から論理 「1」 に反転する図 3 Εに示すュ ニッ ト選択信号 UNSELを生成する。 このユニッ ト選択信号 UNSELは、 この 実施例では第 1及び第 2のクロック信号 CK 1及び CK 2が周期 2丁で、 かつ位相 差 Τで発生されるから、 図 3Εに示すように、 時間 Τ毎に論理 「0」 と論理 「1」 が交互する短形波となる。
第 1救済解析ユニット 2 OAにおいて、 演算処理部 23はブロックフヱイルメモ リ 25の記憶データを読み出し、 この第 1救済解析ュニッ ト 20 Aが救済解析処理 しょうとするデータビッ ト （メモリセルアレイ群） のメモリセルアレイに不良メモ リセルが存在しない場合には、 ァドレス発生器 24からそのメモリセルアレイに対 するァドレス信号を発生させないで次に救済解析処理すべきメモリセルァレイのァ ドレス信号を発生させる。 つまり、 不良メモリセルが検出されていないメモリセル アレイの救済解析処理は行なわず、 次に救済解析処理すべきメモリセルアレイの救 済解析処理を直ちに実行させる。 ァドレス発生器 24は第 1クロック信号 CK 1の 立ち上がりに同期して、 図 3Bに示すように、 アドレス信号 FADR 1 (アドレス a、 a+ l、 a + 2、 a + 3、 · · ·） を発生する。
同様に、 第 2救済解析ユニット 20 Bにおいても、 演算処理部 23はブロックフ エイルメモリ 25の記憶データを読み出し、 この第 2救済解析ュニッ 卜 2 OAが救 済解析処理しょうとするデータビッ ト （第 1救済解析ュニッ ト 20 Aが救済解析処 理しょうとするデータビッ トとは異なるデータビッ ト） のメモリセルァレイに不良 メモリセルが存在しない場合には、 ァドレス発生器 24からそのメモリセルァレイ に対するァドレス信号を発生させないで次に救済解析処理すべきメモリセルァレイ のァドレス信号を発生させる。 第 2救済解析ュニッ ト 20Bのァドレス発生器 24 は第 2クロック信号 CK 2の立ち上がりに同期して、 図 3Dに示すように、 ァドレ ス信号 FADR2 (アドレス b、 b+ l、 b + 2、 b + 3、 ·
- - ) を発生する。
アクセス制御器 30はユニッ ト選択信号 UNSELに同期して、 図 3 Fに示すよ うに、 ァドレス信号 FADR 1とアドレス信号 FADR 2とを周期 Tで交互に切り 換えて出力する。 その結果、 アクセス制御器 30からはアドレス a、 b、 a+ l、 b+ l、 a + 2、 b + 2、 a + 3、 b + 3、 · · ·の順序のアドレス信号 FAD R が出力され、 不良解析メモリ 1 1 8に印加される。 このァドレス信号 FADR 1と F ADR 2とが切り換わる速度は第 1クロック CK 1及び第 2クロック CK 2の周 期 2Tの 1/2であるから、 クロック信号の 2倍の速度で切り換わるアドレス信号 FADR 1及び FADR2よりなるァドレス信号 FAD Rが不良解析メモリ 1 18 に印加されることになる。
不良解析メモリ 1 18はこの 2倍の速度で切り換わるアドレス信号 FADRでァ クセスされるから、 その記憶部 AFMからは 2つのデータビッ トにそれぞれ存在す るフヱイルデータ FD (a) 、 FD (a+ 1) 、 FD (a + 2) 、 · · '及び FD (b) 、 FD (b+ 1) 、 FD (b + 2) 、 · · 'が周期 Tで交互するフェイルデ —夕 FA I L力、 図 3 Gに示すように、 FD (a) 、 FD (b) 、 FD (a + 1) - FD (b + 1 ) 、 FD (a + 2) 、 FD (b + 2) 、 · · 'の順序で読み出される t 即ち、 読み出し周期も Tとなるから 2つのデータビッ トにそれぞれ存在するフェイ ルデータがクロック信号の 2倍の速度で切り換わるフヱイルデータ F A I Lが読み 出される。 この 2倍の速度で切り換わるフェイルデータは伝送ライン 60を通じて データ分配器 40に入力される。
データ分配器 40において、 第 1及び第 2のラッチ回路 41及び 42は、 図 3E に示すユニッ ト選択信号 UNSELの制御によって、 交互にフ Iィルデータ FA I Lを取り込む。 これらラッチ回路 41及び 42は次の第 1及び第 2のクロック信号 CLK 1及び CLK 2がそれぞれ印加されるまで取り込んだフ Xィルデータを保持 するから、 第 1ラッチ回路 41にラッチされたフェイルデータ F A I L 1は、 図 3 Hに示すように、 周期 2T毎に切り換わり、 同様に、 第 2ラッチ回路 42にラッチ されたフェイルデータ F A I L 2も、 図 3 Iに示すように、 周期 2 T毎に切り換わ る。
第 1及び第 2のラッチ回路 41及び 42にラッチされたフェイルデータ FAI L 1及び F A I L 2は第 1及び第 2の救済解析ュニッ ト 20 A及び 20 Bのビッ ト指 定部 21のアンドゲート群 21 Bの他方の入力端子にそれぞれ供給される。 その結 果、 両救済解析ユニッ ト 2 OA、 20 Bのビッ ト指定レジスタ 21 A、 21 Aによ つてそれぞれ指定されたデータビッ ト （メモリセルアレイ群） のフェイルデータが オアゲート 21 C、 21 Cをそれぞれ通じてラッチ回路 22、 22に与えられ、 ラ ツチされる。 図 3 Jは第 1救済解析ュニッ ト 2 OAのラッチ回路 22にラッチされ たフェイルデータ FF 1を示し、 図 3 Kは第 2救済解析ュニッ ト 20Bのラッチ回 路 22にラッチされたフェイルデータ FF 2を示す。
第 1及び第 2の救済解析ュニッ ト 2 OA及び 20 Bの演算処理部 23、 23はそ れぞれ、 各メモリセルアレイ 202毎に、 取り込まれたフ Iィルデータの数をアド レスライン別に集計し、 不良メモリセルが存在するァドレスラインを各メモリセル アレイ 202に設けられているスペアライン S C、 SRで救済が可能か否かを演算 処理する。 また、 各演算処理部 23はブロックフェイルメモリ 25の記憶データを 読み出し、 不良メモリセルが検出されていないメモリセルアレイの場合には救済解 析処理を行なわず、 次に救済解析処理すべきメモリセルァレイの救済解析処理を直 ちに実行させる。
このように、 この実施例では、 第 1及び第 2の救済解析ユニッ ト 2 OA及び 20 Bのアドレス発生器 24、 24からそれぞれ発生したアドレス信号 FADR 1及び FAD R 2の速度の 2倍の速度で不良解析メモリ 1 18にアクセスし、 不良解析メ モリ 1 18のァドレスから順次に 2つのデータビッ トのフヱイルデータ F A I L 1 及び FA I L 2をそれぞれ読み出して第 1及び第 2の救済解析ュニッ ト 2 OA及び 20 Bにそれぞれ取り込み、 被試験メモリ 2◦ 0の複数のデータビッ ト （メモリセ ルアレイ群） 201—0、 201— 1、 201—2、 · · ' の各メモリセルアレイ をスペアライン SC、 SRによって救済できるか否かの解析処理を行なうように構 成したものである。 つまり、 第 1及び第 2の救済解析ユニッ ト 20A及び 20 Bが それぞれ 1データビッ ト （1メモリセルアレイ群） ずつ同時に平行して不良救済解 析処理を行なうように構成したものである。
ここで、 アクセス制御器 30から不良解析メモリ 1 18ヘアドレス信号 FADR を伝送する伝送ライン 61と、 不良解析メモリ 1 18から不良救済解析処理装置 1 19へフ： ϋィルデータ FA I Lを伝送する伝送ライン 60はそれぞれ、 例えば 16 ビッ ト或いは 32ビッ ト程度の多ビッ 卜の伝送ラインであるため、 第 1及び第 2の 救済解析ュニッ ト 2 OA及び 2◦ B毎に独立して敷設することは難しい。 このため、 この実施例では伝送ライン 60及び 61を時分割して 2つの救済解析ュニッ ト 20 A及び 20 Bで利用するように構成されている。
伝送ライン 60及び 61を時分割して利用するけれど、 両救済解析ュニッ ト 20 A及び 20 Bは独自にァドレス発生器 24を装備しているから、 制御器 10から解 析開始信号 ALSRT 1及び ALSRT2をそれぞれ受信すると、 両救済解析ュニ ッ ト 2 OA及び 20Bは独自に救済解析処理を開始することができる。
第 1及び第 2の救済解析ュニッ ト 2 OA及び 20 Bは指定されたデータビッ トの 救済解析処理を完了すると、 制御器 10に解析終了信号 A LEND 1及び ALEN D 2をそれぞれ送信する。 制御器 10は、 解析終了信号 ALE ND 1及び ALEN D 2を受信すると、 未処理データビッ ト検出器 1 1を起動し、 未処理データビッ ト の有無を検索する。 未処理データビッ トが検出されると、 その未処理データビッ ト の情報をデータビッ ト更新装置 12に与える。 このデータビッ ト更新装置 12は解 析終了信号 A LEND 1又は ALE ND 2を送信した救済解析ュニッ ト 2 OA又は 20Bのビッ ト指定レジスタ 21 Aに与えているビッ ト指定信号 B I TSPを検出 された未処理データビッ 卜に更新する。
従って、 一方の救済解析ュニッ ト、 例えば第 1救済解析ュニッ ト 2 OAが自己に 割当てられたデータビッ トに対応したメモリセルァレイ群、 例えばビッ ト 1メモリ セルァレイ群 201一 0の救済解析処理が未だ終了していない状態において第 2救 済解析ュニッ ト 20Bが自己に割当てられたデ一夕ビッ トに対応したメモリセルァ レイ群、 例えばビッ ト 2メモリセルアレイ群 201 - 1の救済解析処理を終了した 場合には、 制御部 10は第 2救済解析ユニッ ト 20Bに対して 3番目のデータビッ ト b i t— 2を指定し、 第 2救済解析ュニッ ト 20Bにビッ ト 3メモリセルアレイ 群 201— 2の救済解析処理を実行させる。 その後第 1救済解析ュニッ ト 20Aが ビッ ト 1メモリセルアレイ群 201一 0の救済解析処理を終了すると、 制御部 10 は第 1救済解析ュニッ ト 20Aに 4番目のデータビッ ト b i t— 3を指定し、 この 第 1救済解析ュニッ ト 20Aにビッ ト 4メモリセルアレイ群 201— 3の救済解析 処理を実行させる。
このように、 上記実施例によれば、 一方の救済解析ュニッ トの救済解析処理動作 の遅れに影響されずに、 両救済解析ュニッ ト 2 OA及び 20 Bは独自にデータビッ トの指定を受けて救済解析処理動作を実行することができる。 従って、 不良メモリ セルの数が多く存在するメモリセルァレイの不良救済解析処理を実行する一方の救 済解析ュニッ 卜の処理速度が低下しても、 他方の救済解析ュニッ トはその不良救済 解析処理動作を続行するから、 装置全体の不良救済解析処理時間は短縮され、 不良 救済解析処理を高速化することができる。
つまり、 2つの救済解析ユニッ トを同時に平行して動作させ、 一方が他方より先 にあるデータビッ ト （メモリセルアレイ群） に対する不良救済解析処理が完了した 場合には、 その救済解析ュニッ トは次に不良救済解析すべきデータビッ 卜の指定を 受けてそのデータビッ トに対する救済解析処理を 行することができるから、 不良 メモリセルの数が多いデータビッ トに対する救済解析処理を実行する救済解析ュニ ッ 卜に処理時間の遅れが生じても、 他方の救済解析ュニッ トが先回りして次のデー タビッ トの不良救済解析処理を実行するから、 不良メモリセルの数が特定のメモリ セルアレイに偏って存在しても、 その影響は軽減され、 全体として短時間で不良救 済解析処理を完了することができる。
上記実施例では、 説明を簡便にするために、 不良救済解析処理装置 1 1 9に 2つ の救済解析ュニッ ト 2 O A及び 2 0 Bを設けたが、 3つ或いはそれ以上の同じ構成 の救済解析ュニッ トを不良救済解析処理装置 1 1 9に設けてもよいことは言うまで もない。 救済解析ユニッ トの数をさらに増加させれば、 不良救済解析処理をさらに 高速化することができる。 例えば、 不良救済解析ユニッ トの数が N個であれば、 不 良救済解析時間を 1 ZNにすることが可能である。
また、 多ビッ トのリダンダンシ構成のメモリの各デ一タビッ トから検出された不 良メモリセルを救済可能か否か解析処理する場合について説明したが、 この発明は 多ビッ トでない （即ち、 1ビットの） リダンダンシ構成のメモリから検出された不 良メモリセルを救済可能か否か解析処理する場合にも適用でき、 上記実施例と同様 に不良救済解析処理を高速化することができる。
被試験メモリが多ビッ トでない場合には、 被試験メモリの複数のメモリセルァレ ィの不良メモリセルを表わすフェイルデータを、 多ビッ トメモリの場合に各データ ビッ ト毎の不良メモリセルを表わすフェイルデータを格納する不良解析メモリの複 数のデータビッ トメモリ領域に、 それぞれ格納する。 つまり、 被試験メモリの 1つ のメモリセルァレイの不良メモリセルを表わすフェィルデータを、 不良解析メモリ 1 1 8の対応する 1つのデータビッ トメモリ領域にのみ格納する。 従って、 被試験 メモリが多ビッ トでない場合には、 不良解析メモリ 1 1 8の複数のデータビッ トメ モリ領域からそれぞれ読み出されるフヱイルデータは、 試験したメモリの複数のメ モリセルアレイからそれぞれ検出された不良メモリセルを表わすフヱイルデータに なる。
以上の説明で明白なように、 この発明によれば、 共通の不良解析メモリに対して- 複数の救済解析ュニッ トを設け、 これら複数の救済解析ュニッ トによって同時に平 行して複数のデータビッ ト又は複数のメモリセルァレイの救済解析処理を実行する から、 救済解析処理時間を大幅に短縮することができ、 従って、 不良救済解析処理 を高速化することができるという顕著な利点がある。 かく して、 メモリの大容量化 及び多ビッ ト化に十分に対応することができるメモリの不良救済解析処理方法、 及 びこの方法を実施するメモリ試験装置を提供することができる。
以上、 この発明を図示した好ましい実施例について記載したが、 この発明の精神 及び範囲から逸脱することなしに、 上述した実施例に関して種々の変形、 変更及び 改良がなし得ることはこの分野の技術者には明らかであろう。 従って、 この発明は 例示の実施例に限定されるものではなく、 添付の請求の範囲によって定められるこ の発明の範囲内に入る全てのそのような変形、 変更及び改良をも包含するものであ るということを理解すべきである。

Claims

請 求 の 範 囲
1 . リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを 記憶する不良解析メモリと、 試験終了後にこの不良解析メモリから読み出された上 記フヱイルデータに基づいて被試験メモリの不良メモリセルの救済が可能か否かを 解析する不良救済解析処理装置とを具備するメモリ試験装置において実行される不 良救済解析処理方法であつて、
上記不良解析メモリの複数の指定したデータビッ トメモリ領域からフヱィルデ一 タを順次に読み出して対応する複数の救済解析ュニッ トにそれぞれ配分するステツ プと、
上記複数の救済解析ュニッ トを同時に並行して動作させ、 上記不良解析メモリか ら読み出したフヱイルデータに対応する不良メモリセルの救済解析処理を同時に並 行して実行させるステップ
とを含むことを特徴とする不良救済解析処理方法。
2 . 救済解析処理が実行されていない未処理のデータビッ トメモリ領域が存在する か否かをチヱックするステツプをさらに含み、
未処理のデータビッ トメモリ領域が検出された場合には、 各救済解析ュニッ トは, 自己に割当てられた救済解析処理すべきデータビッ トメモリ領域のフ Iィルデータ に対する救済解析処理が完了すると、 この検出された未処理のデータビッ トメモリ 領域のフ Xィルデータに対する救済解析処理を直ちに実行する
ことを特徴とする請求の範囲第 1項に記載の不良救済解析処理方法。
3 . 上記不良解析メモリの複数の指定したデータビッ トメモリ領域からフヱィルデ ータを順次に読み出すステップは、 上記複数の救済解析ユニッ トからそれぞれ出力 される複数の指定データビッ トメモリ領域に対するァドレス信号を順次に切り換え て上記不良解析メモリに印加するステップを含み、
上記複数のアドレス信号を順次に切り換える周期は、 各指定データビッ トメモリ 領域に対するア ドレス信号の周期を、 指定したデータビッ トメモリ領域の個数で割 り算した周期であり、 上記不良解析メモリから読み出されるフ xィルデータは、 上記不良解析メモリに 印加される上記ァドレス信号の切り換え周期と同じ周期で順次に切り換えられてい るフヱイルデータである
ことを特徴とする請求の範囲第 1項又は第 2項に記載の不良救済解析処理方法。
4. リダンダンシ構成の被試験メモリの不良メモリセルを表わすフェイルデータを 記憶する不良解析メモリと、
複数の救済解析ュニッ トであって、 各救済解析ュニッ トは、 上記不良解析メモリ の複数のデータビッ トメモリ領域にそれぞれ記憶されたフェイルデータの内、 任意 のデータビッ トメモリ領域を指定してそのフェイルデータを読み出し、 この読み出 したフ Iィルデータに関連するメモリセルァレイの救済が可能か否かを解析するよ うに構成されている複数の救済解析ュニッ トと、
上記複数の救済解析ュニッ トからそれぞれ出力されるアドレス信号を上記不良解 析メモリに順次に切り換えて印加するアクセス制御手段と、
上記不良解析メモリの上記複数の指定データビッ トメモリ領域からそれぞれ読み 出されるフヱイルデータを対応する上記複数の救済解析ュニッ トにそれぞれ配分す るデータ分配手段と、
上記複数の救済解析ュニットの救済解析処理動作を制御する制御部
とを具備することを特徴とするメモリ試験装置。
5. 上記複数の救済解析ユニッ トは各別にアドレス発生器を具備し、 このアドレス 発生器から指定したデータビッ トメモリ領域に対するァドレス信号を発生させるこ とにより、 他の救済解析ュニッ 卜の動作とは関係なく独立して上記不良解析メモリ をアクセスできるように構成されていることを特徴とする請求の範囲第 4項に記載 のメモリ試験装置。
6 . 上記アクセス制御手段は、 上記複数の救済解析ユニッ トからそれぞれ出力され る複数の指定データビッ トメモリ領域に対するァドレス信号を順次に切り換えて上 記不良解析メモリに印加するように構成されており、
上記複数のア ドレス信号を順次に切り換える周期は各指定データビッ トメモリ領 域に対するァドレス信号の周期を、 指定したデータビッ トメモリ領域の個数で割り 算した周期であり、
上記不良解析メモリから読み出されるフ Xィルデータは、 上記不良解析メモリに 印加される上記ァドレス信号の切り換え周期と同じ周期で順次に切り換えられてい るフェイルデータである
ことを特徴とする請求の範囲第 4項に記載のメモリ試験装置。
7. 上記制御部は、 上記複数の救済解析ユニットに解析開始信号、 ビッ ト指定信号、 ロード信号をそれぞれ印加すると共に、 各救済解析ュニッ 卜から解析終了信号を受 信して上記複数の救済解析ュニッ トの救済解析処理動作を制御し、
さらに、 上記制御部は、
指定されたデータビッ トメモリ領域のフヱイルデータに関連するメモリセルァレ ィに対する救済解析処理動作を完了した救済解析ュニッ トが解析終了信号を送信す る毎に、 救済解析処理が実行されていない未処理のデータビッ トメモリ領域の有無 を検出する未処理データビッ ト検出手段と、
未処理のデータビッ トメモリ領域が検出された場合には、 救済解析処理動作が完 了した救済解析ュニッ 卜に印加しているビッ ト指定信号をこの検出された未処理の データビッ トメモリ領域に対するビッ ト指定信号に更新するデータビッ ト更新手段 とを具備することを特徴とする請求の範囲第 4項、 第 5項又は第 6項のいずれか 1 つに記載のメモリ試験装置。
8. 上記被試験メモリは多ビッ 卜のメモリであり、
上記不良解析メモリは少なくとも上記被試験メモリのビッ ト数と同数のデータビ ッ トメモリ領域を含み、 上記多ビッ トの被試験メモリの各データビッ トのフヱイル データが上記不良解析メモリの対応するデータビッ トメモリ領域にそれぞれ記億さ れる
ことを特徴とする請求の範囲第 4項、 第 5項又は第 6項のいずれか 1つに記載のメ モリ試験装置。
9 . 上記被試験メモリは 1 ビッ 卜のメモリであり、 上記不良解析メモリは少なくとも上記被試験メモリのメモリセルアレイの数と同 数のデータビッ トメモリ領域を含み、 上記被試験メモリの各メモリセルアレイのフ ェィルデ一タが上記不良解析メモリの対応するデータビッ トメモリ領域にそれぞれ 記憶される
ことを特徴とする請求の範囲第 4項、 第 5項又は第 6項のいずれか 1つに記載のメ モリ試験装置。
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