WO2004102217A1 - 試験装置 - Google Patents

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WO2004102217A1
WO2004102217A1 PCT/JP2004/006460 JP2004006460W WO2004102217A1 WO 2004102217 A1 WO2004102217 A1 WO 2004102217A1 JP 2004006460 W JP2004006460 W JP 2004006460W WO 2004102217 A1 WO2004102217 A1 WO 2004102217A1
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signal
timing
delay time
output
circuit
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PCT/JP2004/006460
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Inventor
Toshiyuki Negishi
Original Assignee
Advantest Corporation
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31928—Formatter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing

Definitions

  • the present invention relates to a test device.
  • the present invention relates to a test apparatus for testing a device under test.
  • FIG. 1 shows a configuration of a test apparatus 10 according to a conventional technique.
  • the pattern generation unit 12 generates pattern data of a test signal to be supplied to a device under test (DUT). Then, the pattern data holding units 14 and 16 store the pattern data generated by the pattern generation unit 12. Specifically, the pattern data holding units 14 and 16 are provided with a data set signal or a data reset signal for controlling the rise or fall of the test signal supplied to the device under test. A driver set signal or a driver reset signal for controlling the rise or fall of the enable signal for controlling the driver 98.
  • the data holds pattern data for defining the input timing to be input to the SRS latch circuit 96.
  • the timing memories 18, 20, 22, and 24 include timing signals indicating the timing of outputting a data set signal, a data reset signal, a driver set signal, and a driver reset signal to the RS latch circuit 94 or 96, And a delay time for the data set signal, the data reset signal, the driver set signal, and the driver reset signal to be delayed by the variable delay circuit 66, 68, 70, or 72.
  • the timing memories 18, 20, 22, and 24 obtain a cycle reference signal from the pattern generator: [2], which is used to generate a cycle of the test signal supplied to the device under test.
  • the timing memories 18, 20, 22, and 24 indicate a first timing signal and a second timing (T2) indicating a first timing (T1) in a predetermined cycle of the cycle reference signal.
  • the timing memories 18, 20, 22, and 24 output the first timing signal, the second timing signal, the third timing signal, and the fourth timing signal in accordance with the cycle of the cycle reference signal.
  • the AND circuits 26 and 28 obtain the pattern data "TlSet” and "TlResetj” that specify the input timing of the data set signal and the data reset signal for the first timing (T1), respectively, and the timing data 18
  • the AND circuits 30, 32, 34, and 36 output a data set signal, a data reset signal, a driver set signal, and a driver for the second timing (T2).
  • the logical product of each of the pattern data ⁇ T2Set '', ⁇ T2Rese, '' ⁇ T2Drel '', and ⁇ T2Dret '' that specifies the reset signal input timing and the second timing signal acquired from the timing memory 20 And output.
  • the AND circuits 38, 40, 42, and 44 form a pattern data "3" that defines the input timing of the data set signal, data reset signal, driver set signal, and driver reset signal for the third timing (T3).
  • T3Set ”,“ T3Reset ”,“ T3Drel ”, and“ T3 Dretj ” are ANDed with the third timing signal acquired from the timing memory 22.
  • the AND circuits 46 and 48 output the fourth AND signal.
  • the logical product of the pattern data ⁇ T4Drel '' and ⁇ T4Dret '', which specify the input timing of the driver set signal and driver reset signal related to the timing (T4), and the fourth timing signal acquired from the timing memory 24, are output. I do.
  • variable delay circuit 66 acquires the first timing signal, the second timing signal, or the third timing signal via the OR circuit 50 and the AND circuit 58, and sets a data set based on the acquired timing signal. Outputs the signal delayed. Further, the variable delay circuit 68 acquires the first timing signal, the second timing signal, or the third timing signal via the OR circuit 52 and the AND circuit 60, and outputs a data reset signal based on the acquired timing signal. Is output with a delay.
  • variable delay circuit 70 acquires the second timing signal, the third timing signal, or the fourth timing signal via the OR circuit 54 and the AND circuit 62, and sets a data set based on the acquired timing signal.
  • the signal or the driver set signal is delayed and output.
  • variable delay The extension circuit 72 acquires the second timing signal, the third timing signal, or the fourth timing signal via the OR circuit 56 and the AND circuit 64, and obtains a data reset signal or a driver reset signal based on the acquired timing signal. Outputs the signal delayed.
  • the data set signal output from the variable delay circuit 66 and the data set signal output from the variable delay circuit 70 are input to the RS latch circuit 94 by the AND circuit 74 and the OR circuit. Entered via 82.
  • the RS latch circuit 94 receives the re-data reset signal output from the variable delay circuit 68 and the data reset signal output from the variable delay circuit 72 via the AND circuit 78 and the OR circuit 84. Therefore, the RS latch circuit 94 outputs the data set signal output from the variable delay circuit 66, the data reset signal output from the variable delay circuit 68, the data set signal output from the variable delay circuit 70, and the output signal from the variable delay circuit 72.
  • the switching of the test signal set-Z reset can be controlled twice during a predetermined cycle of the cycle reference signal using the data reset signal obtained.
  • the level of the reset signal cannot be changed in the RS latch circuit 96, and the setting / reset switching of the enable signal cannot be controlled.
  • the data set signal output from the variable delay circuit 66 is input to the RS latch circuit 94 via the OR circuit 82.
  • the data reset signal output from the variable delay circuit 68 is input to the RS latch circuit 94 via the OR circuit 84.
  • the data set signal output from the variable delay circuit 70 is input to the RS latch circuit 96 via the AND circuit 76.
  • the driver reset signal output from the variable delay circuit 72 is input to the RS latch circuit 96 via the AND circuit 80. Therefore, the RS latch circuit 94 is provided with the data set signal output from the variable delay circuit 66 and the variable delay circuit.
  • the RS latch circuit 96 uses the driver set signal output from the variable delay circuit 70 and the driver reset signal output from the variable delay circuit 72 to switch the enable signal set Z reset to a predetermined cycle reference signal. Can be controlled once during a cycle.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems. This object is achieved by a combination of the features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a test apparatus for testing a device under test comprising: a pattern generating section for generating pattern data of a test signal supplied to the device under test; A waveform shaping section for shaping a test signal indicated by the obtained pattern data, and a driver for outputting the test signal shaped by the waveform shaping section to a device under test.
  • the waveform shaping section is delayed by a la delay circuit that delays a set signal that controls the timing of a first change point of the test signal during a predetermined cycle of the cycle reference signal, and is delayed by the la delay circuit.
  • An lb delay circuit that delays a reset signal that controls timing of a second transition point of the test signal changed by the set signal, and a lb delay circuit that delays the third transition point of the test signal during a predetermined cycle of the cycle reference signal.
  • the la delay circuit and the 2a delay circuit provide a set signal based on the time from when the pattern generator generates the cycle reference signal based on the pattern data to when the driver outputs the test signal. Adjust the delay time to delay the
  • the 3a delay circuit adjusts the delay time for delaying the set signal based on the time from when the pattern generator generates the cycle reference signal based on the pattern data to when the driver is driven by the pattern data. May be.
  • the waveform shaping section includes a first timing signal indicating a first timing in a predetermined cycle of the cycle reference signal, and a first delay time by which a set signal or a reset signal output at the first timing is to be delayed.
  • a first timing memory that holds the second timing signal, a second timing signal indicating a second timing after the first timing in a predetermined cycle of the cycle reference signal, and a set signal or a reset signal output at the second timing.
  • a second timing memory for holding a second delay time to be delayed, a third timing signal indicating a third timing after the second timing in a predetermined cycle of the cycle reference signal, and an output at the third timing A third timing memory that holds a third delay time for which the set signal or the reset signal is to be delayed; A fourth timing memory that holds a fourth timing signal indicating a fourth timing after the third timing in the cycle, and a fourth delay time in which the set signal or the reset signal output at the fourth timing is to be delayed And may further have.
  • the la delay circuit obtains the first timing signal and the first delay time or the second timing signal and the second delay time from the first timing memory or the second timing memory, and then sets the set signal to the first timing And the set signal is output with a delay of the first delay time or the set signal is output with a delay of the second delay time from the second timing, and the 2a delay circuit outputs the third timing signal and the third delay time or the fourth timing signal.
  • the fourth delay time is obtained from the third timing memory or the fourth timing memory, and then the set signal is output with the third delay time delayed from the third timing, or the set signal is delayed by the fourth delay time from the fourth timing. Output Les ,.
  • the 3a delay circuit converts the first timing signal and the first delay time, the second timing signal and the second delay time, the third timing signal and the third delay time, or the fourth timing signal and the fourth delay time. After acquiring from the first timing memory, the second timing memory, the third timing memory, or the fourth timing memory, the output is delayed by a first delay time from the first timing, and the set signal is output from the second timing.
  • the set signal may be output with a delay of two delay times, the set signal may be output with a delay of the third delay time from the third timing, or the set signal may be output with a delay of the fourth delay time from the fourth timing.
  • the set / reset switching of the test signal and the input / output switching of the driver and the comparator can be performed at high speed.
  • FIG. 2 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 includes a pattern generating unit 102 that generates pattern data of a test signal to be input to a device under test (DUT), and a waveform shaping unit 104 that shapes the waveform of the test signal indicated by the pattern data generated by the pattern generating unit 102.
  • DUT device under test
  • a driver 106 that outputs a test signal formed by the waveform shaping unit 104 to the device under test, a comparator 108 that receives a test signal output from the device under test in response to the test signal output by the driver 106, A determination unit for comparing the expected value signal generated by the turn generation unit to be read from the device under test with the test signal output from the device under test to determine the quality of the device under test;
  • the test apparatus 100 maintains high-speed set / reset switching of a test signal. It is intended to realize high-speed input / output switching of the driver 106 and the comparator 108 while performing a test of, for example, a high-speed communication device that requires input / output switching at 750 Mbps.
  • FIG. 3 shows an example of the configuration of the waveform shaping section 104 according to the present embodiment.
  • the waveform shaping unit 104 includes a pattern data holding unit 112, timing memories 116, 118, 120, and 122, AND circuits 124, 126, 128, 130, 132, 134, 136, 138, 140, 142, 144, 146, 148, 150, 152, 154, 168, 170, 172, 174, 176, and 178, logic circuit 156, 158, 160, 162, 164, 166, 192, and 194, variable delay circuit 180, 182, 184 , 186, 188, and 190, and RS latch circuits 204 and 206.
  • the variable delay circuit 180 is an example of the la-th delay circuit of the present invention
  • the variable delay circuit 182 is an example of the lb-th delay circuit of the present invention
  • the variable delay circuit 184 is the third-la delay circuit of the present invention.
  • the variable delay circuit 186 is an example of a third delay circuit of the present invention.
  • the variable delay circuit 188 is an example of a seconda delay circuit of the present invention.
  • 5 is an example of a 2b delay circuit of the present invention.
  • the rise or fall of the test signal in the present embodiment is an example of a change point of the test signal of the present invention
  • the rise or fall of the enable signal is an example of a change point of the enable signal of the present invention. is there
  • the pattern data holding units 112 and 114 hold the pattern data generated by the pattern generation unit 102. Specifically, the pattern data holding unit 112 controls the timing of the rising edge of the test signal S, the input signal input to the S latch circuit 204, and the falling edge of the test signal in the RS latch circuit 204. ⁇ ⁇ ⁇ ⁇ The data input signal input to the S latch circuit 204, the input signal input to the SRS latch circuit 206, and the driver input signal input to the SRS latch circuit 206 to control the rising timing of the enable signal of the driver 106 The driver reset signal for controlling the falling timing of the enable signal 106 holds the pattern data that defines the input timing input to the SRS latch circuit 206.
  • the pattern data holding unit 112 outputs the data set signal at a first timing (T1) in a predetermined cycle of the cycle reference signal generated by the pattern data generation unit 102.
  • T1 a first timing
  • TlSet indicating whether or not to output to the RS latch circuit 204
  • TlReset indicating whether to output the data reset signal to the RS latch circuit 204 at the first timing (Tl).
  • Tl indicates whether or not to output a driver set signal to the RS latch circuit 206 at (Tl), and whether or not to output a driver reset signal to the RS latch circuit 206 at the first timing (T1).
  • TlDret indicating whether or not to output the data set signal to the RS latch circuit 204 at the second timing (T2) after the first timing (T1).
  • ⁇ T2Reset '' indicating whether to output the data reset signal to the RS latch circuit 204 at the timing ( ⁇ 2), and whether to output the driver set signal to the RS latch circuit 206 at the second timing (T2)
  • a reset signal indicating whether to output to the RS latch circuit 206 to "T2Dret" to hold.
  • the pattern data holding unit 112 logically ANDs the pattern data defining the input timings of the data set signal, data reset signal, driver set signal, and driver reset signal for the first timing (T1). Input to circuits 124, 126, 128, and 130, respectively.
  • the pattern data holding unit 112 also stores the pattern data defining the input timings of the data set signal, the data reset signal, the driver set signal, and the driver reset signal related to the second timing (T2) into an AND circuit 132. , 134, 136, and 138 respectively.
  • the pattern data holding unit 114 indicates whether or not to output the data set signal to the RS latch circuit 204 at a third timing (T3) after the second timing (T2).
  • T3 Set at the third timing ( ⁇ 3), “T3Reset” indicating whether to output the data reset signal to the RS latch circuit 204, and at the third timing (T3), the driver set signal to the RS latch circuit 206 T3Dret, which indicates whether to output the set signal to the RS latch circuit 206 at the third timing (T3), from the third timing (T3).
  • T4Set indicating whether or not to output a data set signal to the RS latch circuit 204
  • T4Drel indicating whether or not to output the reset signal to the RS latch circuit 206
  • the pattern data holding unit 114 logically ANDs the pattern data defining the input timings of the data set signal, the data reset signal, the driver set signal, and the driver reset signal for the third timing (T3). Input to circuits 140, 142, 144, and 146, respectively. Further, the pattern data holding unit 114 stores the pattern data defining the input timings of the data set signal, data reset signal, driver set signal, and driver reset signal related to the fourth timing (T4) with an AND circuit 148. , 150, 152, and 154 respectively.
  • the timing memories 116, 118, 120, and 122 are timing signals indicating the timing of outputting a data set signal, a data reset signal, a driver set signal, and a driver reset signal to the RS latch circuit 204 or 206. , And a delay time in which the data set signal, the data reset signal, the driver set signal, and the driver reset signal are to be delayed by the variable delay circuit 180, 182, 184, 186, 188, or 190.
  • the timing memories 116, 118, 120, and 122 obtain from the pattern generator 102 a cycle reference signal that is used to generate a cycle of the test signal supplied to the device under test.
  • the timing memory 116 includes a first timing signal indicating a first timing (T1) in a predetermined cycle of the cycle reference signal, a data set signal output at the first timing (T1), It holds a first delay time that is a time when the data reset signal, the driver set signal, or the driver reset signal is to be delayed. Then, the timing memory 116 outputs a first timing signal indicating a first timing (T1) and a first delay time in a predetermined cycle in accordance with the cycle of the vital reference signal, and the AND circuits 124, 126, Enter 128 and 130.
  • a second timing signal indicating a second timing (T2) in a predetermined cycle of the cycle reference signal, a data set signal, a data reset signal, and a driver output at the second timing (T2) Holds a second delay time, which is a time when the set signal or the driver reset signal is to be delayed.
  • the timing memory 118 stores the second timing signal indicating the second timing (T2) in the predetermined cycle in accordance with the cycle of the cycle reference signal.
  • the signal and the second delay time are output and input to AND circuits 132, 134, 136, and 138.
  • a third timing (T3) indicating a third timing (T3) in a predetermined cycle of the cycle reference signal is a third timing (T3) indicating a third timing (T3) in a predetermined cycle of the cycle reference signal.
  • the timing memory 120 outputs a third timing signal indicating a third timing (T3) and a third delay time during a predetermined cycle in accordance with the cycle of the cycle reference signal, and the AND circuits 140 and 142 , 144, and 146.
  • a fourth timing (T4) indicating a fourth timing (T4) in a predetermined cycle of the cycle reference signal is a fourth timing (T4) indicating a fourth timing (T4) in a predetermined cycle of the cycle reference signal.
  • the timing memory 122 outputs the fourth timing signal indicating the fourth timing (T4) and the fourth delay time in the predetermined cycle in accordance with the cycle of the cycle reference signal, and the AND circuits 148, 150 , 152, and 154.
  • the AND circuits 124, 126, 128, and 130 are provided with pattern data "1" that defines input timings of a data set signal, a data reset signal, a driver set signal, and a driver reset signal for the first timing (T1).
  • TlSet, TlReset, TlDrel, and TlDret are ANDed with the first timing signal obtained from the timing memory 116, and each of the OR circuits 156, 158, 160, and 162 Output to That is, the AND circuits 124, 126, 128, and 130 form one of the data set signal, the data reset signal, the driver set signal, and the driver reset signal based on the pattern data acquired from the pattern data holding unit 112.
  • At the first timing (T1) at least one signal to be supplied to the RS latch circuit 204 or 206 is selected and output.
  • the AND circuits 132, 134, 136, and 138 are provided with pattern data "R" for defining the input timings of the data set signal, data reset signal, driver set signal, and driver reset signal for the second timing (T2).
  • T2Set '', ⁇ T2Reset '', ⁇ T2Drel '', and ⁇ T2Dret '' are each ANDed with the second timing signal obtained from the timing memory 118, and each of the OR circuits 156, 158, 160, and 162 Output to That is, the AND circuits 132, 134, 136, and 138 are obtained from the pattern data holding unit 112.
  • a signal to be supplied to the RS latch circuit 204 or 206 at the second timing (T2) is selected from the data set signal, the data reset signal, the driver set signal, and the driver reset signal based on the pattern data obtained. Output.
  • the AND circuits 140, 142, 144, and 146 form the pattern data "R" that defines the input timings of the data set signal, data reset signal, driver set signal, and driver reset signal for the third timing (T3).
  • T3Set, T3Reset, T3Drel, and T3Dret are ANDed with the third timing signal acquired from the timing memory 120, and each of the OR circuits 164, 166, 160, and 162 Output to That is, the AND circuits 140, 142, 144, and 146 form one of the data set signal, the data reset signal, the driver set signal, and the driver reset signal based on the pattern data acquired from the pattern data holding unit 114.
  • a signal to be supplied to the RS latch circuit 204 or 206 is selected and output.
  • the AND circuits 148, 150, 152, and 154 are provided with pattern data "4" that defines the input timing of the data set signal, data reset signal, driver set signal, and driver reset signal for the fourth timing (T4).
  • T4Set, T4Reset, T4Drel, and T4Dret are ANDed with the fourth timing signal obtained from the timing memory 122, and each of the OR circuits 164, 166, 160, and 162 Output to That is, the AND circuits 148, 150, 152, and 154 include one of the data set signal, the data reset signal, the driver set signal, and the driver reset signal based on the pattern data acquired from the pattern data holding unit 114.
  • a signal to be supplied to the RS latch circuit 204 or 206 is selected and output.
  • the logical sum circuit 156 performs a logical sum of the output signal of the logical product circuit 124 and the output signal of the logical product circuit 132, and outputs the first timing signal or the second timing signal to the logical product circuit 168. That is, the OR circuit 156 extracts the difference between the first timing (T1) and the second timing (T2) as a timing for outputting the data set signal to the RS latch circuit 204.
  • the logical sum circuit 158 performs a logical sum of the output signal of the logical product circuit 126 and the output signal of the logical product circuit 134, and outputs the first timing signal or the second timing signal to the logical product circuit 170. Power. That is, the OR circuit 158 extracts the difference between the first timing (T1) and the second timing (T2) as the timing for outputting the data reset signal to the RS latch circuit 204.
  • the logical sum circuit 160 performs a logical sum of the output signal of the logical product circuit 128, the output signal of the logical product circuit 136, the output signal of the logical product circuit 144, and the output signal of the logical product circuit 152, and It outputs the timing signal, the second timing signal, the third timing signal, or the fourth timing signal to the AND circuit 172. That is, the OR circuit 160 outputs the driver set signal to the RS latch circuit 206 as the first timing (T1), the second timing (T2), the third timing ( ⁇ 3), and the fourth timing. ( ⁇ 4) Any power is extracted.
  • the logical sum circuit 162 performs a logical sum of the output signal of the logical product circuit 130, the output signal of the logical product circuit 138, the output signal of the logical product circuit 146, and the output signal of the logical product circuit 154, and
  • the timing control section 174 outputs the timing signal, the second timing signal, the third timing signal, or the fourth timing signal to the AND circuit 174. That is, the OR circuit 162 outputs the driver reset signal to the RS latch circuit 206 as the first timing (T1), the second timing ( ⁇ 2), the third timing ( ⁇ 3), and the fourth timing ( ⁇ Extract any of 4).
  • the logical sum circuit 164 performs a logical sum of the output signal of the logical product circuit 140 and the output signal of the logical product circuit 148, and outputs the third timing signal or the fourth timing signal to the logical product circuit 176.
  • the OR circuit 164 extracts whether the third timing (# 3) or the fourth timing (# 4) is shifted or not as the timing for outputting the data set signal to the RS latch circuit 204.
  • the logical sum circuit 166 performs a logical sum of the output signal of the logical product circuit 142 and the output signal of the logical product circuit 150, and outputs the third timing signal or the fourth timing signal to the logical product circuit 178. That is, the logical sum circuit 166 extracts whether or not the third timing (# 3) and the fourth timing (# 4) are different from each other as the timing for outputting the data reset signal to the RS latch circuit 204.
  • the logical product circuits 168, 170, 172, 174, 176, and 178 calculate the logical product of each output signal of the logical circuit 156, 158, 160, 162, 164, and 166 and the reference clock. By doing so, the output of each of the logic circuits 156, 158, 160, 162, 164, and 166 The output signal is output to each of the delay circuits 180, 182, 184, 186, 188, and 190 in accordance with the timing of the input signal.
  • the variable delay circuit 180 delays the data set signal that controls the rising timing of the test signal during a predetermined cycle of the cycle reference signal. Specifically, the variable delay circuit 180 obtains the first timing signal from the AND circuit 168, obtains the first delay time held by the timing memory 116, and converts the data set signal to the first timing (T1). Output to the OR circuit 192 after the first delay time. Alternatively, the variable delay circuit 180 obtains the second timing signal from the AND circuit 168, obtains the second delay time held by the timing memory 118, and converts the data set signal from the second timing (T2) to the second delay signal. Output to OR circuit 192 after two delay times. The variable delay circuit 180 determines the first delay time or the second delay time based on the time from when the pattern generator 102 generates the cycle reference signal based on the pattern data to when the driver 106 outputs the test signal. 2 Adjust the delay time using the calibration data.
  • the variable delay circuit 182 delays the data reset signal that controls the fall timing of the test signal that has risen in response to the data set signal that has been delayed by the variable delay circuit 180. Specifically, the variable delay circuit 182 obtains the first timing signal from the AND circuit 170, obtains the first delay time held by the timing memory 116, and then outputs the data reset signal to the first timing ( The first delay time is delayed from T1) and output to the OR circuit 194. Alternatively, the variable delay circuit 182 obtains the second timing signal from the AND circuit 170, obtains the second delay time held by the timing memory 118, and then converts the data reset signal from the second timing (T2) to the second timing signal. Output to OR circuit 194 with a delay of two delay times. The variable delay circuit 182 has a first delay time or a second delay time based on the time from when the pattern generator 102 generates the cycle reference signal based on the pattern data to when the driver 106 outputs the test signal. Adjust the time according to the calibration data.
  • the variable delay circuit 184 delays the driver set signal that controls the rising timing of the enable signal to the driver 106 during a predetermined cycle of the cycle reference signal. Specifically, the variable delay circuit 184 outputs the first timing from the AND circuit 172. After acquiring the signal and acquiring the first delay time held by the timing memory 116, the driver set signal is delayed by the first delay time from the first timing (T1) and output to the RS latch circuit 206. Alternatively, the variable delay circuit 184 obtains the second timing signal from the AND circuit 172 and obtains the second delay time held by the timing memory 118, and then changes the driver set signal from the second timing (T2) to the second timing signal. Output to the RS latch circuit 206 with a delay of two delay times.
  • variable delay circuit 184 obtains the third timing signal from the AND circuit 172 and obtains the third delay time held by the timing memory 120, and then converts the driver set signal from the third timing (T3) to the third timing signal. The signal is output to the RS latch circuit 206 with a delay of three delay times.
  • the variable delay circuit 184 obtains the fourth timing signal from the AND circuit 172 and obtains the fourth delay time held by the timing memory 122, and then changes the driver set signal from the fourth timing (T4) to the fourth timing signal. The signal is output to the RS latch circuit 206 with a delay of four delay times.
  • variable delay circuit 184 has a first delay time and a second delay time based on the time from when the pattern generator 102 generates the cycle reference signal based on the pattern data to when the driver 106 is driven by the pattern data.
  • the delay time, the third delay time, or the fourth delay time is adjusted based on the calibration data.
  • Variable delay circuit 186 delays a driver reset signal that controls the timing of the fall of the enable signal to driver 106 during a predetermined cycle of the cycle reference signal. Specifically, the variable delay circuit 186 obtains the first timing signal from the AND circuit 174, obtains the first delay time held by the timing memory 116, and then outputs the driver reset signal to the first timing (T1 ) And outputs it to the RS latch circuit 206 with a delay of the first delay time. Alternatively, the variable delay circuit 186 obtains the second timing signal from the AND circuit 174 and obtains the second delay time held by the timing memory 118, and then changes the driver reset signal from the second timing (T2) to the second timing signal. Output to the RS latch circuit 206 with a delay of two delay times.
  • variable delay circuit 186 obtains the third timing signal from the AND circuit 174 and obtains the third delay time held by the timing memory 120, and then changes the driver reset signal from the third timing (T3) to the third timing signal. Output to the RS latch circuit 206 with a delay of three delay times.
  • the variable delay circuit 186 obtains the fourth timing signal from the AND circuit 174 and obtains the fourth delay time held by the timing memory 122, and then obtains the driver reset signal. Is output to the RS latch circuit 206 with a delay of the fourth delay time from the fourth timing (T4).
  • the variable delay circuit 186 has a first delay time and a second delay time based on the time from when the pattern generator 102 generates the cycle reference signal based on the pattern data to when the driver 106 is driven by the pattern data. Adjust the delay time, third delay time, or fourth delay time with the calibration data.
  • the variable delay circuit 188 delays the data set signal that controls the rising timing of the test signal during a predetermined cycle of the cycle reference signal. Specifically, the variable delay circuit 188 obtains the third timing signal from the AND circuit 176, obtains the third delay time held by the timing memory 120, and converts the data set signal to the third timing (T3). Output to the OR circuit 192 after a delay of the third delay time. Alternatively, the variable delay circuit 188 obtains the fourth timing signal from the AND circuit 176, obtains the fourth delay time held by the timing memory 122, and converts the data set signal from the fourth timing (T4) to the fourth timing signal. Output to OR circuit 192 after 4 delays.
  • variable delay circuit 188 has a third delay time or a third delay time based on the time from when the pattern generator 102 generates the cycle reference signal based on the pattern data to when the driver 106 outputs the test signal. 4 Adjust the delay time using the calibration data.
  • the variable delay circuit 190 delays the data reset signal that controls the fall timing of the test signal that has risen in response to the data set signal that has been delayed by the variable delay circuit 188. Specifically, the variable delay circuit 190 obtains the third timing signal from the AND circuit 178, obtains the third delay time held by the timing memory 120, and then outputs the data reset signal to the third timing ( The third delay time is delayed from T3) and output to the OR circuit 194. Alternatively, the variable delay circuit 190 obtains the fourth timing signal from the AND circuit 178, obtains the fourth delay time held by the timing memory 122, and then changes the data reset signal from the fourth timing (T4) to the fourth timing signal. Output to OR circuit 194 with a delay of 4 delay times.
  • the variable delay circuit 190 has a third delay time or a third delay based on the time from when the pattern generator 102 generates the cycle reference signal based on the pattern data to when the driver 106 outputs the test signal. Adjust the time according to the calibration data.
  • the OR circuit 192 performs an OR operation on the data set signal output from the variable delay circuit 180 and the data set signal output from the variable delay circuit 188, and outputs the result to the RS latch circuit 204.
  • the OR circuit 194 performs a logical OR operation on the data reset signal output from the variable delay circuit 182 and the data reset signal output from the variable delay circuit 190, and outputs the result to the RS latch circuit 204.
  • the RS latch circuit 204 generates a test signal based on the data set signal input from the OR circuit 192 and the data reset signal input from the OR circuit 194, and supplies the generated test signal to the driver 106. . That is, the RS latch circuit 204 sets a test signal at a predetermined cycle of the cycle reference signal using at least one of the first timing (T1) and the third timing (T3), The test signal is reset using at least one of the second timing (T2) and the fourth timing (T4).
  • the RS latch circuit 206 generates an enable signal based on the driver set signal input from the variable delay circuit 184 and the driver reset signal input from the variable delay circuit 186, and supplies the enable signal to the driver 106. That is, in a predetermined cycle of the cycle reference signal, the RS latch circuit 206 performs at least one of the first timing (T1), the second timing (T2), the third timing ( ⁇ 3), and the fourth timing ( ⁇ 4). Set or reset the test signal using.
  • the test apparatus 100 includes five or more timing memories respectively holding different timing signals, and seven or more variable delay circuits, thereby realizing faster set / reset switching. You can.
  • FIG. 4 shows an example of a timing chart of the test signal and the enable signal according to the present embodiment.
  • A shows a timing chart of a test signal output from the driver 106 to the device under test.
  • B shows a timing chart of the enable signal to the driver 106.
  • the waveform shaping unit 104 by controlling the test signal using the four variable delay circuits 180, 182, 188, and 190, the first timing (T1), the second timing
  • the test signal can be set / reset at four timings: timing (T2), third timing (T3), and fourth timing (T4).
  • the set / reset switching of the test signal and the input / output switching of the driver and the comparator can be performed at high speed.
  • FIG. 1 is a diagram showing a configuration of a test apparatus 10 according to a conventional technique.
  • FIG. 2 is a diagram illustrating an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing an example of a configuration of a waveform shaping section 104 according to the present embodiment.
  • FIG. 4 is a diagram showing an example of a timing chart of a test signal and an enable signal according to the present embodiment.
  • Variable delay circuit 204 180, 182, 184, 186, 188, 190 Variable delay circuit 204, 206 RS latch circuit

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Abstract

　本発明に係る試験装置の波形成形部は、試験信号の第１の変化点のタイミングを制御するセット信号を遅延させる第１ａ遅延回路と、第１ａ遅延回路によって遅延されたセット信号によって変化した試験信号の第２の変化点のタイミングを制御するリセット信号を遅延させる第１ｂ遅延回路と、試験信号の第３の変化点のタイミングを制御するセット信号を遅延させる第２ａ遅延回路と、第２ａ遅延回路によって遅延されたセット信号によって変化した試験信号の第４の変化点のタイミングを制御するリセット信号を遅延させる第２ｂ遅延回路と、ドライバに対するイネーブル信号の第１の変化点のタイミングを制御するセット信号を遅延させる第３ａ遅延回路と、サイクル基準信号の所定のサイクル中における、ドライバに対するイネーブル信号の第２の変化点のタイミングを制御するリセット信号を遅延させる第３ｂ遅延回路とを有する。

Description

明 細 書
試験装置
技術分野
[0001] 本発明は、試験装置に関する。特に本発明は、被試験デバイスを試験する試験装 置に関する。文献の参照による組み込みが認められる指定国については、下記の出 願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願 2003— 137553 出願曰 平成 15年 5月 15曰
背景技術
[0002] 図 1は、従来の技術に係る試験装置 10の構成を示す。パターン発生部 12は、被試 験デバイス（DUT)に供給する試験信号のパターンデータを発生する。そして、パタ ーンデータ保持部 14及び 16は、パターン発生部 12が発生したパターンデータを格 納する。具体的には、パターンデータ保持部 14及び 16は、被試験デバイスに供給 する試験信号の立ち上がり又は立ち下がりを制御するデータセット信号又はデータリ セット信号力 ¾Sラッチ回路 94に入力される入力タイミング、若しくはドライバ 98を制 御するィネーブル信号の立ち上がり又は立ち下がりを制御するドライバセット信号又 はドライバリセット信号力 SRSラッチ回路 96に入力される入力タイミングを規定するバタ ーンデータを保持する。
[0003] タイミングメモリ 18、 20、 22、及び 24は、データセット信号、データリセット信号、ドラ ィバセット信号、及びドライバリセット信号を RSラッチ回路 94又は 96に対して出力す るタイミングを示すタイミング信号、並びにデータセット信号、データリセット信号、ドラ ィバセット信号、及びドライバリセット信号が可変遅延回路 66、 68、 70、又は 72によ つて遅延されるべき遅延時間を保持する。また、タイミングメモリ 18、 20、 22、及び 24 は、被試験デバイスに供給する試験信号のサイクルの発生となるサイクル基準信号 をパターン発生部：[ 2から取得する。
[0004] 具体的には、タイミングメモリ 18、 20、 22、及び 24は、サイクル基準信号の所定の サイクル中の第 1タイミング (T1)を示す第 1タイミング信号、第 2タイミング (T2)を示 す第 2タイミング信号、第 3タイミング (T3)を示す第 3タイミング信号、及び第 4タイミン グ (T4)を示す第 4タイミング信号を保持する。そして、タイミングメモリ 18、 20、 22、 及び 24は、サイクル基準信号のサイクルに合わせて、第 1タイミング信号、第 2タイミ ング信号、第 3タイミング信号、及び第 4タイミング信号をそれぞれ出力する。
[0005] 論理積回路 26及び 28は、第 1タイミング (T1)に関するデータセット信号及びデー タリセット信号のそれぞれの入力タイミングを規定するパターンデータ「TlSet」及び「 TlResetjのそれぞれと、タイミングメモリ 18から取得した第 1タイミング信号との論理 積を行い出力する。また、論理積回路 30、 32、 34、及び 36は、第 2タイミング (T2) に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセ ット信号のそれぞれの入力タイミングを規定するパターンデータ「T2Set」、「T2Rese 、「T2Drel」、及び「T2Dret」のそれぞれと、タイミングメモリ 20力、ら取得した第 2タ イミング信号との論理積を行い出力する。
[0006] 論理積回路 38、 40、 42、及び 44は、第 3タイミング (T3)に関するデータセット信号 、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力 タイミングを規定するパターンデータ「T3Set」、「T3Reset」、「T3Drel」、及び「T3 Dretjのそれぞれと、タイミングメモリ 22から取得した第 3タイミング信号との論理積を 行い出力する。また、論理積回路 46及び 48は、第 4タイミング (T4)に関するドライバ セット信号及びドライバリセット信号のそれぞれの入力タイミングを規定するパターン データ「T4Drel」及び「T4Dret」のそれぞれと、タイミングメモリ 24から取得した第 4 タイミング信号との論理積を行い出力する。
[0007] 可変遅延回路 66は、論理和回路 50及び論理積回路 58を介して、第 1タイミング信 号、第 2タイミング信号、又は第 3タイミング信号を取得し、取得したタイミング信号に 基づくデータセット信号を遅延させて出力する。また、可変遅延回路 68は、論理和回 路 52及び論理積回路 60を介して、第 1タイミング信号、第 2タイミング信号、又は第 3 タイミング信号を取得し、取得したタイミング信号に基づくデータリセット信号を遅延さ せて出力する。
[0008] 可変遅延回路 70は、論理和回路 54及び論理積回路 62を介して、第 2タイミング信 号、第 3タイミング信号、又は第 4タイミング信号を取得し、取得したタイミング信号に 基づくデータセット信号又はドライバセット信号を遅延させて出力する。また、可変遅 延回路 72は、論理和回路 56及び論理積回路 64を介して、第 2タイミング信号、第 3 タイミング信号、又は第 4タイミング信号を取得し、取得したタイミング信号に基づくデ 一タリセット信号又はドライバリセット信号を遅延させて出力する。
[0009] DCLK信号がオンの場合には、 RSラッチ回路 94には、可変遅延回路 66が出力し たデータセット信号及び可変遅延回路 70が出力したデータセット信号が論理積回路 74及び論理和回路 82を介して入力される。また、 RSラッチ回路 94には、可変遅延 回路 68が出力したリデータリセット信号及び可変遅延回路 72が出力したデータリセ ット信号が論理積回路 78及び論理和回路 84を介して入力される。したがって、 RSラ ツチ回路 94は、可変遅延回路 66が出力したデータセット信号、可変遅延回路 68が 出力したデータリセット信号、可変遅延回路 70が出力したデータセット信号、及び可 変遅延回路 72が出力したデータリセット信号を用いて、試験信号のセット Zリセットの 切り換えをサイクル基準信号の所定のサイクル中に 2回制御することができる。この場 合、 RSラッチ回路 96には、ドライノくリセット信号のレベルを変化させることができず、 ィネーブル信号のセット/リセットの切り換えを制御することができない。
[0010] DCLK信号がオフの場合には、 RSラッチ回路 94には、可変遅延回路 66が出力し たデータセット信号が論理和回路 82を介して入力される。また、 RSラッチ回路 94に は、可変遅延回路 68が出力したデータリセット信号が論理和回路 84を介して入力さ れる。また、 RSラッチ回路 96には、可変遅延回路 70が出力したデータセット信号が 論理積回路 76を介して入力される。また、 RSラッチ回路 96には、可変遅延回路 72 が出力したドライバリセット信号が論理積回路 80を介して入力される。したがって、 R Sラッチ回路 94は、可変遅延回路 66が出力したデータセット信号及び可変遅延回路
68が出力したデータリセット信号を用いて、試験信号のセット Zリセットの切り換えを サイクル基準信号の所定のサイクル中に 1回制御することができる。また、 RSラッチ 回路 96には、可変遅延回路 70が出力したドライバセット信号及び可変遅延回路 72 が出力したドライバリセット信号を用いて、ィネーブル信号のセット Zリセットの切り換 えをサイクル基準信号の所定のサイクル中に 1回制御することができる。
[0011] 現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記 載を省略する。 発明の開示
発明が解決しょうとする課題
[0012] 近年の半導体デバイスの高速化に伴い、半導体デバイスの試験を行う試験装置の 試験信号のセット/リセットの切り換えの高速化や、試験信号の入力/出力の切り換 えの高速化が要求されている。し力しながら、上記の従来の技術に係る試験装置 10 によれば、 DCLK信号がオンの場合には、 1サイクル中に試験信号のセット/リセット を 2回切り換えることができる力 S、イネ一ブル信号の切り換えを制御することができな レ、。また、 DCLK信号がオフの場合には、 1サイクノレ中にイネ一ブル信号の切り換え を制御することができる力 1サイクル中に試験信号のセット/リセットを一回しか切り 換えることができない。
[0013] そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目 的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせ により達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0014] 即ち、本発明の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスに供給する試験信号のパターンデータを発生するパターン発生部と、ノ ターン発生部が発生したパターンデータが示す試験信号を成形する波形成形部と、 波形成形部が成形した試験信号を被試験デバイスに対して出力するドライバとを備 える。
[0015] 波形成形部は、サイクル基準信号の所定のサイクル中における、試験信号の第 1の 変化点のタイミングを制御するセット信号を遅延させる第 la遅延回路と、第 la遅延回 路によって遅延されたセット信号によって変化した試験信号の第 2の変化点のタイミ ングを制御するリセット信号を遅延させる第 lb遅延回路と、サイクル基準信号の所定 のサイクル中における、試験信号の第 3の変化点のタイミングを制御するセット信号を 遅延させる第 2a遅延回路と、第 2a遅延回路によって遅延されたセット信号によって 変化した試験信号の第 4の変化点のタイミングを制御するリセット信号を遅延させる 第 2b遅延回路と、サイクル基準信号の所定のサイクル中における、ドライバに対する ィネーブル信号の第 1の変化点のタイミングを制御するセット信号を遅延させる第 3a 遅延回路と、サイクル基準信号の所定のサイクル中における、ドライバに対するイネ 一ブル信号の第 2の変化点のタイミングを制御するリセット信号を遅延させる第 3b遅 延回路とを有する。
[0016] 第 la遅延回路及び第 2a遅延回路は、パターン発生部がパターンデータに基づい てサイクル基準信号を発生したときから、ドライバが試験信号を出力するときまでの時 間に基づいて、セット信号を遅延させる遅延時間を調整し、
第 3a遅延回路は、パターン発生部がパターンデータに基づいてサイクル基準信号 を発生したときから、ドライバがパターンデータによって駆動されるまでの時間に基づ いて、セット信号を遅延させる遅延時間を調整してもよい。
[0017] 波形成形部は、サイクル基準信号の所定のサイクル中の第 1タイミングを示す第 1タ イミング信号、及び第 1タイミングで出力されるセット信号又はリセット信号が遅延され るべき第 1遅延時間を保持する第 1タイミングメモリと、サイクル基準信号の所定のサ イタル中の、第 1タイミングより後の第 2タイミングを示す第 2タイミング信号、及び第 2 タイミングで出力されるセット信号又はリセット信号が遅延されるべき第 2遅延時間を 保持する第 2タイミングメモリと、サイクル基準信号の所定のサイクル中の、第 2タイミ ングより後の第 3タイミングを示す第 3タイミング信号、及び第 3タイミングで出力される セット信号又はリセット信号が遅延されるべき第 3遅延時間を保持する第 3タイミングメ モリと、サイクル基準信号の所定のサイクル中の、第 3タイミングより後の第 4タイミング を示す第 4タイミング信号、及び第 4タイミングで出力されるセット信号又はリセット信 号が遅延されるべき第 4遅延時間を保持する第 4タイミングメモリとをさらに有してもよ レ、。
[0018] 第 la遅延回路は、第 1タイミング信号及び第 1遅延時間又は第 2タイミング信号及 び第 2遅延時間を第 1タイミングメモリ又は第 2タイミングメモリから取得した後、セット 信号を第 1タイミングから第 1遅延時間遅延させて出力し、又はセット信号を第 2タイミ ングから第 2遅延時間遅延させて出力し、第 2a遅延回路は、第 3タイミング信号及び 第 3遅延時間又は第 4タイミング信号及び第 4遅延時間を第 3タイミングメモリ又は第 4 タイミングメモリから取得した後、セット信号を第 3タイミングから第 3遅延時間遅延させ て出力し、又はセット信号を第 4タイミングから第 4遅延時間遅延させて出力してもよ レ、。
[0019] 第 3a遅延回路は、第 1タイミング信号及び第 1遅延時間、第 2タイミング信号及び第 2遅延時間、第 3タイミング信号及び第 3遅延時間、又は第 4タイミング信号及び第 4 遅延時間を第 1タイミングメモリ、第 2タイミングメモリ、第 3タイミングメモリ、又は第 4タ イミングメモリから取得した後、第 1タイミングから第 1遅延時間遅延させて出力し、セ ット信号を第 2タイミングから第 2遅延時間遅延させて出力し、セット信号を第 3タイミン グから第 3遅延時間遅延させて出力し、又はセット信号を第 4タイミングから第 4遅延 時間遅延させて出力してもよい。
[0020] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0021] 上記説明から明ら力なように、本発明の試験装置によれば、試験信号のセット/リ セット切換、及びドライバ及びコンパレータの入力/出力切換を高速に行うことができ る。
発明を実施するための最良の形態
[0022] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請 求の範囲に係る発明を限定するものではなぐ又実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0023] 図 2は、本発明の一実施形態に係る試験装置 100の構成の一例を示す。試験装置 100は、被試験デバイス（DUT)に入力する試験信号のパターンデータを発生する パターン発生部 102と、パターン発生部 102が発生したパターンデータが示す試験 信号の波形を成形する波形成形部 104と、波形成形部 104が成形した試験信号を 被試験デバイス対して出力するドライバ 106と、ドライバ 106が出力した試験信号に 対応して被試験デバイスから出力された試験信号を受け取るコンパレータ 108と、パ ターン発生部 102が発生した、被試験デバイスから読み出されるべき期待値信号と 被試験デバイスから出力された試験信号とを比較して被試験デバイスの良否を判定 する判定部 110とを備える。
[0024] 本実施形態に係る試験装置 100は、試験信号の高速なセット/リセット切換を維持 しつつドライバ 106及びコンパレータ 108の高速な入力/出力切換を実現し、例え ば 750Mbpsでの入力/出力切換が必要な高速通信デバイス等の試験を行うことを 目的とする。
[0025] 図 3は、本実施形態に係る波形成形部 104の構成の一例を示す。波形成形部 104 は、パターンデータ保持部 112、タイミングメモリ 116、 118、 120、及び 122、論理積 回路 124、 126、 128、 130、 132、 134、 136、 138、 140、 142、 144、 146、 148、 150、 152、 154、 168、 170、 172、 174、 176、及び 178、論理禾ロ回路 156、 158、 160、 162、 164、 166、 192、及び 194、可変遅延回路 180、 182、 184、 186、 18 8、及び 190、並びに RSラッチ回路 204及び 206を有する。
[0026] 可変遅延回路 180は、本発明の第 la遅延回路の一例であり、可変遅延回路 182 は、本発明の第 lb遅延回路の一例であり、可変遅延回路 184は、本発明の第 3a遅 延回路の一例であり、可変遅延回路 186は、本発明の第 3b遅延回路の一例であり、 可変遅延回路 188は、本発明の第 2a遅延回路の一例であり、可変遅延回路 190は 、本発明の第 2b遅延回路の一例である。また、本実施形態における試験信号の立ち 上がり又は立ち下がりは、本発明の試験信号の変化点の一例であり、ィネーブル信 号の立ち上がり又は立ち下がりは、本発明のィネーブル信号の変化点の一例である
[0027] パターンデータ保持部 112及び 114は、パターン発生部 102が発生したパターン データを保持する。具体的には、パターンデータ保持部 112は、試験信号の立ち上 力 Sりのタイミングを制御するデータセット信号力 ¾Sラッチ回路 204に入力される入力 タイミング、 RSラッチ回路 204において試験信号の立ち下がりのタイミングを制御す るデータリセット信号力 ¾Sラッチ回路 204入力される入力タイミング、ドライバ 106の ィネーブル信号の立ち上がりのタイミングを制御するドライバセット信号力 SRSラッチ回 路 206に入力される入力タイミング、及びドライバ 106のィネーブル信号の立ち下が りのタイミングを制御するドライバリセット信号力 SRSラッチ回路 206に入力される入力 タイミングを規定するパターンデータを保持する。
[0028] 例えば、パターンデータ保持部 112は、パターンデータ発生部 102が発生するサイ クル基準信号の所定のサイクル中における第 1タイミング (T1)にデータセット信号を RSラッチ回路 204に対して出力するか否かを示す「TlSet」、第 1タイミング (Tl)に データリセット信号を RSラッチ回路 204に対して出力するか否かを示す「TlReset」 、第 1タイミング (Tl)にドライバセット信号を RSラッチ回路 206に対して出力するか否 力、を示す「TlDrel」、第 1タイミング (T1)にドライバリセット信号を RSラッチ回路 206 に対して出力するか否力、を示す「TlDret」、第 1タイミング (T1)より後の第 2タイミン グ (T2)にデータセット信号を RSラッチ回路 204に対して出力するか否力、を示す「T2 Set」、第 2タイミング (Τ2)にデータリセット信号を RSラッチ回路 204に対して出力す るか否かを示す「T2Reset」、第 2タイミング (T2)にドライバセット信号を RSラッチ回 路 206に対して出力するか否力 ^示す「T2Drel」、及び第 2タイミング (T2)にドライ バリセット信号を RSラッチ回路 206に対して出力するか否かを示す「T2Dret」を保 持する。
[0029] そして、パターンデータ保持部 112は、第 1タイミング (T1)に関するデータセット信 号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入 力タイミングを規定するパターンデータを論理積回路 124、 126、 128、及び 130に それぞれ入力する。また、パターンデータ保持部 112は、第 2タイミング (T2)に関す るデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信 号のそれぞれの入力タイミングを規定するパターンデータを論理積回路 132、 134、 136、及び 138にそれぞれ入力する。
[0030] また同様に、パターンデータ保持部 114は、第 2タイミング (T2)より後の第 3タイミン グ (T3)にデータセット信号を RSラッチ回路 204に対して出力するか否力を示す「T3 Set」、第 3タイミング (Τ3)にデータリセット信号を RSラッチ回路 204に対して出力す るか否かを示す「T3Reset」、第 3タイミング (T3)にドライバセット信号を RSラッチ回 路 206に対して出力するか否力 ^示す「T3Drel」、第 3タイミング (T3)にセット信号 を RSラッチ回路 206に対して出力するか否力、を示す「T3Dret」、第 3タイミング (T3) より後の第 4タイミング (T4)にデータセット信号を RSラッチ回路 204に対して出力す るか否かを示す「T4Set」、第 4タイミング (T4)にデータリセット信号を RSラッチ回路 204に対して出力するか否かを示す「T4Reset」、第 4タイミング (T4)にドライバセッ ト信号を RSラッチ回路 206に対して出力するか否力、を示す「T4Drel」、第 4タイミング (T4)にセット信号を RSラッチ回路 206に対して出力するか否力を示す「T4Dret」を 保持する。
[0031] そして、パターンデータ保持部 114は、第 3タイミング (T3)に関するデータセット信 号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入 力タイミングを規定するパターンデータを論理積回路 140、 142、 144、及び 146に それぞれ入力する。また、パターンデータ保持部 114は、第 4タイミング (T4)に関す るデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信 号のそれぞれの入力タイミングを規定するパターンデータを論理積回路 148、 150、 152、及び 154にそれぞれ入力する。
[0032] タイミングメモリ 116、 118、 120、及び 122は、データセット信号、データリセット信 号、ドライバセット信号、及びドライバリセット信号を RSラッチ回路 204又は 206に対 して出力するタイミングを示すタイミング信号、並びにデータセット信号、データリセッ ト信号、ドライバセット信号、及びドライバリセット信号が可変遅延回路 180、 182、 18 4、 186、 188、又は 190によって遅延されるべき遅延時間を保持する。また、タイミン グメモリ 116、 118、 120、及び 122は、被試験デバイスに供給する試験信号のサイク ルの発生となるサイクル基準信号をパターン発生部 102から取得する。
[0033] 具体的には、タイミングメモリ 116は、サイクル基準信号の所定のサイクル中の第 1 タイミング (T1)を示す第 1タイミング信号、及び第 1タイミング (T1)で出力されるデー タセット信号、データリセット信号、ドライバセット信号、又はドライバリセット信号が遅 延されるべき時間である第 1遅延時間を保持する。そして、タイミングメモリ 116は、サ イタル基準信号のサイクルに合わせて、所定のサイクル中における第 1タイミング (T1 )を示す第 1タイミング信号及び第 1遅延時間を出力し、論理積回路 124、 126、 128 、及び 130に入力する。
[0034] また同様に、サイクル基準信号の所定のサイクル中の第 2タイミング (T2)を示す第 2タイミング信号、及び第 2タイミング (T2)で出力されるデータセット信号、データリセ ット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である 第 2遅延時間を保持する。そして、タイミングメモリ 118は、サイクル基準信号のサイク ルに合わせて、所定のサイクル中における第 2タイミング (T2)を示す第 2タイミング信 号及び第 2遅延時間を出力し、論理積回路 132、 134、 136、及び 138に入力する。
[0035] また同様に、サイクル基準信号の所定のサイクル中の第 3タイミング (T3)を示す第
3タイミング信号、及び第 3タイミング (T3)で出力されるデータセット信号、データリセ ット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である 第 3遅延時間を保持する。そして、タイミングメモリ 120は、サイクル基準信号のサイク ルに合わせて、所定のサイクル中における第 3タイミング (T3)を示す第 3タイミング信 号及び第 3遅延時間を出力し、論理積回路 140、 142、 144、及び 146に入力する。
[0036] また同様に、サイクル基準信号の所定のサイクル中の第 4タイミング (T4)を示す第
4タイミング信号、及び第 4タイミング (T4)で出力されるデータセット信号、データリセ ット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である 第 4遅延時間を保持する。そして、タイミングメモリ 122は、サイクル基準信号のサイク ルに合わせて、所定のサイクル中における第 4タイミング (T4)を示す第 4タイミング信 号及び第 4遅延時間を出力し、論理積回路 148、 150、 152、及び 154に入力する。
[0037] 論理積回路 124、 126、 128、及び 130は、第 1タイミング (T1)に関するデータセッ ト信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれ の入力タイミングを規定するパターンデータ「TlSet」、「TlReset」、「TlDrel」、及 び「TlDret」のそれぞれと、タイミングメモリ 116から取得した第 1タイミング信号との 論理積を行い、論理和回路 156、 158、 160、及び 162のそれぞれに出力する。即 ち、論理積回路 124、 126、 128、及び 130は、パターンデータ保持部 112から取得 したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセッ ト信号、及びドライバリセット信号のうちで第 1タイミング (T1)において RSラッチ回路 2 04又は 206に供給すべき信号を少なくとも 1つ選択して出力する。
[0038] 論理積回路 132、 134、 136、及び 138は、第 2タイミング (T2)に関するデータセッ ト信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれ の入力タイミングを規定するパターンデータ「T2Set」、「T2Reset」、「T2Drel」、及 び「T2Dret」のそれぞれと、タイミングメモリ 118から取得した第 2タイミング信号との 論理積を行い、論理和回路 156、 158、 160、及び 162のそれぞれに出力する。即 ち、論理積回路 132、 134、 136、及び 138は、パターンデータ保持部 112から取得 したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセッ ト信号、及びドライバリセット信号のうちで第 2タイミング (T2)において RSラッチ回路 2 04又は 206に供給すべき信号を選択して出力する。
[0039] 論理積回路 140、 142、 144、及び 146は、第 3タイミング (T3)に関するデータセッ ト信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれ の入力タイミングを規定するパターンデータ「T3Set」、「T3Reset」、「T3Drel」、及 び「T3Dret」のそれぞれと、タイミングメモリ 120から取得した第 3タイミング信号との 論理積を行い、論理和回路 164、 166、 160、及び 162のそれぞれに出力する。即 ち、論理積回路 140、 142、 144、及び 146は、パターンデータ保持部 114から取得 したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセッ ト信号、及びドライバリセット信号のうちで第 3タイミング (T3)において RSラッチ回路 2 04又は 206に供給すべき信号を選択して出力する。
[0040] 論理積回路 148、 150、 152、及び 154は、第 4タイミング (T4)に関するデータセッ ト信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれ の入力タイミングを規定するパターンデータ「T4Set」、 「T4Reset」、 「T4Drel」、及 び「T4Dret」のそれぞれと、タイミングメモリ 122から取得した第 4タイミング信号との 論理積を行い、論理和回路 164、 166、 160、及び 162のそれぞれに出力する。即 ち、論理積回路 148、 150、 152、及び 154は、パターンデータ保持部 114から取得 したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセッ ト信号、及びドライバリセット信号のうちで第 4タイミング (T4)において RSラッチ回路 2 04又は 206に供給すべき信号を選択して出力する。
[0041] 論理和回路 156は、論理積回路 124の出力信号と論理積回路 132の出力信号と の論理和を行い、第 1タイミング信号又は第 2タイミング信号を論理積回路 168に出 力する。即ち、論理和回路 156は、データセット信号を RSラッチ回路 204に対して出 力するタイミングとして、第 1タイミング (T1)及び第 2タイミング (T2)のレ、ずれかを抽 出する。
[0042] 論理和回路 158は、論理積回路 126の出力信号と論理積回路 134の出力信号と の論理和を行い、第 1タイミング信号又は第 2タイミング信号を論理積回路 170に出 力する。即ち、論理和回路 158は、データリセット信号を RSラッチ回路 204に対して 出力するタイミングとして、第 1タイミング (T1)及び第 2タイミング (T2)のレ、ずれかを 抽出する。
[0043] 論理和回路 160は、論理積回路 128の出力信号と論理積回路 136の出力信号と 論理積回路 144の出力信号と論理積回路 152の出力信号との論理和を行い、第 1タ イミング信号、第 2タイミング信号、第 3タイミング信号、又は第 4タイミング信号を論理 積回路 172に出力する。即ち、論理和回路 160は、ドライバセット信号を RSラッチ回 路 206に対して出力するタイミングとして、第 1タイミング (T1)、第 2タイミング (T2)、 第 3タイミング (Τ3)、及び第 4タイミング (Τ4)のいずれ力、を抽出する。
[0044] 論理和回路 162は、論理積回路 130の出力信号と論理積回路 138の出力信号と 論理積回路 146の出力信号と論理積回路 154の出力信号との論理和を行い、第 1タ イミング信号、第 2タイミング信号、第 3タイミング信号、又は第 4タイミング信号を論理 積回路 174に出力する。即ち、論理和回路 162は、ドライバリセット信号を RSラッチ 回路 206に対して出力するタイミングとして、第 1タイミング (T1)、第 2タイミング (Τ2) 、第 3タイミング (Τ3)、及び第 4タイミング (Τ4)のいずれかを抽出する。
[0045] 論理和回路 164は、論理積回路 140の出力信号と論理積回路 148の出力信号と の論理和を行い、第 3タイミング信号又は第 4タイミング信号を論理積回路 176に出 力する。即ち、論理和回路 164は、データセット信号を RSラッチ回路 204に対して出 力するタイミングとして、第 3タイミング (Τ3)及び第 4タイミング (Τ4)のレ、ずれかを抽 出する。
[0046] 論理和回路 166は、論理積回路 142の出力信号と論理積回路 150の出力信号と の論理和を行い、第 3タイミング信号又は第 4タイミング信号を論理積回路 178に出 力する。即ち、論理和回路 166は、データリセット信号を RSラッチ回路 204に対して 出力するタイミングとして、第 3タイミング (Τ3)及び第 4タイミング (Τ4)のレ、ずれかを 抽出する。
[0047] 論理積回路 168、 170、 172、 174、 176、及び 178は、論理禾ロ回路 156、 158、 1 60、 162、 164、及び 166のそれぞれの出力信号とリファレンスクロックとの論理積を 行うことにより、論理禾ロ回路 156、 158、 160、 162、 164、及び 166のそれぞれの出 力信号のタイミングを合わせて遅延回路 180、 182、 184、 186、 188、及び 190のそ れぞれに出力する。
[0048] 可変遅延回路 180は、サイクル基準信号の所定のサイクル中における、試験信号 の立ち上がりのタイミングを制御するデータセット信号を遅延させる。具体的には、可 変遅延回路 180は、論理積回路 168から第 1タイミング信号を取得し、またタイミング メモリ 116が保持する第 1遅延時間を取得し、データセット信号を第 1タイミング (T1) 力 第 1遅延時間遅延させて論理和回路 192に出力する。または、可変遅延回路 18 0は、論理積回路 168から第 2タイミング信号を取得し、またタイミングメモリ 118が保 持する第 2遅延時間を取得し、データセット信号を第 2タイミング (T2)から第 2遅延時 間遅延させて論理和回路 192に出力する。なお、可変遅延回路 180は、パターン発 生部 102がパターンデータに基づいてサイクル基準信号を発生したときから、ドライ バ 106が試験信号を出力するときまでの時間に基づいて第 1遅延時間又は第 2遅延 時間をキャリブレーションデータにより調整する。
[0049] 可変遅延回路 182は、可変遅延回路 180によって遅延されたデータセット信号によ つて立ち上げられた試験信号の立ち下がりのタイミングを制御するデータリセット信号 を遅延させる。具体的には、可変遅延回路 182は、論理積回路 170から第 1タイミン グ信号を取得し、またタイミングメモリ 116が保持する第 1遅延時間を取得した後、デ 一タリセット信号を第 1タイミング (T1)から第 1遅延時間遅延させて論理和回路 194 に出力する。または、可変遅延回路 182は、論理積回路 170から第 2タイミング信号 を取得し、またタイミングメモリ 118が保持する第 2遅延時間を取得した後、データリセ ット信号を第 2タイミング (T2)から第 2遅延時間遅延させて論理和回路 194に出力す る。なお、可変遅延回路 182は、パターン発生部 102がパターンデータに基づいて サイクル基準信号を発生したときから、ドライバ 106が試験信号を出力するときまでの 時間に基づいて第 1遅延時間又は第 2遅延時間をキャリブレーションデータにより調 整する。
[0050] 可変遅延回路 184は、サイクル基準信号の所定のサイクル中における、ドライバ 10 6に対するィネーブル信号の立ち上がりのタイミングを制御するドライバセット信号を 遅延させる。具体的には、可変遅延回路 184は、論理積回路 172から第 1タイミング 信号を取得し、またタイミングメモリ 116が保持する第 1遅延時間を取得した後、ドライ バセット信号を第 1タイミング (T1)から第 1遅延時間遅延させて RSラッチ回路 206に 出力する。または、可変遅延回路 184は、論理積回路 172から第 2タイミング信号を 取得し、またタイミングメモリ 118が保持する第 2遅延時間を取得した後、ドライバセッ ト信号を第 2タイミング (T2)から第 2遅延時間遅延させて RSラッチ回路 206に出力 する。または、可変遅延回路 184は、論理積回路 172から第 3タイミング信号を取得 し、またタイミングメモリ 120が保持する第 3遅延時間を取得した後、ドライバセット信 号を第 3タイミング (T3)から第 3遅延時間遅延させて RSラッチ回路 206に出力する。 または、可変遅延回路 184は、論理積回路 172から第 4タイミング信号を取得し、ま たタイミングメモリ 122が保持する第 4遅延時間を取得した後、ドライバセット信号を第 4タイミング (T4)から第 4遅延時間遅延させて RSラッチ回路 206に出力する。なお、 可変遅延回路 184は、パターン発生部 102がパターンデータに基づいてサイクル基 準信号を発生したときから、ドライバ 106パターンデータによって駆動されるまでの時 間に基づいて第 1遅延時間、第 2遅延時間、第 3遅延時間、又は第 4遅延時間をキヤ リブレーシヨンデータにより調整する。
可変遅延回路 186は、サイクル基準信号の所定のサイクル中における、ドライバ 10 6に対するィネーブル信号の立ち下がりのタイミングを制御するドライバリセット信号を 遅延させる。具体的には、可変遅延回路 186は、論理積回路 174から第 1タイミング 信号を取得し、またタイミングメモリ 116が保持する第 1遅延時間を取得した後、ドライ バリセット信号を第 1タイミング (T1)から第 1遅延時間遅延させて RSラッチ回路 206 に出力する。または、可変遅延回路 186は、論理積回路 174から第 2タイミング信号 を取得し、またタイミングメモリ 118が保持する第 2遅延時間を取得した後、ドライバリ セット信号を第 2タイミング (T2)から第 2遅延時間遅延させて RSラッチ回路 206に出 力する。または、可変遅延回路 186は、論理積回路 174から第 3タイミング信号を取 得し、またタイミングメモリ 120が保持する第 3遅延時間を取得した後、ドライバリセット 信号を第 3タイミング (T3)から第 3遅延時間遅延させて RSラッチ回路 206に出力す る。または、可変遅延回路 186は、論理積回路 174から第 4タイミング信号を取得し、 またタイミングメモリ 122が保持する第 4遅延時間を取得した後、ドライバリセット信号 を第 4タイミング (T4)から第 4遅延時間遅延させて RSラッチ回路 206に出力する。な お、可変遅延回路 186は、パターン発生部 102がパターンデータに基づいてサイク ル基準信号を発生したときから、ドライバ 106パターンデータによって駆動されるまで の時間に基づいて第 1遅延時間、第 2遅延時間、第 3遅延時間、又は第 4遅延時間 をキャリブレーションデータにより調整する。
[0052] 可変遅延回路 188は、サイクル基準信号の所定のサイクル中における、試験信号 の立ち上がりのタイミングを制御するデータセット信号を遅延させる。具体的には、可 変遅延回路 188は、論理積回路 176から第 3タイミング信号を取得し、またタイミング メモリ 120が保持する第 3遅延時間を取得し、データセット信号を第 3タイミング (T3) 力 第 3遅延時間遅延させて論理和回路 192に出力する。または、可変遅延回路 18 8は、論理積回路 176から第 4タイミング信号を取得し、またタイミングメモリ 122が保 持する第 4遅延時間を取得し、データセット信号を第 4タイミング (T4)から第 4遅延時 間遅延させて論理和回路 192に出力する。なお、可変遅延回路 188は、パターン発 生部 102がパターンデータに基づいてサイクル基準信号を発生したときから、ドライ バ 106が試験信号を出力するときまでの時間に基づいて第 3遅延時間又は第 4遅延 時間をキャリブレーションデータにより調整する。
[0053] 可変遅延回路 190は、可変遅延回路 188によって遅延されたデータセット信号によ つて立ち上げられた試験信号の立ち下がりのタイミングを制御するデータリセット信号 を遅延させる。具体的には、可変遅延回路 190は、論理積回路 178から第 3タイミン グ信号を取得し、またタイミングメモリ 120が保持する第 3遅延時間を取得した後、デ 一タリセット信号を第 3タイミング (T3)から第 3遅延時間遅延させて論理和回路 194 に出力する。または、可変遅延回路 190は、論理積回路 178から第 4タイミング信号 を取得し、またタイミングメモリ 122が保持する第 4遅延時間を取得した後、データリセ ット信号を第 4タイミング (T4)から第 4遅延時間遅延させて論理和回路 194に出力す る。なお、可変遅延回路 190は、パターン発生部 102がパターンデータに基づいて サイクル基準信号を発生したときから、ドライバ 106が試験信号を出力するときまでの 時間に基づいて第 3遅延時間又は第 3遅延時間をキャリブレーションデータにより調 整する。 [0054] 論理和回路 192は、可変遅延回路 180が出力したデータセット信号と可変遅延回 路 188が出力したデータセット信号との論理和を行レ、、 RSラッチ回路 204に出力す る。また、論理和回路 194は、可変遅延回路 182が出力したデータリセット信号と可 変遅延回路 190が出力したデータリセット信号との論理和を行レ、、 RSラッチ回路 20 4に出力する。
[0055] RSラッチ回路 204は、論理和回路 192から入力されたデータセット信号、及び論理 和回路 194から入力されたデータリセット信号に基づいて、試験信号を発生してドラ ィバ 106に供給する。即ち、 RSラッチ回路 204は、サイクル基準信号の所定のサイク ルにおレ、て、第 1タイミング (T1)及び第 3タイミング (T3)の少なくとも一方のタイミン グを用いて試験信号をセットし、第 2タイミング (T2)及び第 4タイミング (T4)の少なく とも一方のタイミングを用いて試験信号をリセットする。
[0056] RSラッチ回路 206は、可変遅延回路 184から入力されたドライバセット信号、及び 可変遅延回路 186から入力されたドライバリセット信号に基づいて、ィネーブル信号 を発生してドライバ 106に供給する。即ち、 RSラッチ回路 206は、サイクル基準信号 の所定のサイクルにおいて、第 1タイミング (T1)、第 2タイミング (T2)、第 3タイミング（ Τ3)、及び第 4タイミング (Τ4)の少なくとも一方のタイミングを用いて試験信号をセッ ト又はリセットする。
[0057] 他の例においては、異なるタイミング信号をそれぞれ保持する 5つ以上のタイミング メモリ、及び 7つ以上の可変遅延回路を試験装置 100が備えることにより、さらに高速 なセット/リセット切換を実現してもよレ、。
[0058] 図 4は、本実施形態に係る試験信号及びイネ一ブル信号のタイミングチャートの一 例を示す。 （a)は、ドライバ 106が被試験デバイスに対して出力する試験信号のタイミ ングチャートを示す。 （b)は、ドライバ 106に対するインネーブル信号のタイミングチヤ ートを示す。
[0059] 本実施形態に係る波形成形部 104によれば、 4つの可変遅延回路 180、 182、 18 8、及び 190を用いて試験信号を制御することにより、第 1タイミング (T1)、第 2タイミ ング (T2)、第 3タイミング (T3)、及び第 4タイミング (T4)の 4つのタイミングにおいて 、試験信号のセット/リセットをすることができる。さらに、 2つの可変遅延回路 184及 び 186を用いてイネ一ブル信号を制御することにより、上記 4つのタイミングにおいて 試験信号のセット/リセットを可能にしつつィネーブル信号のセット/リセットをするこ とができる。そのため、試験信号の高速なセット/リセット切換を維持しつつドライバ 1 06及びコンパレータ 108の高速な入力/出力切換を実現し、高速通信デバイス等 の試験を行うことができる。
[0060] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されなレ、。上記実施形態に、多様な変更又は改良をカロ えること力できる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、特許請求の範囲の記載から明らかである。
産業上の利用可能性
[0061] 上記説明から明ら力なように、本発明の試験装置によれば、試験信号のセット/リ セット切換、及びドライバ及びコンパレータの入力/出力切換を高速に行うことができ る。
図面の簡単な説明
[0062] [図 1]従来の技術に係る試験装置 10の構成を示す図である。
[図 2]本発明の一実施形態に係る試験装置 100の構成の一例を示す図である。
[図 3]本実施形態に係る波形成形部 104の構成の一例を示す図である。
[図 4]本実施形態に係る試験信号及びィネーブル信号のタイミングチャートの一例を 示す図である。
符号の説明
[0063] 100 試験装置
102 パターン発生部
104 波形成形部
106 ドライバ
108 コンノ、°レータ
110 判定部
112、 114 パターンデータ保持部
180、 182、 184、 186、 188、 190 可変遅延回路 204、 206 RSラッチ回路

Claims

請求の範囲
[1] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給する試験信号のパターンデータを発生するパターン発 生部と、
前記パターン発生部が発生した前記パターンデータが示す前記試験信号を成形 する波形成形部と、
前記波形成形部が成形した前記試験信号を前記被試験デバイスに対して出力す るドライ/ と
を備え、
前記波形成形部は、
サイクル基準信号の所定のサイクル中における、前記試験信号の第 1の変化点の タイミングを制御するセット信号を遅延させる第 la遅延回路と、
前記第 la遅延回路によって遅延された前記セット信号によって変化した前記試験 信号の第 2の変化点のタイミングを制御するリセット信号を遅延させる第 lb遅延回路 と、
前記サイクル基準信号の前記所定のサイクル中における、前記試験信号の第 3の 変化点のタイミングを制御するセット信号を遅延させる第 2a遅延回路と、
前記第 2a遅延回路によって遅延された前記セット信号によって変化した前記試験 信号の第 4の変化点のタイミングを制御するリセット信号を遅延させる第 2b遅延回路 と、
前記サイクル基準信号の前記所定のサイクル中における、前記ドライバに対するィ ネーブル信号の第 1の変化点のタイミングを制御するセット信号を遅延させる第 3a遅 延回路と、
前記サイクル基準信号の前記所定のサイクル中における、前記ドライバに対するィ ネーブル信号の第 2の変化点のタイミングを制御するリセット信号を遅延させる第 3b 遅延回路と
を有する試験装置。
[2] 前記第 la遅延回路及び前記第 2a遅延回路は、前記パターン発生部が前記パター ンデータに基づいて前記サイクル基準信号を発生したときから、前記ドライバが前記 試験信号を出力するときまでの時間に基づいて、前記セット信号を遅延させる遅延 時間を調整し、
前記第 3a遅延回路は、前記パターン発生部が前記パターンデータに基づいて前 記サイクル基準信号を発生したときから、前記ドライバが前記パターンデータによって 駆動されるまでの時間に基づいて、前記セット信号を遅延させる遅延時間を調整す る請求項 1に記載の試験装置。
前記波形成形部は、
前記サイクル基準信号の前記所定のサイクル中の第 1タイミングを示す第 1タイミン グ信号、及び前記第 1タイミングで出力される前記セット信号又は前記リセット信号が 遅延されるべき第 1遅延時間を保持する第 1タイミングメモリと、
前記サイクル基準信号の前記所定のサイクル中の、前記第 1タイミングより後の第 2 タイミングを示す第 2タイミング信号、及び前記第 2タイミングで出力される前記セット 信号又は前記リセット信号が遅延されるべき第 2遅延時間を保持する第 2タイミングメ モリと、
前記サイクル基準信号の前記所定のサイクル中の、前記第 2タイミングより後の第 3 タイミングを示す第 3タイミング信号、及び前記第 3タイミングで出力される前記セット 信号又は前記リセット信号が遅延されるべき第 3遅延時間を保持する第 3タイミングメ モリと、
前記サイクル基準信号の前記所定のサイクル中の、前記第 3タイミングより後の第 4 タイミングを示す第 4タイミング信号、及び前記第 4タイミングで出力される前記セット 信号又は前記リセット信号が遅延されるべき第 4遅延時間を保持する第 4タイミングメ モリと
をさらに有し、
前記第 la遅延回路は、前記第 1タイミング信号及び第 1遅延時間又は前記第 2タイ ミング信号及び前記第 2遅延時間を前記第 1タイミングメモリ又は前記第 2タイミングメ モリから取得した後、前記セット信号を前記第 1タイミングから前記第 1遅延時間遅延 させて出力し、又は前記セット信号を前記第 2タイミングから前記第 2遅延時間遅延さ せて出力し、
前記第 2a遅延回路は、前記第 3タイミング信号及び第 3遅延時間又は前記第 4タイ ミング信号及び前記第 4遅延時間を前記第 3タイミングメモリ又は前記第 4タイミングメ モリから取得した後、前記セット信号を前記第 3タイミングから前記第 3遅延時間遅延 させて出力し、又は前記セット信号を前記第 4タイミングから前記第 4遅延時間遅延さ せて出力する請求項 1に記載の試験装置。
前記第 3a遅延回路は、前記第 1タイミング信号及び第 1遅延時間、前記第 2タイミン グ信号及び前記第 2遅延時間、前記第 3タイミング信号及び第 3遅延時間、又は前記 第 4タイミング信号及び前記第 4遅延時間を前記第 1タイミングメモリ、前記第 2タイミ ングメモリ、前記第 3タイミングメモリ、又は前記第 4タイミングメモリから取得した後、前 記第 1タイミングから前記第 1遅延時間遅延させて出力し、前記セット信号を前記第 2 タイミングから前記第 2遅延時間遅延させて出力し、前記セット信号を前記第 3タイミ ングから前記第 3遅延時間遅延させて出力し、又は前記セット信号を前記第 4タイミン グから前記第 4遅延時間遅延させて出力する請求項 3に記載の試験装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010127692A (ja) * 2008-11-26 2010-06-10 Yokogawa Electric Corp タイミング調整装置及び半導体試験装置
WO2012004833A1 (ja) * 2010-07-07 2012-01-12 株式会社アドバンテスト 試験装置
TWI622779B (zh) * 2017-05-16 2018-05-01 致茂電子股份有限公司 測試裝置以及波形產生方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101137536B1 (ko) * 2008-06-02 2012-04-23 가부시키가이샤 어드밴티스트 시험 장치 및 시험 방법
JP2014109453A (ja) * 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置
US10361795B2 (en) * 2016-07-27 2019-07-23 Skyworks Solutions, Inc. Apparatus and methods for testing patch antennas
CN107769785B (zh) * 2017-11-27 2020-04-07 北京华大九天软件有限公司 一种适用于高速模数转换器的时序控制电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194375A (ja) * 1984-03-14 1985-10-02 Advantest Corp 論理波形生成装置
JPH0720582U (ja) * 1993-09-21 1995-04-11 株式会社アドバンテスト 半導体試験装置用波形整形回路
JPH11316260A (ja) * 1998-03-06 1999-11-16 Advantest Corp 半導体試験装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4806852A (en) * 1984-09-07 1989-02-21 Megatest Corporation Automatic test system with enhanced performance of timing generators
JPH04191678A (ja) * 1990-11-27 1992-07-09 Toshiba Corp 集積回路検査装置
JP3266374B2 (ja) 1993-07-02 2002-03-18 株式会社リコー 画像形成装置における照光装置
JP3039316B2 (ja) * 1995-04-20 2000-05-08 横河電機株式会社 信号発生装置
JP4757365B2 (ja) * 1999-09-28 2011-08-24 株式会社アドバンテスト 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置
JP2001311766A (ja) * 2000-04-28 2001-11-09 Advantest Corp 半導体デバイス試験装置及び試験方法
KR100529743B1 (ko) * 2000-10-19 2005-11-17 가부시키가이샤 아드반테스트 메모리의 불량구제해석 처리방법 및 이 방법을 실시하는메모리 시험장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194375A (ja) * 1984-03-14 1985-10-02 Advantest Corp 論理波形生成装置
JPH0720582U (ja) * 1993-09-21 1995-04-11 株式会社アドバンテスト 半導体試験装置用波形整形回路
JPH11316260A (ja) * 1998-03-06 1999-11-16 Advantest Corp 半導体試験装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1653239A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010127692A (ja) * 2008-11-26 2010-06-10 Yokogawa Electric Corp タイミング調整装置及び半導体試験装置
WO2012004833A1 (ja) * 2010-07-07 2012-01-12 株式会社アドバンテスト 試験装置
JPWO2012004833A1 (ja) * 2010-07-07 2013-09-02 株式会社アドバンテスト 試験装置
TWI622779B (zh) * 2017-05-16 2018-05-01 致茂電子股份有限公司 測試裝置以及波形產生方法

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