JPWO2012004833A1 - 試験装置 - Google Patents

Abstract

パターン発生器ＰＧは、ｍチャンネル（ｍは２以上の整数）を単位とする制御データＳ１を生成する。制御データＳ１は、チャンネルごとに定義される第１波形制御ビットＷ１、第２波形制御ビットＷ２、およびｍチャンネルに共通に定義されるモード制御ビットＤｒｅおよびｍチャンネルに共通に定義される第１、第２期待値制御ビットＣｐｅ１、Ｃｐｅ２を含む。パターンスクランブル部ＰＳは、制御データＳ１を受け、各チャンネルの第１波形定義メモリＷＭ１の第１ビットに、対応するチャンネルの第１波形制御ビットＷ１を、その第２ビットにモード制御ビットＤｒｅを、その第３ビットに、第１期待値制御ビットＣｐｅ１を書き込む。

Description

本発明は、半導体デバイスを試験する試験装置に関する。

半導体デバイスの製造後に、その半導体デバイスが正常に動作するかを試験する目的で半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、ＤＵＴ（被試験デバイス）から出力される信号（被試験信号）を受け、それを期待値と比較することによりＤＵＴの良否（Pass/Fail）を判定したり、被試験信号の振幅マージンやタイミングマージンを測定したりする。

試験装置は、多数のチャンネル、具体的には１０２４あるいは２０４８チャンネルを備える。各チャンネルは、ＤＵＴのデバイスピンと１対１で対応付けられる。図１は、本発明者が検討した試験装置の構成を示すブロック図である。実際の試験装置１００２は数百〜数千チャンネルを備えるが、ここでは説明の簡略化のために試験装置２の８チャンネル分の構成を示す。各チャンネルは、主としてパターン発生器（Pattern Generator）ＰＧおよび波形整形部ＦＣ（Format Controller）、フェイルキャプチャ部４を備える。

パターン発生器ＰＧは、チャンネルごとに独立したパターンリソースを有し、テストサイクルごとに、各波形整形部ＦＣの状態を制御する３ビットの制御データＳ１を発生し、それを波形整形部ＦＣの波形定義メモリＷＭに格納する。

波形整形部ＦＣは、波形定義メモリＷＭに入力された制御データＳ１に応じて、チャンネルごと、つまりピンごとにドライバモードとコンパレータモードが独立に切り替え可能に構成される。これをパーピンアーキテクチャとも称する。

（１）ドライバモード （Ｄｒｅ＝１）
あるチャンネルにおいてドライバイネーブル信号Ｄｒｅがアサートされると、そのチャンネルのドライバＤＲがイネーブルとなり、ドライバモードに設定される。ドライバモードにおいて、試験装置２はＤＵＴ１に試験信号Ｓ２を出力し、ＤＵＴ１のベクタを指定する。

図２（ａ）は、試験装置のドライバモードにおける動作を示す波形図である。試験装置は、ある周期Ｔ_ＲＡＴＥを１サイクルとして動作する。１サイクルには、最大で２つのエッジを設定できる。したがって各サイクルにおいて、ＤＵＴには、ポジエッジ（１）、ネガエッジ（０）、ポジパルス（Ｐ）、ネガパルス（Ｎ）の４つの波形パターンが供給可能である。第１エッジのタイミングＴ１と、第２エッジのタイミングＴ２は、タイミングデータＴｉｍｄａｔａに応じてサイクル毎に独立にリアルタイム（オンザフライ）で設定可能となっている。

図１に戻る。ドライバモードにおいてパターン発生器ＰＧが生成する制御データＳ１は、ＤＵＴ１に対して供給すべきテストパターン、つまり波形を定義する。図２（ａ）に示すように、試験信号Ｓ２は、１サイクル内で最大２回のレベル遷移が許容される。制御データＳ１は、タイミングＴ１において発生すべきイベントを指定するデータｓｅｔ、ｒｅｓｅｔ、ｄｒｅｔ、ｄｒｅｌを含む。さらにこれに付随して、タイミングＴ１の時刻（サイクルの先頭からの遅延時間）を指定するタイミングデータｔｉｍｄａｔａが生成される。

パターンセットデータｓｅｔは、タイミングＴ１において発生すべきイベントが、試験信号Ｓ２のポジティブエッジであることを示す。パターンセットデータｓｅｔがアサート（１）されるとき、タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔを発生する。

パターンリセットデータｒｅｓｅｔは、タイミングＴ１において発生すべきイベントが、試験信号Ｓ２のネガティブエッジであることを示す。パターンリセットデータｒｅｓｅｔがアサートされるとき、タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔを発生する。

ドライバセットデータｄｒｅｔは、タイミングＴ１において発生すべきイベントが、ドライバＤＲのイネーブルであることを示す。ドライバセットデータｄｒｅｔがアサートされるとき、タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１ドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔを発生する。

ドライバリセットデータｄｒｅｌは、タイミングＴ１において発生すべきイベントが、ドライバＤＲのディスイネーブルであることを示す。ドライバリセットデータｄｒｅｌがアサートされるとき、タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１ドライバセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔを発生する。

波形定義データは、タイミングＴ２についても同様のイベントを定義する。そしてタイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、タイミングＴ２において、波形定義データにしたがい、
・第２パターンセットパルス Ｔ２＿ｐａｔ＿ｓｅｔ
・第２パターンリセットパルス Ｔ２＿ｐａｔ＿ｒｅｓｅｔ
・第２ドライバセットパルス Ｔ２＿ｄｒｅ＿ｓｅｔ
・第２ドライバセットパルス Ｔ２＿ｄｒｅ＿ｒｅｓｅｔ
のいずれかを発生する。

ドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔ、Ｔ２＿ｄｒｅ＿ｓｅｔは、ドライバ用のＳＲフリップフロップ１２のセット端子に入力される。ドライバリセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔ、Ｔ２＿ｄｒｅ＿ｒｅｓｅｔは、ＳＲフリップフロップ１２のリセット端子に入力される。ＳＲフリップフロップ１２の出力であるドライバイネーブル信号Ｄｒｅは、ドライバＤＲへと供給される。

パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔ、Ｔ２＿ｐａｔ＿ｓｅｔは、パターン用のＳＲフリップフロップ１０のセット端子に入力される。パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔ、Ｔ２＿ｐａｔ＿ｒｅｓｅｔは、ＳＲフリップフロップ１０のリセット端子に入力される。ＳＲフリップフロップ１２の出力であるパターン信号Ｐａｔは、ドライバＤＲへと供給される。

ドライバＤＲは、セットパルス、リセットパルスに応じたタイミングで値が変化する出力信号Ｓ２を生成し、ＤＵＴ１へと出力する。このようにして、ＤＵＴ１に対するベクタが指定される。

（２）コンパレータモード（Ｄｒｅ＝０）
図１に戻る。あるチャンネルにおいてドライバイネーブル信号Ｄｒｅがネゲート（０）されると、そのチャンネルのタイミングコンパレータＴＣがイネーブルとなり、コンパレータモードに設定される。コンパレータモードにおいて、試験装置２は、ＤＵＴ１からの信号Ｓ５を受け、そのレベルを判定する。

タイミングコンパレータＴＣ_Ｈは、ＤＵＴ１からの信号Ｓ５の電圧レベルＶ_ＤＵＴを上側しきい値電圧ＶＯＨと比較し、比較結果をタイミング発生器ＴＧ_{Ｔ３／Ｔ４}からのストローブ信号Ｔ３＿ｓｔｒｏｂｅより規定されるタイミングＴ３でラッチすることによりＳＨ信号を生成する。ＳＨ信号は、Ｖ_ＤＵＴ＞ＶＯＨのときハイレベル、Ｖ_ＤＵＴ＜ＶＯＨのときローレベルをとる。
同様にタイミングコンパレータＴＣ_Ｌは、ＤＵＴ１からの信号Ｓ５の電圧レベルＶ_ＤＵＴを下側しきい値電圧ＶＯＬと比較し、比較結果をタイミング発生器ＴＧ_{Ｔ３／Ｔ４}からのストローブ信号Ｔ４＿ｓｔｒｏｂｅにより規定されるタイミングＴ４でラッチすることによりＳＬ信号を生成する。ＳＬ信号は、Ｖ_ＤＵＴ＞ＶＯＬのときハイレベル、Ｖ_ＤＵＴ＜ＶＯＬのときローレベルをとる。第３タイミングＴ３と第４タイミングＴ４は同じタイミングに設定される。

コンパレータモードにおいて、制御データＳ１は期待値を定義する。制御データＳ１は、タイミングＴ３における期待値、言い換えればＳＨ信号に対する期待値Ｔ３＿ｅｘｐと、タイミングＴ４における期待値、言い換えればＳＬ信号に対する期待値Ｔ４＿ｅｘｐを定義する。さらにタイミングＴ３およびＴ４の時刻（サイクルの先頭からの遅延時間）を指定するタイミングデータｔｉｍｄａｔａが生成される。

図２（ｂ）は、試験装置のコンパレータモードにおける動作を示す波形図である。
タイミングコンパレータＴＣ_Ｈ、ＴＣ_Ｌにより生成されるＳＨ信号、ＳＬ信号は、図２（ｂ）に示すように、以下の３通りを取り得る。
ＤＵＴ出力Ｈ： ＳＨ＝１ ＳＬ＝１
ＤＵＴ出力Ｌ： ＳＨ＝０ ＳＬ＝０
ＤＵＴ出力Ｚ： ＳＨ＝０ ＳＬ＝１

図１の論理比較器ＬＣ_Ｈは、ＳＨ信号を期待値Ｔ３＿ｅｘｐと論理比較する。また論理比較器ＬＣ_Ｌは、ＳＬ信号を期待値Ｔ４＿ｅｘｐと論理比較する。各期待値Ｅｘｐは、ローレベルＬ、ハイレベルＨ、ハイインピーダンスＺおよび冗長（Don't care）Ｘのいずれかを取り得る。

フェイルキャプチャ部４は、各チャンネルからの比較結果データＨＲ、ＨＬを受け、フェイルが発生するとそれらをデータフェイルメモリＤＦＭに保持する。以上が試験装置２の全体の構成である

このような試験装置において、各チャンネルの波形整形部ＦＣは、ドライバモードにおいて４状態、コンパレータモードにおいて４つの期待値に対応する４状態の、計８状態を取り得る。試験装置ではこの８状態を制御するためのニーモニックが定義されている。図２（ｃ）は、試験装置のニーモニックを示す図である。８種類のニーモニックが定義される場合、各チャンネルのピンエレクトロニクスＰＥをシーケンス制御するためには、チャンネルごとに３ビットのパターンリソースが必要となる。

クロック信号１サイクル当たり、２ビットのデータが含まれるＤＤＲ（Double-Data-Rate）方式のＤＵＴを試験する場合がある。図３は、ＤＤＲ方式のＤＵＴを試験する際のコンパレータモードの動作波形図である。

従来、このようなＤＤＲ方式のＤＵＴを試験するために、ＶＯＨ＝ＶＯＬとし、タイミングコンパレータＴＣ_Ｈ、ＴＣ_Ｌに対するストローブタイミングＴ３、Ｔ４を１／２サイクルずらすことにより、サンプリングする手法がとられる場合があった。この場合、ＤＵＴ１からの出力信号Ｓ５は、ＨＬ、ＬＨ、ＬＬ、ＨＨの４状態を取り得る。これに、冗長を示す「Ｘ」を加えると、期待値は以下の９通り必要となる。
ＨＬ、ＬＨ、ＬＬ、ＨＨ、ＨＸ、ＬＸ、ＸＨ、ＸＬ、ＸＸ
したがって、ドライバモードで４個、コンパレータモードにおいて９個のニーモニックが必要となり、３ビットのパターンリソースを有するアーキテクチャでは、組み合わせ数が不足する。この問題の第１の解決策は、パターンリソースのビット数を増やすことであるが、これは数千チャンネルを有する試験装置において、大幅なコストアップにつながるため望ましくない。

かかる事情から従来ではＤＤＲ方式のＤＵＴを試験するために、いわゆる２パス試験を行う必要があった。すなわち、１パス目においては、タイミングエッジＴ３に対応するＳＨ信号のみを期待値比較する。つまり期待値ＥｘｐをＨＸ、ＬＸ、ＸＸとする。２パス目では、タイミングエッジＴ４に対応するＳＬ信号のみを期待値比較する。つまり、期待値ＥｘｐをＸＨ、ＸＬ、ＸＸとする。
このような２パス試験では、テスト時間が２倍必要となるというデメリットがある。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、少ないパターンリソースでＤＤＲ方式のＤＵＴを試験可能な試験装置の提供にある。

本発明のある態様は、複数のチャンネルを有する試験装置に関する。試験装置は、タイミング発生器、第１波形定義メモリ、第２波形定義メモリ、パターンスクランブル部、第１タイミング発生器、第２タイミング発生器、第１タイミングコンパレータ、第２タイミングコンパレータ、第１論理比較器、第２論理比較器を備える。
パターン発生器は、テストサイクルごとに、ｍチャンネル（ｍは２以上の整数）を単位とする制御データを生成する。制御データは、チャンネルごとに定義される第１波形制御ビット、第２波形制御ビット、およびｍチャンネルに共通に定義される第１モード制御ビットおよびｍチャンネルに共通に定義される第１期待値制御ビットを含む。
第１、第２波形定義メモリは、それぞれ３ビットを有し、チャンネルごとに設けられる。パターンスクランブル部は、制御データを受け、各チャンネルの第１波形定義メモリの第１ビットに、対応するチャンネルの第１波形制御ビットを、その第２ビットに、第１モード制御ビットを、その第３ビットに、第１期待値制御ビットを書き込むとともに、各チャンネルの第２波形定義メモリの第１ビットに、対応するチャンネルの第２波形制御ビットを、その第２ビットに、第１モード制御ビットを、その第３ビットに第１期待値制御ビットを書き込む。
第１、第２タイミング発生器は、チャンネルごとに設けられる。第１タイミング発生器は、第１波形定義メモリの第２ビットがドライバモードを指示するとき、第１タイミングにおいて、第１波形定義メモリの第１ビットに応じて第１パターンセットパルスおよび第１パターンリセットパルスのいずれかを発生する。また第１タイミング発生器は、第２波形定義メモリの第２ビットがドライバモードを指示するとき、第２タイミングにおいて、第２波形定義メモリの第１ビットに応じて第２パターンセットパルスおよび第２パターンリセットパルスのいずれかを発生する。ドライバは、第１パターンセットパルス、第１パターンリセットパルス、第２パターンセットパルス、第２パターンリセットパルスに応じてレベルが遷移する試験信号を生成し、被試験デバイスに出力する。
第２タイミング発生器は、第１波形定義メモリの第２ビットがコンパレータモードを指示するとき、第３タイミングにおいて第３ストローブ信号を発生するとともに、第２波形定義メモリの第２ビットがコンパレータモードを指示するとき、第４タイミングにおいて第４ストローブ信号を発生する。第１タイミングコンパレータは、被試験デバイスからの信号を所定の上側しきい値電圧と比較し、比較結果を第３ストローブ信号が示す第３タイミングにてラッチし、第１信号として出力する。第２タイミングコンパレータと、被試験デバイスからの信号を所定の下側しきい値電圧と比較し、比較結果を第４ストローブ信号が示す第４タイミングにてラッチし、第２信号として出力する。第１論理比較器は、第１信号を、第１波形定義メモリの第１ビットおよび第３ビットに応じた期待値と比較する。第２論理比較器は、第２信号を、第２波形定義メモリの第１ビットおよび第３ビットに応じた期待値と比較する。

この態様によると、３ビットの波形定義メモリを２個設けるとともに、モード制御ビットおよび期待値制御ビットを、複数のチャンネルで共有化することにより、ＤＤＲ方式の被試験デバイスを３ビットのパターンリソースで試験することが可能となる。

制御データは、第１期待値制御ビットに加えて第２期待値制御ビットを含んでもよい。パターンスクランブル部は、各チャンネルの第１波形定義メモリの第３ビットに、第１期待値制御ビットを書き込み、各チャンネルの第２波形定義メモリの第３ビットに、第２期待値制御ビットを書き込んでもよい。
この場合、ＤＤＲ方式の被試験デバイスを試験する際に、サイクルの途中で、期待値を冗長（Don't care）に変化させ、反対に冗長から有意な値に変化させることが可能となる。

制御データは、第１モード制御ビットに加えて第２モード制御ビットを含んでもよい。パターンスクランブル部は、各チャンネルの第１波形定義メモリの第２ビットに、第１モード制御ビットを書き込み、各チャンネルの第２波形定義メモリの第２ビットに、第２モード制御ビットを書き込んでもよい。
この場合、ＤＤＲ方式の被試験デバイスを試験する際に、サイクルの途中で、ドライバモードとコンパレータモードを切りかえることが可能となる。

第１タイミング発生器はさらに、第１タイミングにおいて第１波形定義メモリの第２ビットに応じて第１ドライバセットパルスおよび第１ドライバリセットパルスのいずれかを発生し、第２タイミングにおいて第２波形定義メモリの第２ビットに応じて第２ドライバセットパルスおよび第２ドライバリセットパルスのいずれかを発生し、ドライバのイネーブル状態は、第１ドライバセットパルス、第１ドライバリセットパルス、第２ドライバセットパルス、第２ドライバリセットパルスに応じて切りかえられてもよい。

本発明のある態様によれば、少ないパターンリソースでＤＤＲ方式のＤＵＴを試験できる。

本発明者が検討した試験装置の構成を示すブロック図である。 図２（ａ）は、試験装置のドライバモードにおける動作を示す波形図であり、図２（ｂ）は、試験装置のコンパレータモードにおける動作を示す波形図であり、図２（ｃ）は、試験装置のニーモニックを示す図である。 ＤＤＲ方式のＤＵＴを試験する際のコンパレータモードの動作波形図である。 実施の形態に係る試験装置の構成を示す回路図である。 図４の波形整形部の構成を示すブロック図である。 図６（ａ）、（ｂ）は、図４の試験装置の動作を示す状態遷移図である。 図４の試験装置の動作を示すタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係る試験装置２の構成を示す回路図である。試験装置２は数千チャンネルＣｈを備えるが、ここでは説明の簡潔化のため、その一部のみを示す。実施の形態に係る試験装置２は、ｍチャンネルを１つのユニットとして構成される。本実施の形態では、ｍ＝８の場合が示される。

試験装置２は、ドライバモードにおいてＤＵＴ１に試験信号Ｓ２を与え、コンパレータモードにおいてＤＵＴ１からの信号Ｓ５を読み出し、読み出した信号を期待値と比較することにより、ＤＵＴ１の良否を判定し、あるいはその不良箇所を特定する。

試験装置２は、パターン発生器ＰＧおよびチャンネルごとに設けられた波形整形部ＦＣを備える。はじめに、ＤＤＲ方式のＤＵＴ１を試験するための構成を説明する。

（ＤＤＲ方式）
パターン発生器ＰＧは、チャンネルごとに３ビットのパターンリソースを有しており、ｍチャンネル全体では、３×ｍ＝２４ビットのパターンリソースを有する。
パターン発生器ＰＧは、ＤＤＲ方式のＤＵＴ１を試験する際に、テストサイクルごとに、ｍチャンネル（ｍは２以上の整数）を単位とする制御データＳ１を生成する。制御データＳ１は、チャンネルごとに定義される第１波形制御ビットＷ１、第２波形制御ビットＷ２、およびｍチャンネルに共通に定義される第１モード制御ビットＤｒｅ１、第２モード制御ビットＤｒｅ２およびｍチャンネルに共通に定義される第１期待値制御ビットＣｐｅ１、第２期待値制御ビットＣｐｅ２を含む。８チャンネル分の制御データＳ１は、
ｍ×２＋２＋２＝２０ビット
で構成されるから、２４ビットのパターンリソースに収まっている。第１モード制御ビットＤｒｅ１、第２モード制御ビットＤｒｅ２は、ドライバモードにおいてアサート（１）、コンパレータモードにおいてネゲート（０）される。

各チャンネルの波形整形部ＦＣは、第１波形定義メモリＷＭ１、第２波形定義メモリＷＭ２を備える。第１波形定義メモリＷＭ１、第２波形定義メモリＷＭ２は、それぞれ３ビットを有する。

パターン発生器ＰＧのパターンスクランブル部ＰＳは、制御データＳ１を受け、各チャンネルの第１波形定義メモリＷＭ１の第１ビットに、対応するチャンネルの第１波形制御ビットＷ１を、その第２ビットに、第１モード制御ビットＤｒｅ１を、その第３ビットに、第１期待値制御ビットＣｐｅ１を書き込む。またパターンスクランブル部ＰＳは、各チャンネルの第２波形定義メモリＷＭ２の第１ビットに、対応するチャンネルの第２波形制御ビットＷ２を、その第２ビットに、第２モード制御ビットＤｒｅ２を、その第３ビットに第２期待値制御ビットＣｐｅ２を書き込む。

図５は、図４の波形整形部ＦＣの構成を示すブロック図である。
波形整形部ＦＣは、ドライバモードに関連して、第１タイミング発生器ＴＧ_{Ｔ１／Ｔ２}、ＯＲゲートＯＲ_１〜ＯＲ_４、ＳＲフリップフロップ１０、１２、ドライバＤＲを備える。また、コンパレータモードに関して波形整形部ＦＣは、第２タイミング発生器ＴＧ_{Ｔ３／Ｔ４}、論理比較器ＬＣ_Ｈ、ＬＣ_Ｌ、タイミングコンパレータＴＣ_Ｈ、ＴＣ_Ｌを備える。

第１タイミング発生器ＴＧ_{Ｔ１／Ｔ２}および第２タイミング発生器ＴＧ_{Ｔ３／Ｔ４}は、チャンネルごとに設けられる。第１タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、第１波形定義メモリＷＭ１の第２ビット（Ｄｒｅ１）がドライバモードを指示するとき、第１タイミングＴ１において、第１波形定義メモリＷＭ１の第１ビット（Ｗ１）に応じて第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔおよび第１パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔのいずれかを発生する。具体的には、第１ビットＷ１がセット（１）を示すとき、第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔを発生し、第１ビットＷ１がリセット（０）を示すとき、第２パターンセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔを発生する。

２つのパターンセットパルスＴ１＿ｐａｔ＿ｓｅｔおよびＴ２＿ｐａｔ＿ｓｅｔはＯＲゲートＯＲ_１を経由して、ＳＲフリップフロップ１０のセット端子Ｓに入力される。また２つのパターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔおよびＴ２＿ｐａｔ＿ｒｅｓｅｔはＯＲゲートＯＲ_２を経由して、ＳＲフリップフロップ１０のリセット端子Ｒに入力される。

ＳＲフリップフロップ１０の出力Ｐａｔは、第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔ、第１パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔ、第２パターンセットパルスＴ２＿ｐａｔ＿ｓｅｔ、第２パターンリセットパルスＴ２＿ｐａｔ＿ｒｅｓｅｔに応じてレベルが遷移する。ドライバＤＲは、ＳＲフリップフロップ１０から出力されるパターン信号Ｐａｔを受け、試験信号Ｓ２としてＤＵＴ１に出力する。

さらに第１タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、第１タイミングＴ１において第１波形定義メモリＷＭ１の第２ビット（Ｄｒｅ１）に応じて第１ドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔおよび第１ドライバリセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔのいずれかを発生する。また第１タイミング発生器ＴＧ_{Ｔ１／Ｔ２}は、第２タイミングＴ２において第２波形定義メモリＷＭ２の第２ビット（Ｄｒｅ２）に応じて第２ドライバセットパルスＴ２＿ｄｒｅ＿ｓｅｔおよび第２ドライバリセットパルスＴ２＿ｄｒｅ＿ｒｅｓｅｔのいずれかを発生する。

２つのドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔおよびＴ２＿ｄｒｅ＿ｓｅｔはＯＲゲートＯＲ_３を経由して、ＳＲフリップフロップ１２のセット端子Ｓに入力される。また２つのドライバリセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔおよびＴ２＿ｄｒｅ＿ｒｅｓｅｔはＯＲゲートＯＲ_４を経由して、ＳＲフリップフロップ１２のリセット端子Ｒに入力される。

ＳＲフリップフロップ１２の出力Ｄｒｅは、ドライバＤＲのイネーブル端子に供給される。試験装置２は、ドライバ制御信号Ｄｒｅがアサート（１）されるときドライバモードに、ネゲート（０）されるときコンパレータモードとなる。

第２タイミング発生器ＴＧ_{Ｔ３／Ｔ４}は、第１波形定義メモリＷＭ１の第２ビット（Ｄｒｅ１）がコンパレータモードを指示するとき、第３タイミングＴ３において第３ストローブ信号Ｔ３＿ｓｔｒｏｂｅを発生する。また第２タイミング発生器ＴＧ_{Ｔ３／Ｔ４}は、第２波形定義メモリＷＭ２の第２ビット（Ｄｒｅ２）がコンパレータモードを指示するとき、第４タイミングＴ４において第４ストローブ信号Ｔ４＿ｓｔｒｏｂｅを発生する。

第１タイミングコンパレータＴＣ_Ｈは、ＤＵＴ１からの信号Ｓ５を所定の上側しきい値電圧ＶＯＨと比較し、比較結果を第３ストローブ信号Ｔ３＿ｓｔｒｏｂｅが示す第３タイミングＴ３にてラッチし、ＳＨ信号として出力する。第２タイミングコンパレータＴＣ_Ｌは、ＤＵＴ１からの信号Ｓ５を所定の下側しきい値電圧ＶＯＬと比較し、比較結果を第４ストローブ信号Ｔ４＿ｓｔｒｏｂｅが示す第４タイミングＴ４にてラッチし、ＳＬ信号として出力する。第１論理比較器ＬＣ_Ｈは、ＳＨ信号を、第１波形定義メモリＷＭ１の第１ビット（Ｗ１）および第３ビット（Ｃｐｅ１）に応じた期待値Ｔ３＿ｅｘｐと比較する。具体的には、Ｃｐｅ１＝０のとき、期待値Ｔ３＿ｅｘｐは冗長（Don't care）を示す”Ｘ”となる。Ｃｐｅ１＝１のとき、期待値Ｔ３＿ｅｘｐは、第１波形定義メモリＷＭ１の第１ビット（Ｗ１）の値をとる。判定データＨＲは、ＳＨ信号が期待値Ｔ３＿ｅｘｐと一致するとき、パスを示す値（１）、不一致のときフェイルを示す値（０）をとる。

同様に第２論理比較器ＬＣ_Ｌは、ＳＬ信号を、第２波形定義メモリＷＭ２の第１ビット（Ｗ２）および第３ビット（Ｃｐｅ２）に応じた期待値Ｔ４＿ｅｘｐと比較し、判定データＨＬを生成する。判定データＨＲ、ＨＬは、フェイルキャプチャ部４へと出力される。

以上が試験装置２の構成である。続いてその動作を説明する。
図６（ａ）、（ｂ）は、図４の試験装置２の動作を示す状態遷移図である。図６（ａ）は、各サイクルにおいてパターン発生器ＰＧが発生する制御データＳ１を示す。図６（ｂ）は、図６（ａ）の制御データＳ１に応じた、各サイクルにおける第１チャンネルＣｈ１の波形定義メモリＷＭ１、ＷＭ２のコンテンツ、モード、イベントおよびそれに対応するニーモニックを示す。

図７は、図４の試験装置２の動作を示すタイムチャートである。

実施の形態に係る試験装置２によれば、ドライバモードにおいて、ＤＤＲ方式のＤＵＴ１に対して、ポジパルス（Ｐ）、ネガパルス（Ｎ）、ハイレベル（１）、ローレベル（Ｌ）を供給できる。またコンパレータモードにおいては、期待値ＨＨ、ＨＬ、ＬＨ、ＬＬ、ＨＸ、ＬＸ、ＸＨ、ＸＬ、ＸＸを実現することができる。

実施の形態に係る試験装置２は、ハードウェアとしてパターンスクランブル部ＰＳを追加することにより、図２の試験装置２と同じ３ビットのパターンリソースで、ＤＤＲ方式のＤＵＴを試験することができる。

（ＳＤＲモード）
ＳＤＲ方式のＤＵＴを試験するモードにおいて、パターン発生器ＰＧはテストサイクルごとに、１チャンネルを単位とする制御データＳ１’を生成すればよい。この制御データＳ１’は、たとえば第１波形制御ビットＷ１、第２波形制御ビットＷ２およびモード制御ビットＤｒｅを含む３ビットである。

パターンスクランブル部ＰＳは、各チャンネルの第１波形定義メモリＷＭ１の第１ビットに、対応するチャンネルの制御データＳ１’の第１波形制御ビットＷ１を、その第２ビットに、対応するチャンネルのモード制御ビットＤｒｅを書き込むとともに、各チャンネルの第２波形定義メモリＷＭ２の第１ビットに、対応するチャンネルの制御データＳ１’の第２波形制御ビットＷ２を、その第２ビットに、対応するチャンネルの制御データＳ２’のモード制御ビットＤｒｅを書き込む。

Ｄｒｅ＝０のときコンパレータモードとなる。
第１論理比較器ＬＣ_Ｈは、ＳＨ信号を、第１波形定義メモリＷＭ１の第１ビットに応じた期待値Ｔ３＿ｅｘｐと比較する。第２論理比較器ＬＣ_Ｌは、ＳＬ信号を、第２波形定義メモリＷＭ２の第１ビットに応じた期待値Ｔ４＿ｅｘｐと比較する。なおＷ１＝１、Ｗ２＝０のとき、そのサイクルの期待値Ｔ３＿ｅｘｐ、Ｔ４＿ｅｘｐは冗長”Ｘ”となる。

このように、実施の形態に係る試験装置２は、ＳＤＲ（シングルデータレート）方式のＤＵＴ１を従来と同様に試験することも可能である。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

制御データＳ１の構成は、実施の形態のそれには限定されない。
サイクルの途中のタイミングＴ２においてドライバモードとコンパレータモードの切りかえが不要な場合には、第１モード制御ビットＤｒｅ１、第２モード制御ビットＤｒｅ２の一方を省略し、１ビットのモード制御ビットＤｒｅに簡略化してもよい。パターンスクランブル部ＰＳは、モード制御ビットＤｒｅを、第１波形定義メモリＷＭ１の第２ビット、第２波形定義メモリＷＭ２の第２ビットに書き込んでもよい。

また、期待値ＨＬ、ＬＨ、ＬＬ、ＨＨ、ＨＸ、ＬＸ、ＸＨ、ＸＬ、ＸＸのうち、ＨＸ、ＬＸ、ＸＨ、ＸＬが不要な場合には、第１期待値制御ビットＣｐｅ１、第２期待値制御ビットＣｐｅ２の一方を省略し、１ビットの期待値制御ビットＣｐｅに簡略化してもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形部、ＤＲ…ドライバ、ＴＣ…タイミングコンパレータ、ＬＣ…論理比較器、ＰＳ…パターンスクランブル部、ＷＭ１…第１波形定義メモリ、ＷＭ２…第２波形定義メモリ、４…フェイルキャプチャ部、１０，１２…ＳＲフリップフロップ。

本発明は、半導体デバイスを試験する試験装置に関する。

Claims (5)

1. 複数のチャンネルを有する試験装置であって、
   ｍチャンネル（ｍは２以上の整数）を単位とする制御データであって、チャンネルごとに定義される第１波形制御ビット、第２波形制御ビット、およびｍチャンネルに共通に定義される第１モード制御ビットおよびｍチャンネルに共通に定義される第１期待値制御ビットを含む制御データを、テストサイクルごとに生成するパターン発生器と、
   チャンネルごとに設けられた３ビットの第１波形定義メモリと、
   チャンネルごとに設けられた３ビットの第２波形定義メモリと、
   前記制御データを受け、各チャンネルの前記第１波形定義メモリの第１ビットに、対応するチャンネルの前記第１波形制御ビットを、その第２ビットに、前記第１モード制御ビットを、その第３ビットに、前記第１期待値制御ビットを書き込むとともに、各チャンネルの前記第２波形定義メモリの第１ビットに、対応するチャンネルの前記第２波形制御ビットを、その第２ビットに、前記第１モード制御ビットを、その第３ビットに前記第１期待値制御ビットを書き込むパターンスクランブル部と、
   チャンネルごとに設けられ、前記第１波形定義メモリの前記第２ビットがドライバモードを指示するとき、第１タイミングにおいて、前記第１波形定義メモリの前記第１ビットに応じて第１パターンセットパルスおよび第１パターンリセットパルスのいずれかを発生し、前記第２波形定義メモリの前記第２ビットがドライバモードを指示するとき、第２タイミングにおいて、前記第２波形定義メモリの前記第１ビットに応じて第２パターンセットパルスおよび第２パターンリセットパルスのいずれかを発生する第１タイミング発生器と、
   前記第１パターンセットパルス、前記第１パターンリセットパルス、前記第２パターンセットパルス、前記第２パターンリセットパルスに応じてレベルが遷移する試験信号を生成し、被試験デバイスに出力するドライバと、
   チャンネルごとに設けられ、前記第１波形定義メモリの前記第２ビットがコンパレータモードを指示するとき、第３タイミングにおいて第３ストローブ信号を発生するとともに、前記第２波形定義メモリの前記第２ビットがコンパレータモードを指示するとき、第４タイミングにおいて第４ストローブ信号を発生する第２タイミング発生器と、
   被試験デバイスからの信号を所定の上側しきい値電圧と比較し、比較結果を前記第３ストローブ信号が示す第３タイミングにてラッチし、第１信号として出力する第１タイミングコンパレータと、
   前記被試験デバイスからの信号を所定の下側しきい値電圧と比較し、比較結果を前記第４ストローブ信号が示す第４タイミングにてラッチし、第２信号として出力する第２タイミングコンパレータと、
   前記第１信号を、前記第１波形定義メモリの前記第１ビットおよび前記第３ビットに応じた期待値と比較する第１論理比較器と、
   前記第２信号を、前記第２波形定義メモリの前記第１ビットおよび前記第３ビットに応じた期待値と比較する第２論理比較器と、
   を備えることを特徴とする試験装置。
2. 前記制御データは、前記第１期待値制御ビットに加えて第２期待値制御ビットを含み、
   前記パターンスクランブル部は、各チャンネルの前記第１波形定義メモリの前記第３ビットに前記第１期待値制御ビットを書き込み、各チャンネルの前記第２波形定義メモリの前記第３ビットに前記第２期待値制御ビットを書き込むことを特徴とする請求項１に記載の試験装置。
3. 前記制御データは、前記第１モード制御ビットに加えて第２モード制御ビットを含み、
   前記パターンスクランブル部は、各チャンネルの前記第１波形定義メモリの前記第２ビットに前記第１モード制御ビットを書き込み、各チャンネルの前記第２波形定義メモリの前記第２ビットに前記第２モード制御ビットを書き込むことを特徴とする請求項１または２に記載の試験装置。
4. 前記第１タイミング発生器はさらに、第１タイミングにおいて前記第１波形定義メモリの前記第２ビットに応じて第１ドライバセットパルスおよび第１ドライバリセットパルスのいずれかを発生し、第２タイミングにおいて前記第２波形定義メモリの前記第２ビットに応じて第２ドライバセットパルスおよび第２ドライバリセットパルスのいずれかを発生し、
   前記ドライバのイネーブル状態は、前記第１ドライバセットパルス、前記第１ドライバリセットパルス、前記第２ドライバセットパルス、前記第２ドライバリセットパルスに応じて切りかえられることを特徴とする請求項３に記載の試験装置。
5. シングルデータレートの被試験デバイスを試験するモードにおいて、
   前記パターン発生器はテストサイクルごとに、１チャンネルを単位とする制御データであって、第１波形制御ビット、第２波形制御ビットおよびモード制御ビットを含む３ビットの制御データを生成し、
   前記パターンスクランブル部は、各チャンネルの前記第１波形定義メモリの前記第１ビットに、対応するチャンネルの前記制御データの前記第１波形制御ビットを、その第２ビットに、対応するチャンネルのモード制御ビットを書き込むとともに、各チャンネルの前記第２波形定義メモリの前記第１ビットに、対応するチャンネルの前記制御データの前記第２波形制御ビットを、その第２ビットに、対応するチャンネルの前記制御データのモード制御ビットを書き込み、
   前記第１論理比較器は、前記第１信号を、前記第１波形定義メモリの前記第１ビットに応じた期待値と比較し、
   前記第２論理比較器は、前記第２信号を、前記第２波形定義メモリの前記第１ビットに応じた期待値と比較することを特徴とする請求項１から４のいずれかに記載の試験装置。

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