WO2012004833A1 - 試験装置 - Google Patents

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WO2012004833A1
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津藤勝
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株式会社アドバンテスト
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation

Definitions

  • the present invention relates to a test apparatus for testing a semiconductor device.
  • a semiconductor test apparatus (hereinafter also simply referred to as a test apparatus) is used for the purpose of testing whether the semiconductor device operates normally after the manufacture of the semiconductor device.
  • the test equipment receives the signal (signal under test) output from the DUT (device under test) and compares it with the expected value to determine whether the DUT is good or bad (Pass / Fail), or the amplitude of the signal under test Measure margins and timing margins.
  • the test equipment has a number of channels, specifically 1024 or 2048 channels. Each channel is associated one-to-one with the device pin of the DUT.
  • FIG. 1 is a block diagram showing a configuration of a test apparatus examined by the present inventors. The actual test apparatus 1002 has hundreds to thousands of channels. Here, for simplification of description, a configuration for eight channels of the test apparatus 2 is shown. Each channel mainly includes a pattern generator PG, a waveform shaper FC (Format Controller), and a fail capture unit 4.
  • PG pattern generator
  • FC Form Controller
  • the pattern generator PG has independent pattern resources for each channel, generates 3-bit control data S1 for controlling the state of each waveform shaping unit FC for each test cycle, and generates the waveform data of the waveform shaping unit FC.
  • the waveform shaping unit FC is configured such that the driver mode and the comparator mode can be switched independently for each channel, that is, for each pin, according to the control data S1 input to the waveform definition memory WM. This is also called a perpin architecture.
  • Driver mode 1
  • the driver DR of that channel is enabled and set to the driver mode.
  • the test apparatus 2 outputs a test signal S2 to the DUT 1 and designates a vector of the DUT 1.
  • FIG. 2A is a waveform diagram showing the operation of the test apparatus in the driver mode.
  • the test apparatus operates with a certain cycle T RATE as one cycle. In one cycle, a maximum of two edges can be set. Therefore, in each cycle, four waveform patterns of positive edge (1), negative edge (0), positive pulse (P), and negative pulse (N) can be supplied to the DUT.
  • the timing T1 of the first edge and the timing T2 of the second edge can be set independently in real time (on-the-fly) for each cycle in accordance with the timing data Timdata.
  • the control data S1 generated by the pattern generator PG in the driver mode defines a test pattern to be supplied to the DUT 1, that is, a waveform. As shown in FIG. 2A, the test signal S2 is allowed to undergo level transition twice at maximum within one cycle.
  • the control data S1 includes data set, reset, dret, and drel that specify an event that should occur at the timing T1. Along with this, timing data timdata specifying the time of the timing T1 (delay time from the beginning of the cycle) is generated.
  • the pattern set data set indicates that the event to be generated at the timing T1 is a positive edge of the test signal S2.
  • the timing generator TG T1 / T2 generates the first pattern set pulse T1_pat_set at the timing indicated by the timing data timdata.
  • the pattern reset data reset indicates that the event to be generated at the timing T1 is a negative edge of the test signal S2.
  • the timing generator TG T1 / T2 generates the first pattern reset pulse T1_pat_reset at the timing indicated by the timing data timdata.
  • the driver set data drett indicates that the event to be generated at the timing T1 is the enablement of the driver DR.
  • the timing generator TG T1 / T2 When the driver set data dret is asserted, the timing generator TG T1 / T2 generates the first driver set pulse T1_dre_set at the timing indicated by the timing data timdata.
  • the driver reset data drel indicates that the event to be generated at the timing T1 is disabling of the driver DR.
  • the timing generator TG T1 / T2 When the driver reset data drel is asserted, the timing generator TG T1 / T2 generates the first driver set pulse T1_dre_reset at the timing indicated by the timing data timdata.
  • the waveform definition data defines a similar event for the timing T2.
  • the timing generator TG T1 / T2 follows the waveform definition data at the timing T2, -Second pattern set pulse T2_pat_set -Second pattern reset pulse T2_pat_reset Second driver set pulse T2_dre_set Second driver set pulse T2_dre_reset One of the following.
  • Driver set pulses T1_dre_set and T2_dre_set are input to a set terminal of the SR flip-flop 12 for driver.
  • Driver reset pulses T1_dre_reset and T2_dre_reset are input to the reset terminal of the SR flip-flop 12.
  • a driver enable signal Dre that is an output of the SR flip-flop 12 is supplied to the driver DR.
  • the pattern set pulses T1_pat_set and T2_pat_set are input to the set terminal of the SR flip-flop 10 for pattern.
  • the pattern reset pulses T1_pat_reset and T2_pat_reset are input to the reset terminal of the SR flip-flop 10.
  • the pattern signal Pat which is the output of the SR flip-flop 12 is supplied to the driver DR.
  • the driver DR generates an output signal S2 whose value changes at a timing according to the set pulse and the reset pulse, and outputs it to the DUT 1. In this way, a vector for DUT1 is designated.
  • Timing comparator TC H compares the voltage level V DUT signal S5 from the DUT1 the upper threshold voltage VOH, latched at timing T3, which is defined from the strobe signal T3_strobe from the timing generator TG T3 / T4 of the comparison result By doing so, an SH signal is generated.
  • the SH signal takes a high level when V DUT > VOH, and takes a low level when V DUT ⁇ VOH.
  • the timing comparator TC L compares the voltage level V DUT of the signal S5 from the DUT 1 with the lower threshold voltage VOL, and compares the comparison result with the timing defined by the strobe signal T4_strobe from the timing generator TG T3 / T4.
  • the SL signal is generated by latching at T4.
  • the SL signal takes a high level when V DUT > VOL, and takes a low level when V DUT ⁇ VOL.
  • the third timing T3 and the fourth timing T4 are set to the same timing.
  • control data S1 defines an expected value.
  • the control data S1 defines an expected value at timing T3, in other words, an expected value T3_exp for the SH signal, and an expected value at timing T4, in other words, an expected value T4_exp for the SL signal.
  • timing data timdata for designating the times (delay time from the beginning of the cycle) at timings T3 and T4 is generated.
  • FIG. 2B is a waveform diagram showing the operation of the test apparatus in the comparator mode.
  • Timing comparator TC H, SH signal generated by the TC L, SL signal, as shown in FIG. 2 (b), may take the following three.
  • Logic comparator LC H in FIG. 1 the expected value T3_exp and logically comparing the SH signal.
  • the logic comparator LC L is the expected value T4_exp and logically comparing the SL signal.
  • Each expected value Exp can take one of a low level L, a high level H, a high impedance Z, and redundancy (Don't care) X.
  • the fail capture unit 4 receives the comparison result data HR and HL from each channel, and holds them in the data fail memory DFM when a failure occurs.
  • the above is the overall configuration of the test apparatus 2.
  • the waveform shaping unit FC of each channel can take a total of eight states, that is, four states in the driver mode and four states corresponding to the four expected values in the comparator mode.
  • a mnemonic for controlling these eight states is defined.
  • FIG.2 (c) is a figure which shows the mnemonic of a test apparatus. When eight types of mnemonics are defined, 3-bit pattern resources are required for each channel in order to control the pin electronics PE of each channel.
  • FIG. 3 is an operation waveform diagram in the comparator mode when testing a DDR type DUT.
  • timing comparator TC H by shifting half cycle strobe timing T3, T4 for the TC L, may technique of sampling is taken there were.
  • the output signal S5 from the DUT 1 can take four states of HL, LH, LL, and HH. If “X” indicating redundancy is added to this, the following nine expected values are required.
  • HL, LH, LL, HH, HX, LX, XH, XL, XX Therefore, four mnemonics are required in the driver mode and nine in the comparator mode, and the number of combinations is insufficient in an architecture having a 3-bit pattern resource.
  • the first solution to this problem is to increase the number of bits of the pattern resource, which is not desirable because it leads to a significant cost increase in test equipment having thousands of channels.
  • the present invention has been made in view of such a situation, and one of exemplary purposes of an aspect thereof is to provide a test apparatus capable of testing a DDR DUT with a small number of pattern resources.
  • the test apparatus includes a timing generator, a first waveform definition memory, a second waveform definition memory, a pattern scrambler, a first timing generator, a second timing generator, a first timing comparator, a second timing comparator, and a first logical comparison. And a second logical comparator.
  • the pattern generator generates control data in units of m channels (m is an integer of 2 or more) for each test cycle.
  • the control data includes a first waveform control bit defined for each channel, a second waveform control bit, a first mode control bit defined commonly for the m channel, and a first expected value control defined commonly for the m channel. Contains bits.
  • the first and second waveform definition memories each have 3 bits and are provided for each channel.
  • the pattern scramble unit receives the control data, the first waveform control bit of the corresponding channel is set in the first bit of the first waveform definition memory of each channel, the first mode control bit is set in the second bit, and the first mode control bit is set in the first bit.
  • the first expected value control bit is written in 3 bits, the second waveform control bit of the corresponding channel is written in the first bit of the second waveform definition memory of each channel, and the first mode control bit is set in the second bit.
  • the first expected value control bit is written in the third bit.
  • the first and second timing generators are provided for each channel.
  • the first timing generator When the second bit of the first waveform definition memory indicates the driver mode, the first timing generator generates the first pattern set pulse and the first pattern according to the first bit of the first waveform definition memory at the first timing. Generate one of the reset pulses.
  • the first timing generator when the second bit of the second waveform definition memory indicates the driver mode, the first timing generator generates the second pattern set pulse and the second time according to the first bit of the second waveform definition memory at the second timing. Generate one of the pattern reset pulses.
  • the driver generates a test signal whose level transitions according to the first pattern set pulse, the first pattern reset pulse, the second pattern set pulse, and the second pattern reset pulse, and outputs the test signal to the device under test.
  • the second timing generator generates a third strobe signal at the third timing when the second bit of the first waveform definition memory indicates the comparator mode, and the second bit of the second waveform definition memory sets the comparator mode.
  • the fourth strobe signal is generated at the fourth timing.
  • the first timing comparator compares the signal from the device under test with a predetermined upper threshold voltage, latches the comparison result at the third timing indicated by the third strobe signal, and outputs the result as the first signal.
  • the signal from the second timing comparator and the device under test is compared with a predetermined lower threshold voltage, the comparison result is latched at the fourth timing indicated by the fourth strobe signal, and is output as the second signal.
  • the first logical comparator compares the first signal with an expected value corresponding to the first bit and the third bit of the first waveform definition memory.
  • the second logical comparator compares the second signal with an expected value corresponding to the first bit and the third bit of the second waveform definition memory.
  • two 3-bit waveform definition memories are provided, and a mode control bit and an expected value control bit are shared by a plurality of channels, so that a DDR type device under test can be configured with a 3-bit pattern resource. It becomes possible to test.
  • the control data may include a second expected value control bit in addition to the first expected value control bit.
  • the pattern scrambler writes the first expected value control bit to the third bit of the first waveform definition memory of each channel, and writes the second expected value control bit to the third bit of the second waveform definition memory of each channel. But you can. In this case, when testing the device under test of the DDR system, it is possible to change the expected value to redundancy (Don't care) in the middle of the cycle and to change from redundancy to a significant value.
  • the control data may include a second mode control bit in addition to the first mode control bit.
  • the pattern scramble unit may write the first mode control bit to the second bit of the first waveform definition memory of each channel and write the second mode control bit to the second bit of the second waveform definition memory of each channel. .
  • the first timing generator further generates either the first driver set pulse or the first driver reset pulse according to the second bit of the first waveform definition memory at the first timing, and the second waveform definition at the second timing.
  • Either a second driver set pulse or a second driver reset pulse is generated according to the second bit of the memory, and the driver enable state includes a first driver set pulse, a first driver reset pulse, a second driver set pulse, It may be switched according to the second driver reset pulse.
  • a DDR DUT can be tested with a small number of pattern resources.
  • FIG. 2A is a waveform diagram showing an operation in the driver mode of the test apparatus
  • FIG. 2B is a waveform diagram showing an operation in the comparator mode of the test apparatus
  • FIG. It is a figure which shows the mnemonic of an apparatus. It is an operation waveform diagram in the comparator mode when testing a DDR type DUT.
  • It is a circuit diagram which shows the structure of the test apparatus which concerns on embodiment.
  • It is a block diagram which shows the structure of the waveform shaping part of FIG. 6A and 6B are state transition diagrams showing the operation of the test apparatus of FIG. It is a time chart which shows operation
  • the state in which the member A is connected to the member B means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected. The case where it is indirectly connected through another member that does not affect the state is also included.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.
  • FIG. 4 is a circuit diagram showing a configuration of the test apparatus 2 according to the embodiment.
  • the test apparatus 2 includes several thousand channels Ch, only a part thereof is shown here for the sake of simplicity.
  • the test apparatus 2 gives a test signal S2 to the DUT 1 in the driver mode, reads the signal S5 from the DUT 1 in the comparator mode, and compares the read signal with an expected value to determine whether the DUT 1 is good or bad Is identified.
  • the test apparatus 2 includes a pattern generator PG and a waveform shaping unit FC provided for each channel. First, a configuration for testing the DDR type DUT 1 will be described.
  • the pattern generator PG When testing the DDR type DUT 1, the pattern generator PG generates control data S1 in units of m channels (m is an integer of 2 or more) for each test cycle.
  • the control data S1 includes a first waveform control bit W1, a second waveform control bit W2 defined for each channel, and a first mode control bit Dre1, a second mode control bit Dre2 and an m channel defined in common for the m channel. Includes a first expected value control bit Cpe1 and a second expected value control bit Cpe2.
  • the first mode control bit Dre1 and the second mode control bit Dre2 are asserted (1) in the driver mode and negated (0) in the comparator mode.
  • the waveform shaping unit FC of each channel includes a first waveform definition memory WM1 and a second waveform definition memory WM2.
  • the first waveform definition memory WM1 and the second waveform definition memory WM2 each have 3 bits.
  • the pattern scrambler PS of the pattern generator PG receives the control data S1, receives the first waveform control bit W1 of the corresponding channel in the first bit of the first waveform definition memory WM1 of each channel, and the second bit thereof.
  • the first expected value control bit Cpe1 is written in the first mode control bit Dre1 and the third bit thereof.
  • the pattern scrambler PS also has the second waveform control bit W2 of the corresponding channel in the first bit of the second waveform definition memory WM2 of each channel, the second mode control bit Dre2 in the second bit, and the first bit.
  • the second expected value control bit Cpe2 is written in 3 bits.
  • FIG. 5 is a block diagram showing a configuration of the waveform shaping unit FC of FIG.
  • the waveform shaping unit FC includes a first timing generator TG T1 / T2 , OR gates OR 1 to OR 4 , SR flip-flops 10 and 12, and a driver DR in relation to the driver mode.
  • the waveform shaping unit FC includes a second timing generator TG T3 / T4 , logic comparators LC H and LC L , and timing comparators TC H and TC L with respect to the comparator mode.
  • the first timing generator TG T1 / T2 and the second timing generator TG T3 / T4 are provided for each channel.
  • the first timing generator TG T1 / T2 receives the first bit (W1) of the first waveform definition memory WM1 at the first timing T1 when the second bit (Dre1) of the first waveform definition memory WM1 indicates the driver mode. ), Either the first pattern set pulse T1_pat_set or the first pattern reset pulse T1_pat_reset is generated. Specifically, when the first bit W1 indicates the set (1), the first pattern set pulse T1_pat_set is generated. When the first bit W1 indicates the reset (0), the second pattern set pulse T1_pat_reset is generated. .
  • Two patterns set pulse T1_pat_set and T2_pat_set is via an OR gate OR 1, is inputted to the set terminal S of the SR flip-flop 10.
  • the two patterns reset pulse T1_pat_reset and T2_pat_reset is via an OR gate OR 2, is input to the reset terminal R of the SR flip-flop 10.
  • the level of the output Pat of the SR flip-flop 10 changes according to the first pattern set pulse T1_pat_set, the first pattern reset pulse T1_pat_reset, the second pattern set pulse T2_pat_set, and the second pattern reset pulse T2_pat_reset.
  • the driver DR receives the pattern signal Pat output from the SR flip-flop 10 and outputs the pattern signal Pat to the DUT 1 as the test signal S2.
  • the first timing generator TG T1 / T2 outputs either the first driver set pulse T1_dre_set or the first driver reset pulse T1_dre_reset according to the second bit (Dre1) of the first waveform definition memory WM1 at the first timing T1. appear.
  • the first timing generator TG T1 / T2 outputs either the second driver set pulse T2_dre_set or the second driver reset pulse T2_dre_reset according to the second bit (Dre2) of the second waveform definition memory WM2 at the second timing T2. appear.
  • Two driver set pulse T1_dre_set and T2_dre_set is via an OR gate OR 3, is inputted to the set terminal S of the SR flip-flop 12.
  • the two driver reset pulse T1_dre_reset and T2_dre_reset is via an OR gate OR 4, is inputted to the reset terminal R of the SR flip-flop 12.
  • the output Dre of the SR flip-flop 12 is supplied to the enable terminal of the driver DR.
  • the test apparatus 2 enters the driver mode when the driver control signal Dre is asserted (1), and enters the comparator mode when it is negated (0).
  • the second timing generator TG T3 / T4 generates the third strobe signal T3_strobe at the third timing T3 when the second bit (Dre1) of the first waveform definition memory WM1 indicates the comparator mode.
  • the second timing generator TG T3 / T4 generates the fourth strobe signal T4_strobe at the fourth timing T4 when the second bit (Dre2) of the second waveform definition memory WM2 indicates the comparator mode.
  • the first timing comparator TC H compares signal S5 from DUT1 a predetermined upper threshold voltage VOH, and latched by the third timing T3 indicating the comparison result third strobe signal T3_strobe, and outputs as the SH signal .
  • the second timing comparator TC L compares signal S5 from DUT1 a predetermined lower threshold voltage VOL, and latched by the fourth time T4 indicating a comparison result fourth strobe signal T4_strobe, output as SL signal To do.
  • the first logic comparator LC H an SH signal, the expected value is compared with T3_exp corresponding to the first bit of the first waveform defined memory WM1 (W1) and the third bit (CPE1).
  • the expected value T3_exp is “X” indicating redundancy (Don't care).
  • the expected value T3_exp takes the value of the first bit (W1) of the first waveform definition memory WM1.
  • the determination data HR takes a value (1) indicating a path when the SH signal matches the expected value T3_exp, and a value (0) indicating a fail when the SH signal does not match.
  • the second logic comparator LC L is the SL signal is compared with expected value T4_exp corresponding to the first bit of the second waveform defining memory WM2 (W2) and the third bit (CPE2), generates the decision data HL To do.
  • the determination data HR and HL are output to the fail capture unit 4.
  • FIG. 6A and 6B are state transition diagrams showing the operation of the test apparatus 2 of FIG.
  • FIG. 6A shows the control data S1 generated by the pattern generator PG in each cycle.
  • FIG. 6B shows the contents, modes, events, and mnemonics corresponding to the contents of the waveform definition memories WM1 and WM2 of the first channel Ch1 in each cycle according to the control data S1 of FIG. 6A.
  • FIG. 7 is a time chart showing the operation of the test apparatus 2 of FIG.
  • a positive pulse (P), a negative pulse (N), a high level (1), and a low level (L) can be supplied to the DDR DUT 1 in the driver mode.
  • expected values HH, HL, LH, LL, HX, LX, XH, XL, and XX can be realized.
  • the test apparatus 2 can test the DDR DUT with the same 3-bit pattern resource as the test apparatus 2 of FIG. 2 by adding the pattern scramble unit PS as hardware.
  • the pattern generator PG may generate the control data S1 ′ in units of one channel for each test cycle.
  • the control data S1 ′ is 3 bits including, for example, a first waveform control bit W1, a second waveform control bit W2, and a mode control bit Dre.
  • the pattern scrambler PS controls the first waveform control bit W1 of the control data S1 ′ of the channel corresponding to the first bit of the first waveform definition memory WM1 of each channel and the mode control of the channel corresponding to the second bit.
  • the bit Dre is written, the second waveform control bit W2 of the control data S1 ′ of the corresponding channel is set in the first bit of the second waveform definition memory WM2 of each channel, and the control data of the channel corresponding to the second bit Write the mode control bit Dre of S2 ′.
  • the comparator mode is set.
  • the first logic comparator LC H an SH signal, compares the expected value T3_exp corresponding to the first bit of the first waveform defined memory WM1.
  • the second logic comparator LC L the SL signal is compared with an expected value T4_exp corresponding to the first bit of the second waveform defining memory WM2.
  • test apparatus 2 can also test the SDR (Single Data Rate) type DUT 1 in the same manner as in the past.
  • SDR Single Data Rate
  • the configuration of the control data S1 is not limited to that of the embodiment. If switching between the driver mode and the comparator mode is unnecessary at the timing T2 in the middle of the cycle, one of the first mode control bit Dre1 and the second mode control bit Dre2 is omitted, and the mode control bit Dre is simplified to one bit. May be.
  • the pattern scramble unit PS may write the mode control bit Dre into the second bit of the first waveform definition memory WM1 and the second bit of the second waveform definition memory WM2.
  • the first expected value control bit Cpe1 and the second expected value One of the control bits Cpe2 may be omitted and simplified to one expected value control bit Cpe.
  • the present invention relates to a test apparatus for testing a semiconductor device.

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Abstract

　パターン発生器ＰＧは、ｍチャンネル（ｍは２以上の整数）を単位とする制御データＳ１を生成する。制御データＳ１は、チャンネルごとに定義される第１波形制御ビットＷ１、第２波形制御ビットＷ２、およびｍチャンネルに共通に定義されるモード制御ビットＤｒｅおよびｍチャンネルに共通に定義される第１、第２期待値制御ビットＣｐｅ１、Ｃｐｅ２を含む。パターンスクランブル部ＰＳは、制御データＳ１を受け、各チャンネルの第１波形定義メモリＷＭ１の第１ビットに、対応するチャンネルの第１波形制御ビットＷ１を、その第２ビットにモード制御ビットＤｒｅを、その第３ビットに、第１期待値制御ビットＣｐｅ１を書き込む。

Description

試験装置
　本発明は、半導体デバイスを試験する試験装置に関する。
　半導体デバイスの製造後に、その半導体デバイスが正常に動作するかを試験する目的で半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、ＤＵＴ（被試験デバイス）から出力される信号（被試験信号）を受け、それを期待値と比較することによりＤＵＴの良否（Pass/Fail）を判定したり、被試験信号の振幅マージンやタイミングマージンを測定したりする。
　試験装置は、多数のチャンネル、具体的には１０２４あるいは２０４８チャンネルを備える。各チャンネルは、ＤＵＴのデバイスピンと１対１で対応付けられる。図１は、本発明者が検討した試験装置の構成を示すブロック図である。実際の試験装置１００２は数百～数千チャンネルを備えるが、ここでは説明の簡略化のために試験装置２の８チャンネル分の構成を示す。各チャンネルは、主としてパターン発生器（Pattern Generator）ＰＧおよび波形整形部ＦＣ（Format Controller）、フェイルキャプチャ部４を備える。
　パターン発生器ＰＧは、チャンネルごとに独立したパターンリソースを有し、テストサイクルごとに、各波形整形部ＦＣの状態を制御する３ビットの制御データＳ１を発生し、それを波形整形部ＦＣの波形定義メモリＷＭに格納する。
　波形整形部ＦＣは、波形定義メモリＷＭに入力された制御データＳ１に応じて、チャンネルごと、つまりピンごとにドライバモードとコンパレータモードが独立に切り替え可能に構成される。これをパーピンアーキテクチャとも称する。
　（１）ドライバモード　（Ｄｒｅ＝１）
　あるチャンネルにおいてドライバイネーブル信号Ｄｒｅがアサートされると、そのチャンネルのドライバＤＲがイネーブルとなり、ドライバモードに設定される。ドライバモードにおいて、試験装置２はＤＵＴ１に試験信号Ｓ２を出力し、ＤＵＴ１のベクタを指定する。
　図２（ａ）は、試験装置のドライバモードにおける動作を示す波形図である。試験装置は、ある周期ＴＲＡＴＥを１サイクルとして動作する。１サイクルには、最大で２つのエッジを設定できる。したがって各サイクルにおいて、ＤＵＴには、ポジエッジ（１）、ネガエッジ（０）、ポジパルス（Ｐ）、ネガパルス（Ｎ）の４つの波形パターンが供給可能である。第１エッジのタイミングＴ１と、第２エッジのタイミングＴ２は、タイミングデータＴｉｍｄａｔａに応じてサイクル毎に独立にリアルタイム（オンザフライ）で設定可能となっている。
　図１に戻る。ドライバモードにおいてパターン発生器ＰＧが生成する制御データＳ１は、ＤＵＴ１に対して供給すべきテストパターン、つまり波形を定義する。図２（ａ）に示すように、試験信号Ｓ２は、１サイクル内で最大２回のレベル遷移が許容される。制御データＳ１は、タイミングＴ１において発生すべきイベントを指定するデータｓｅｔ、ｒｅｓｅｔ、ｄｒｅｔ、ｄｒｅｌを含む。さらにこれに付随して、タイミングＴ１の時刻（サイクルの先頭からの遅延時間）を指定するタイミングデータｔｉｍｄａｔａが生成される。
　パターンセットデータｓｅｔは、タイミングＴ１において発生すべきイベントが、試験信号Ｓ２のポジティブエッジであることを示す。パターンセットデータｓｅｔがアサート（１）されるとき、タイミング発生器ＴＧＴ１／Ｔ２は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔを発生する。
　パターンリセットデータｒｅｓｅｔは、タイミングＴ１において発生すべきイベントが、試験信号Ｓ２のネガティブエッジであることを示す。パターンリセットデータｒｅｓｅｔがアサートされるとき、タイミング発生器ＴＧＴ１／Ｔ２は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔを発生する。
　ドライバセットデータｄｒｅｔは、タイミングＴ１において発生すべきイベントが、ドライバＤＲのイネーブルであることを示す。ドライバセットデータｄｒｅｔがアサートされるとき、タイミング発生器ＴＧＴ１／Ｔ２は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１ドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔを発生する。
　ドライバリセットデータｄｒｅｌは、タイミングＴ１において発生すべきイベントが、ドライバＤＲのディスイネーブルであることを示す。ドライバリセットデータｄｒｅｌがアサートされるとき、タイミング発生器ＴＧＴ１／Ｔ２は、タイミングデータｔｉｍｄａｔａが指示するタイミングにおいて、第１ドライバセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔを発生する。
　波形定義データは、タイミングＴ２についても同様のイベントを定義する。そしてタイミング発生器ＴＧＴ１／Ｔ２は、タイミングＴ２において、波形定義データにしたがい、
　・第２パターンセットパルス　　Ｔ２＿ｐａｔ＿ｓｅｔ
　・第２パターンリセットパルス　Ｔ２＿ｐａｔ＿ｒｅｓｅｔ
　・第２ドライバセットパルス　　Ｔ２＿ｄｒｅ＿ｓｅｔ
　・第２ドライバセットパルス　　Ｔ２＿ｄｒｅ＿ｒｅｓｅｔ
のいずれかを発生する。
　ドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔ、Ｔ２＿ｄｒｅ＿ｓｅｔは、ドライバ用のＳＲフリップフロップ１２のセット端子に入力される。ドライバリセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔ、Ｔ２＿ｄｒｅ＿ｒｅｓｅｔは、ＳＲフリップフロップ１２のリセット端子に入力される。ＳＲフリップフロップ１２の出力であるドライバイネーブル信号Ｄｒｅは、ドライバＤＲへと供給される。
　パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔ、Ｔ２＿ｐａｔ＿ｓｅｔは、パターン用のＳＲフリップフロップ１０のセット端子に入力される。パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔ、Ｔ２＿ｐａｔ＿ｒｅｓｅｔは、ＳＲフリップフロップ１０のリセット端子に入力される。ＳＲフリップフロップ１２の出力であるパターン信号Ｐａｔは、ドライバＤＲへと供給される。
　ドライバＤＲは、セットパルス、リセットパルスに応じたタイミングで値が変化する出力信号Ｓ２を生成し、ＤＵＴ１へと出力する。このようにして、ＤＵＴ１に対するベクタが指定される。
　（２）コンパレータモード（Ｄｒｅ＝０）
　図１に戻る。あるチャンネルにおいてドライバイネーブル信号Ｄｒｅがネゲート（０）されると、そのチャンネルのタイミングコンパレータＴＣがイネーブルとなり、コンパレータモードに設定される。コンパレータモードにおいて、試験装置２は、ＤＵＴ１からの信号Ｓ５を受け、そのレベルを判定する。
　タイミングコンパレータＴＣＨは、ＤＵＴ１からの信号Ｓ５の電圧レベルＶＤＵＴを上側しきい値電圧ＶＯＨと比較し、比較結果をタイミング発生器ＴＧＴ３／Ｔ４からのストローブ信号Ｔ３＿ｓｔｒｏｂｅより規定されるタイミングＴ３でラッチすることによりＳＨ信号を生成する。ＳＨ信号は、ＶＤＵＴ＞ＶＯＨのときハイレベル、ＶＤＵＴ＜ＶＯＨのときローレベルをとる。
　同様にタイミングコンパレータＴＣＬは、ＤＵＴ１からの信号Ｓ５の電圧レベルＶＤＵＴを下側しきい値電圧ＶＯＬと比較し、比較結果をタイミング発生器ＴＧＴ３／Ｔ４からのストローブ信号Ｔ４＿ｓｔｒｏｂｅにより規定されるタイミングＴ４でラッチすることによりＳＬ信号を生成する。ＳＬ信号は、ＶＤＵＴ＞ＶＯＬのときハイレベル、ＶＤＵＴ＜ＶＯＬのときローレベルをとる。第３タイミングＴ３と第４タイミングＴ４は同じタイミングに設定される。
　コンパレータモードにおいて、制御データＳ１は期待値を定義する。制御データＳ１は、タイミングＴ３における期待値、言い換えればＳＨ信号に対する期待値Ｔ３＿ｅｘｐと、タイミングＴ４における期待値、言い換えればＳＬ信号に対する期待値Ｔ４＿ｅｘｐを定義する。さらにタイミングＴ３およびＴ４の時刻（サイクルの先頭からの遅延時間）を指定するタイミングデータｔｉｍｄａｔａが生成される。
　図２（ｂ）は、試験装置のコンパレータモードにおける動作を示す波形図である。
　タイミングコンパレータＴＣＨ、ＴＣＬにより生成されるＳＨ信号、ＳＬ信号は、図２（ｂ）に示すように、以下の３通りを取り得る。
　ＤＵＴ出力Ｈ：　ＳＨ＝１　ＳＬ＝１
　ＤＵＴ出力Ｌ：　ＳＨ＝０　ＳＬ＝０
　ＤＵＴ出力Ｚ：　ＳＨ＝０　ＳＬ＝１
　図１の論理比較器ＬＣＨは、ＳＨ信号を期待値Ｔ３＿ｅｘｐと論理比較する。また論理比較器ＬＣＬは、ＳＬ信号を期待値Ｔ４＿ｅｘｐと論理比較する。各期待値Ｅｘｐは、ローレベルＬ、ハイレベルＨ、ハイインピーダンスＺおよび冗長（Don't care）Ｘのいずれかを取り得る。
　フェイルキャプチャ部４は、各チャンネルからの比較結果データＨＲ、ＨＬを受け、フェイルが発生するとそれらをデータフェイルメモリＤＦＭに保持する。以上が試験装置２の全体の構成である
　このような試験装置において、各チャンネルの波形整形部ＦＣは、ドライバモードにおいて４状態、コンパレータモードにおいて４つの期待値に対応する４状態の、計８状態を取り得る。試験装置ではこの８状態を制御するためのニーモニックが定義されている。図２（ｃ）は、試験装置のニーモニックを示す図である。８種類のニーモニックが定義される場合、各チャンネルのピンエレクトロニクスＰＥをシーケンス制御するためには、チャンネルごとに３ビットのパターンリソースが必要となる。
　クロック信号１サイクル当たり、２ビットのデータが含まれるＤＤＲ（Double-Data-Rate）方式のＤＵＴを試験する場合がある。図３は、ＤＤＲ方式のＤＵＴを試験する際のコンパレータモードの動作波形図である。
　従来、このようなＤＤＲ方式のＤＵＴを試験するために、ＶＯＨ＝ＶＯＬとし、タイミングコンパレータＴＣＨ、ＴＣＬに対するストローブタイミングＴ３、Ｔ４を１／２サイクルずらすことにより、サンプリングする手法がとられる場合があった。この場合、ＤＵＴ１からの出力信号Ｓ５は、ＨＬ、ＬＨ、ＬＬ、ＨＨの４状態を取り得る。これに、冗長を示す「Ｘ」を加えると、期待値は以下の９通り必要となる。
　ＨＬ、ＬＨ、ＬＬ、ＨＨ、ＨＸ、ＬＸ、ＸＨ、ＸＬ、ＸＸ
　したがって、ドライバモードで４個、コンパレータモードにおいて９個のニーモニックが必要となり、３ビットのパターンリソースを有するアーキテクチャでは、組み合わせ数が不足する。この問題の第１の解決策は、パターンリソースのビット数を増やすことであるが、これは数千チャンネルを有する試験装置において、大幅なコストアップにつながるため望ましくない。
　かかる事情から従来ではＤＤＲ方式のＤＵＴを試験するために、いわゆる２パス試験を行う必要があった。すなわち、１パス目においては、タイミングエッジＴ３に対応するＳＨ信号のみを期待値比較する。つまり期待値ＥｘｐをＨＸ、ＬＸ、ＸＸとする。２パス目では、タイミングエッジＴ４に対応するＳＬ信号のみを期待値比較する。つまり、期待値ＥｘｐをＸＨ、ＸＬ、ＸＸとする。
　このような２パス試験では、テスト時間が２倍必要となるというデメリットがある。
　本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、少ないパターンリソースでＤＤＲ方式のＤＵＴを試験可能な試験装置の提供にある。
　本発明のある態様は、複数のチャンネルを有する試験装置に関する。試験装置は、タイミング発生器、第１波形定義メモリ、第２波形定義メモリ、パターンスクランブル部、第１タイミング発生器、第２タイミング発生器、第１タイミングコンパレータ、第２タイミングコンパレータ、第１論理比較器、第２論理比較器を備える。
　パターン発生器は、テストサイクルごとに、ｍチャンネル（ｍは２以上の整数）を単位とする制御データを生成する。制御データは、チャンネルごとに定義される第１波形制御ビット、第２波形制御ビット、およびｍチャンネルに共通に定義される第１モード制御ビットおよびｍチャンネルに共通に定義される第１期待値制御ビットを含む。
　第１、第２波形定義メモリは、それぞれ３ビットを有し、チャンネルごとに設けられる。パターンスクランブル部は、制御データを受け、各チャンネルの第１波形定義メモリの第１ビットに、対応するチャンネルの第１波形制御ビットを、その第２ビットに、第１モード制御ビットを、その第３ビットに、第１期待値制御ビットを書き込むとともに、各チャンネルの第２波形定義メモリの第１ビットに、対応するチャンネルの第２波形制御ビットを、その第２ビットに、第１モード制御ビットを、その第３ビットに第１期待値制御ビットを書き込む。
　第１、第２タイミング発生器は、チャンネルごとに設けられる。第１タイミング発生器は、第１波形定義メモリの第２ビットがドライバモードを指示するとき、第１タイミングにおいて、第１波形定義メモリの第１ビットに応じて第１パターンセットパルスおよび第１パターンリセットパルスのいずれかを発生する。また第１タイミング発生器は、第２波形定義メモリの第２ビットがドライバモードを指示するとき、第２タイミングにおいて、第２波形定義メモリの第１ビットに応じて第２パターンセットパルスおよび第２パターンリセットパルスのいずれかを発生する。ドライバは、第１パターンセットパルス、第１パターンリセットパルス、第２パターンセットパルス、第２パターンリセットパルスに応じてレベルが遷移する試験信号を生成し、被試験デバイスに出力する。
　第２タイミング発生器は、第１波形定義メモリの第２ビットがコンパレータモードを指示するとき、第３タイミングにおいて第３ストローブ信号を発生するとともに、第２波形定義メモリの第２ビットがコンパレータモードを指示するとき、第４タイミングにおいて第４ストローブ信号を発生する。第１タイミングコンパレータは、被試験デバイスからの信号を所定の上側しきい値電圧と比較し、比較結果を第３ストローブ信号が示す第３タイミングにてラッチし、第１信号として出力する。第２タイミングコンパレータと、被試験デバイスからの信号を所定の下側しきい値電圧と比較し、比較結果を第４ストローブ信号が示す第４タイミングにてラッチし、第２信号として出力する。第１論理比較器は、第１信号を、第１波形定義メモリの第１ビットおよび第３ビットに応じた期待値と比較する。第２論理比較器は、第２信号を、第２波形定義メモリの第１ビットおよび第３ビットに応じた期待値と比較する。
　この態様によると、３ビットの波形定義メモリを２個設けるとともに、モード制御ビットおよび期待値制御ビットを、複数のチャンネルで共有化することにより、ＤＤＲ方式の被試験デバイスを３ビットのパターンリソースで試験することが可能となる。
　制御データは、第１期待値制御ビットに加えて第２期待値制御ビットを含んでもよい。パターンスクランブル部は、各チャンネルの第１波形定義メモリの第３ビットに、第１期待値制御ビットを書き込み、各チャンネルの第２波形定義メモリの第３ビットに、第２期待値制御ビットを書き込んでもよい。
　この場合、ＤＤＲ方式の被試験デバイスを試験する際に、サイクルの途中で、期待値を冗長（Don't care）に変化させ、反対に冗長から有意な値に変化させることが可能となる。
　制御データは、第１モード制御ビットに加えて第２モード制御ビットを含んでもよい。パターンスクランブル部は、各チャンネルの第１波形定義メモリの第２ビットに、第１モード制御ビットを書き込み、各チャンネルの第２波形定義メモリの第２ビットに、第２モード制御ビットを書き込んでもよい。
　この場合、ＤＤＲ方式の被試験デバイスを試験する際に、サイクルの途中で、ドライバモードとコンパレータモードを切りかえることが可能となる。
　第１タイミング発生器はさらに、第１タイミングにおいて第１波形定義メモリの第２ビットに応じて第１ドライバセットパルスおよび第１ドライバリセットパルスのいずれかを発生し、第２タイミングにおいて第２波形定義メモリの第２ビットに応じて第２ドライバセットパルスおよび第２ドライバリセットパルスのいずれかを発生し、ドライバのイネーブル状態は、第１ドライバセットパルス、第１ドライバリセットパルス、第２ドライバセットパルス、第２ドライバリセットパルスに応じて切りかえられてもよい。
　本発明のある態様によれば、少ないパターンリソースでＤＤＲ方式のＤＵＴを試験できる。
本発明者が検討した試験装置の構成を示すブロック図である。 図２（ａ）は、試験装置のドライバモードにおける動作を示す波形図であり、図２（ｂ）は、試験装置のコンパレータモードにおける動作を示す波形図であり、図２（ｃ）は、試験装置のニーモニックを示す図である。 ＤＤＲ方式のＤＵＴを試験する際のコンパレータモードの動作波形図である。 実施の形態に係る試験装置の構成を示す回路図である。 図４の波形整形部の構成を示すブロック図である。 図６（ａ）、（ｂ）は、図４の試験装置の動作を示す状態遷移図である。 図４の試験装置の動作を示すタイムチャートである。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
　図４は、実施の形態に係る試験装置２の構成を示す回路図である。試験装置２は数千チャンネルＣｈを備えるが、ここでは説明の簡潔化のため、その一部のみを示す。実施の形態に係る試験装置２は、ｍチャンネルを１つのユニットとして構成される。本実施の形態では、ｍ＝８の場合が示される。
　試験装置２は、ドライバモードにおいてＤＵＴ１に試験信号Ｓ２を与え、コンパレータモードにおいてＤＵＴ１からの信号Ｓ５を読み出し、読み出した信号を期待値と比較することにより、ＤＵＴ１の良否を判定し、あるいはその不良箇所を特定する。
　試験装置２は、パターン発生器ＰＧおよびチャンネルごとに設けられた波形整形部ＦＣを備える。はじめに、ＤＤＲ方式のＤＵＴ１を試験するための構成を説明する。
（ＤＤＲ方式）
　パターン発生器ＰＧは、チャンネルごとに３ビットのパターンリソースを有しており、ｍチャンネル全体では、３×ｍ＝２４ビットのパターンリソースを有する。
　パターン発生器ＰＧは、ＤＤＲ方式のＤＵＴ１を試験する際に、テストサイクルごとに、ｍチャンネル（ｍは２以上の整数）を単位とする制御データＳ１を生成する。制御データＳ１は、チャンネルごとに定義される第１波形制御ビットＷ１、第２波形制御ビットＷ２、およびｍチャンネルに共通に定義される第１モード制御ビットＤｒｅ１、第２モード制御ビットＤｒｅ２およびｍチャンネルに共通に定義される第１期待値制御ビットＣｐｅ１、第２期待値制御ビットＣｐｅ２を含む。８チャンネル分の制御データＳ１は、
　ｍ×２＋２＋２＝２０ビット
で構成されるから、２４ビットのパターンリソースに収まっている。第１モード制御ビットＤｒｅ１、第２モード制御ビットＤｒｅ２は、ドライバモードにおいてアサート（１）、コンパレータモードにおいてネゲート（０）される。
　各チャンネルの波形整形部ＦＣは、第１波形定義メモリＷＭ１、第２波形定義メモリＷＭ２を備える。第１波形定義メモリＷＭ１、第２波形定義メモリＷＭ２は、それぞれ３ビットを有する。
　パターン発生器ＰＧのパターンスクランブル部ＰＳは、制御データＳ１を受け、各チャンネルの第１波形定義メモリＷＭ１の第１ビットに、対応するチャンネルの第１波形制御ビットＷ１を、その第２ビットに、第１モード制御ビットＤｒｅ１を、その第３ビットに、第１期待値制御ビットＣｐｅ１を書き込む。またパターンスクランブル部ＰＳは、各チャンネルの第２波形定義メモリＷＭ２の第１ビットに、対応するチャンネルの第２波形制御ビットＷ２を、その第２ビットに、第２モード制御ビットＤｒｅ２を、その第３ビットに第２期待値制御ビットＣｐｅ２を書き込む。
　図５は、図４の波形整形部ＦＣの構成を示すブロック図である。
　波形整形部ＦＣは、ドライバモードに関連して、第１タイミング発生器ＴＧＴ１／Ｔ２、ＯＲゲートＯＲ１～ＯＲ４、ＳＲフリップフロップ１０、１２、ドライバＤＲを備える。また、コンパレータモードに関して波形整形部ＦＣは、第２タイミング発生器ＴＧＴ３／Ｔ４、論理比較器ＬＣＨ、ＬＣＬ、タイミングコンパレータＴＣＨ、ＴＣＬを備える。
　第１タイミング発生器ＴＧＴ１／Ｔ２および第２タイミング発生器ＴＧＴ３／Ｔ４は、チャンネルごとに設けられる。第１タイミング発生器ＴＧＴ１／Ｔ２は、第１波形定義メモリＷＭ１の第２ビット（Ｄｒｅ１）がドライバモードを指示するとき、第１タイミングＴ１において、第１波形定義メモリＷＭ１の第１ビット（Ｗ１）に応じて第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔおよび第１パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔのいずれかを発生する。具体的には、第１ビットＷ１がセット（１）を示すとき、第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔを発生し、第１ビットＷ１がリセット（０）を示すとき、第２パターンセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔを発生する。
　２つのパターンセットパルスＴ１＿ｐａｔ＿ｓｅｔおよびＴ２＿ｐａｔ＿ｓｅｔはＯＲゲートＯＲ１を経由して、ＳＲフリップフロップ１０のセット端子Ｓに入力される。また２つのパターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔおよびＴ２＿ｐａｔ＿ｒｅｓｅｔはＯＲゲートＯＲ２を経由して、ＳＲフリップフロップ１０のリセット端子Ｒに入力される。
　ＳＲフリップフロップ１０の出力Ｐａｔは、第１パターンセットパルスＴ１＿ｐａｔ＿ｓｅｔ、第１パターンリセットパルスＴ１＿ｐａｔ＿ｒｅｓｅｔ、第２パターンセットパルスＴ２＿ｐａｔ＿ｓｅｔ、第２パターンリセットパルスＴ２＿ｐａｔ＿ｒｅｓｅｔに応じてレベルが遷移する。ドライバＤＲは、ＳＲフリップフロップ１０から出力されるパターン信号Ｐａｔを受け、試験信号Ｓ２としてＤＵＴ１に出力する。
　さらに第１タイミング発生器ＴＧＴ１／Ｔ２は、第１タイミングＴ１において第１波形定義メモリＷＭ１の第２ビット（Ｄｒｅ１）に応じて第１ドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔおよび第１ドライバリセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔのいずれかを発生する。また第１タイミング発生器ＴＧＴ１／Ｔ２は、第２タイミングＴ２において第２波形定義メモリＷＭ２の第２ビット（Ｄｒｅ２）に応じて第２ドライバセットパルスＴ２＿ｄｒｅ＿ｓｅｔおよび第２ドライバリセットパルスＴ２＿ｄｒｅ＿ｒｅｓｅｔのいずれかを発生する。
　２つのドライバセットパルスＴ１＿ｄｒｅ＿ｓｅｔおよびＴ２＿ｄｒｅ＿ｓｅｔはＯＲゲートＯＲ３を経由して、ＳＲフリップフロップ１２のセット端子Ｓに入力される。また２つのドライバリセットパルスＴ１＿ｄｒｅ＿ｒｅｓｅｔおよびＴ２＿ｄｒｅ＿ｒｅｓｅｔはＯＲゲートＯＲ４を経由して、ＳＲフリップフロップ１２のリセット端子Ｒに入力される。
　ＳＲフリップフロップ１２の出力Ｄｒｅは、ドライバＤＲのイネーブル端子に供給される。試験装置２は、ドライバ制御信号Ｄｒｅがアサート（１）されるときドライバモードに、ネゲート（０）されるときコンパレータモードとなる。
　第２タイミング発生器ＴＧＴ３／Ｔ４は、第１波形定義メモリＷＭ１の第２ビット（Ｄｒｅ１）がコンパレータモードを指示するとき、第３タイミングＴ３において第３ストローブ信号Ｔ３＿ｓｔｒｏｂｅを発生する。また第２タイミング発生器ＴＧＴ３／Ｔ４は、第２波形定義メモリＷＭ２の第２ビット（Ｄｒｅ２）がコンパレータモードを指示するとき、第４タイミングＴ４において第４ストローブ信号Ｔ４＿ｓｔｒｏｂｅを発生する。
　第１タイミングコンパレータＴＣＨは、ＤＵＴ１からの信号Ｓ５を所定の上側しきい値電圧ＶＯＨと比較し、比較結果を第３ストローブ信号Ｔ３＿ｓｔｒｏｂｅが示す第３タイミングＴ３にてラッチし、ＳＨ信号として出力する。第２タイミングコンパレータＴＣＬは、ＤＵＴ１からの信号Ｓ５を所定の下側しきい値電圧ＶＯＬと比較し、比較結果を第４ストローブ信号Ｔ４＿ｓｔｒｏｂｅが示す第４タイミングＴ４にてラッチし、ＳＬ信号として出力する。第１論理比較器ＬＣＨは、ＳＨ信号を、第１波形定義メモリＷＭ１の第１ビット（Ｗ１）および第３ビット（Ｃｐｅ１）に応じた期待値Ｔ３＿ｅｘｐと比較する。具体的には、Ｃｐｅ１＝０のとき、期待値Ｔ３＿ｅｘｐは冗長（Don't care）を示す”Ｘ”となる。Ｃｐｅ１＝１のとき、期待値Ｔ３＿ｅｘｐは、第１波形定義メモリＷＭ１の第１ビット（Ｗ１）の値をとる。判定データＨＲは、ＳＨ信号が期待値Ｔ３＿ｅｘｐと一致するとき、パスを示す値（１）、不一致のときフェイルを示す値（０）をとる。
　同様に第２論理比較器ＬＣＬは、ＳＬ信号を、第２波形定義メモリＷＭ２の第１ビット（Ｗ２）および第３ビット（Ｃｐｅ２）に応じた期待値Ｔ４＿ｅｘｐと比較し、判定データＨＬを生成する。判定データＨＲ、ＨＬは、フェイルキャプチャ部４へと出力される。
　以上が試験装置２の構成である。続いてその動作を説明する。
　図６（ａ）、（ｂ）は、図４の試験装置２の動作を示す状態遷移図である。図６（ａ）は、各サイクルにおいてパターン発生器ＰＧが発生する制御データＳ１を示す。図６（ｂ）は、図６（ａ）の制御データＳ１に応じた、各サイクルにおける第１チャンネルＣｈ１の波形定義メモリＷＭ１、ＷＭ２のコンテンツ、モード、イベントおよびそれに対応するニーモニックを示す。
　図７は、図４の試験装置２の動作を示すタイムチャートである。
　実施の形態に係る試験装置２によれば、ドライバモードにおいて、ＤＤＲ方式のＤＵＴ１に対して、ポジパルス（Ｐ）、ネガパルス（Ｎ）、ハイレベル（１）、ローレベル（Ｌ）を供給できる。またコンパレータモードにおいては、期待値ＨＨ、ＨＬ、ＬＨ、ＬＬ、ＨＸ、ＬＸ、ＸＨ、ＸＬ、ＸＸを実現することができる。
　実施の形態に係る試験装置２は、ハードウェアとしてパターンスクランブル部ＰＳを追加することにより、図２の試験装置２と同じ３ビットのパターンリソースで、ＤＤＲ方式のＤＵＴを試験することができる。
（ＳＤＲモード）
　ＳＤＲ方式のＤＵＴを試験するモードにおいて、パターン発生器ＰＧはテストサイクルごとに、１チャンネルを単位とする制御データＳ１’を生成すればよい。この制御データＳ１’は、たとえば第１波形制御ビットＷ１、第２波形制御ビットＷ２およびモード制御ビットＤｒｅを含む３ビットである。
　パターンスクランブル部ＰＳは、各チャンネルの第１波形定義メモリＷＭ１の第１ビットに、対応するチャンネルの制御データＳ１’の第１波形制御ビットＷ１を、その第２ビットに、対応するチャンネルのモード制御ビットＤｒｅを書き込むとともに、各チャンネルの第２波形定義メモリＷＭ２の第１ビットに、対応するチャンネルの制御データＳ１’の第２波形制御ビットＷ２を、その第２ビットに、対応するチャンネルの制御データＳ２’のモード制御ビットＤｒｅを書き込む。
　Ｄｒｅ＝０のときコンパレータモードとなる。
　第１論理比較器ＬＣＨは、ＳＨ信号を、第１波形定義メモリＷＭ１の第１ビットに応じた期待値Ｔ３＿ｅｘｐと比較する。第２論理比較器ＬＣＬは、ＳＬ信号を、第２波形定義メモリＷＭ２の第１ビットに応じた期待値Ｔ４＿ｅｘｐと比較する。なおＷ１＝１、Ｗ２＝０のとき、そのサイクルの期待値Ｔ３＿ｅｘｐ、Ｔ４＿ｅｘｐは冗長”Ｘ”となる。
　このように、実施の形態に係る試験装置２は、ＳＤＲ（シングルデータレート）方式のＤＵＴ１を従来と同様に試験することも可能である。
　上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
　制御データＳ１の構成は、実施の形態のそれには限定されない。
　サイクルの途中のタイミングＴ２においてドライバモードとコンパレータモードの切りかえが不要な場合には、第１モード制御ビットＤｒｅ１、第２モード制御ビットＤｒｅ２の一方を省略し、１ビットのモード制御ビットＤｒｅに簡略化してもよい。パターンスクランブル部ＰＳは、モード制御ビットＤｒｅを、第１波形定義メモリＷＭ１の第２ビット、第２波形定義メモリＷＭ２の第２ビットに書き込んでもよい。
　また、期待値ＨＬ、ＬＨ、ＬＬ、ＨＨ、ＨＸ、ＬＸ、ＸＨ、ＸＬ、ＸＸのうち、ＨＸ、ＬＸ、ＸＨ、ＸＬが不要な場合には、第１期待値制御ビットＣｐｅ１、第２期待値制御ビットＣｐｅ２の一方を省略し、１ビットの期待値制御ビットＣｐｅに簡略化してもよい。
　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形部、ＤＲ…ドライバ、ＴＣ…タイミングコンパレータ、ＬＣ…論理比較器、ＰＳ…パターンスクランブル部、ＷＭ１…第１波形定義メモリ、ＷＭ２…第２波形定義メモリ、４…フェイルキャプチャ部、１０，１２…ＳＲフリップフロップ。
　本発明は、半導体デバイスを試験する試験装置に関する。

Claims (5)

  1. 　複数のチャンネルを有する試験装置であって、
    　ｍチャンネル（ｍは２以上の整数）を単位とする制御データであって、チャンネルごとに定義される第１波形制御ビット、第２波形制御ビット、およびｍチャンネルに共通に定義される第１モード制御ビットおよびｍチャンネルに共通に定義される第１期待値制御ビットを含む制御データを、テストサイクルごとに生成するパターン発生器と、
    　チャンネルごとに設けられた３ビットの第１波形定義メモリと、
    　チャンネルごとに設けられた３ビットの第２波形定義メモリと、
    　前記制御データを受け、各チャンネルの前記第１波形定義メモリの第１ビットに、対応するチャンネルの前記第１波形制御ビットを、その第２ビットに、前記第１モード制御ビットを、その第３ビットに、前記第１期待値制御ビットを書き込むとともに、各チャンネルの前記第２波形定義メモリの第１ビットに、対応するチャンネルの前記第２波形制御ビットを、その第２ビットに、前記第１モード制御ビットを、その第３ビットに前記第１期待値制御ビットを書き込むパターンスクランブル部と、
    　チャンネルごとに設けられ、前記第１波形定義メモリの前記第２ビットがドライバモードを指示するとき、第１タイミングにおいて、前記第１波形定義メモリの前記第１ビットに応じて第１パターンセットパルスおよび第１パターンリセットパルスのいずれかを発生し、前記第２波形定義メモリの前記第２ビットがドライバモードを指示するとき、第２タイミングにおいて、前記第２波形定義メモリの前記第１ビットに応じて第２パターンセットパルスおよび第２パターンリセットパルスのいずれかを発生する第１タイミング発生器と、
    　前記第１パターンセットパルス、前記第１パターンリセットパルス、前記第２パターンセットパルス、前記第２パターンリセットパルスに応じてレベルが遷移する試験信号を生成し、被試験デバイスに出力するドライバと、
    　チャンネルごとに設けられ、前記第１波形定義メモリの前記第２ビットがコンパレータモードを指示するとき、第３タイミングにおいて第３ストローブ信号を発生するとともに、前記第２波形定義メモリの前記第２ビットがコンパレータモードを指示するとき、第４タイミングにおいて第４ストローブ信号を発生する第２タイミング発生器と、
    　被試験デバイスからの信号を所定の上側しきい値電圧と比較し、比較結果を前記第３ストローブ信号が示す第３タイミングにてラッチし、第１信号として出力する第１タイミングコンパレータと、
    　前記被試験デバイスからの信号を所定の下側しきい値電圧と比較し、比較結果を前記第４ストローブ信号が示す第４タイミングにてラッチし、第２信号として出力する第２タイミングコンパレータと、
    　前記第１信号を、前記第１波形定義メモリの前記第１ビットおよび前記第３ビットに応じた期待値と比較する第１論理比較器と、
    　前記第２信号を、前記第２波形定義メモリの前記第１ビットおよび前記第３ビットに応じた期待値と比較する第２論理比較器と、
    　を備えることを特徴とする試験装置。
  2. 　前記制御データは、前記第１期待値制御ビットに加えて第２期待値制御ビットを含み、
    　前記パターンスクランブル部は、各チャンネルの前記第１波形定義メモリの前記第３ビットに前記第１期待値制御ビットを書き込み、各チャンネルの前記第２波形定義メモリの前記第３ビットに前記第２期待値制御ビットを書き込むことを特徴とする請求項１に記載の試験装置。
  3. 　前記制御データは、前記第１モード制御ビットに加えて第２モード制御ビットを含み、
    　前記パターンスクランブル部は、各チャンネルの前記第１波形定義メモリの前記第２ビットに前記第１モード制御ビットを書き込み、各チャンネルの前記第２波形定義メモリの前記第２ビットに前記第２モード制御ビットを書き込むことを特徴とする請求項１または２に記載の試験装置。
  4. 　前記第１タイミング発生器はさらに、第１タイミングにおいて前記第１波形定義メモリの前記第２ビットに応じて第１ドライバセットパルスおよび第１ドライバリセットパルスのいずれかを発生し、第２タイミングにおいて前記第２波形定義メモリの前記第２ビットに応じて第２ドライバセットパルスおよび第２ドライバリセットパルスのいずれかを発生し、
    　前記ドライバのイネーブル状態は、前記第１ドライバセットパルス、前記第１ドライバリセットパルス、前記第２ドライバセットパルス、前記第２ドライバリセットパルスに応じて切りかえられることを特徴とする請求項３に記載の試験装置。
  5. 　シングルデータレートの被試験デバイスを試験するモードにおいて、
    　前記パターン発生器はテストサイクルごとに、１チャンネルを単位とする制御データであって、第１波形制御ビット、第２波形制御ビットおよびモード制御ビットを含む３ビットの制御データを生成し、
    　前記パターンスクランブル部は、各チャンネルの前記第１波形定義メモリの前記第１ビットに、対応するチャンネルの前記制御データの前記第１波形制御ビットを、その第２ビットに、対応するチャンネルのモード制御ビットを書き込むとともに、各チャンネルの前記第２波形定義メモリの前記第１ビットに、対応するチャンネルの前記制御データの前記第２波形制御ビットを、その第２ビットに、対応するチャンネルの前記制御データのモード制御ビットを書き込み、
    　前記第１論理比較器は、前記第１信号を、前記第１波形定義メモリの前記第１ビットに応じた期待値と比較し、
    　前記第２論理比較器は、前記第２信号を、前記第２波形定義メモリの前記第１ビットに応じた期待値と比較することを特徴とする請求項１から４のいずれかに記載の試験装置。
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