KR20070117855A - 반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법 - Google Patents

반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 데이터 입력 테스트 회로는, 복수 개의 데이터 입력 핀에 입력되어 각각의 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 출력하는 버퍼 출력 데이터 테스트 수단, 상기 복수 개의 데이터 입력 핀에 입력된 복수 개의 데이터들을 출력하는 핀 출력 데이터 테스트 수단 및 상기 버퍼 출력 데이터 테스트 수단에서 출력되는 복수 개의 데이터들과 상기 핀 출력 데이터 테스트 수단에서 출력되는 복수 개의 데이터들을 비교하여 불량 발생 신호를 생성하는 불량 판단 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 입력 테스트, 바운더리 스캔 테스트

Description

반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법{Circuit and Method for Testing Input Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로의 구성도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 버퍼 출력 데이터 테스트 수단의 구성도,
도 4는 도 2에 도시한 핀 출력 데이터 테스트 수단의 구성도,
도 5는 도 2에 도시한 불량 판단 수단의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 버퍼 출력 데이터 테스트 수단
20 : 핀 출력 데이터 테스트 수단
30 : 불량 판단 수단
본 발명은 반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법에 관한 것으로, 보다 상세하게는 데이터 입력 테스트의 효율을 향상시키기 위한 반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법에 관한 것이다.
이하에서 기술하는 데이터는 일반적인 의미의 데이터와 어드레스, 스트로빙 신호 등을 포괄하는 개념으로 이해해야 한다. 즉, 입력 핀을 통해 입력되는 모든 신호는 이하 데이터라 부르기로 하며, 이 때 데이터의 개념에는 테스트 핀의 출력 신호와 외부 전압 등이 제외된다.
일반적으로 반도체 메모리 장치는 데이터를 입력 받는 핀 및 입력 버퍼의 불량 여부를 판단하는 데이터 입력 테스트로서, 바운더리 스캔 테스트(Boundary Scan Test)라는 기술을 활용한다. 이는 복수 개의 입력 데이터는 각각의 입력 핀을 통해 한 비트씩 입력되고 이후 버퍼링 및 래치되어 반도체 메모리 장치의 내부로 전달되는데, 이 때 래치 단계까지 데이터가 정확히 전달되었는지를 파악할 필요가 있기 때문에 활용되는 기술이다.
이하, 종래의 기술에 따른 데이터 입력 테스트 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로의 구성도이다.
종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로는 n개의 데이터 입력 핀(INP<1:n>)으로부터 전달되는 데이터를 각각 입력 받아 버퍼링하는 n개의 입력 버퍼(BUF<1:n>), 상기 n개의 입력 버퍼(BUF<1:n>)로부터 전달되는 데이 터를 각각 래치시키는 n개의 래치부(LAT<1:n>), 가장 앞 단의 입력 신호(in<1>)를 그라운드 전압(VSS)으로 하고 그 이후 단의 입력 신호(in<2:n>)로서 앞 단의 플립플롭(FF<1:n-1>)으로부터 전달되는 신호를 사용하고 쉬프트 신호(shf)의 제어에 따라 상기 n개의 래치부(LAT<1:n>)에 래치된 데이터와 상기 n개의 입력 신호(in<1:n>)를 각각 선택적으로 출력하는 n개의 먹스부(MUX<1:n>) 및 테스트 클럭(clk_tst)의 제어에 따라 상기 n개의 먹스부(MUX<1:n>)으로부터 전달되는 신호를 각각 뒤 단의 먹스부(MUX)의 입력 신호(in<2:n>)로서 출력하고 가장 뒤 단의 출력 신호를 테스트 핀(TST)에 전달하는 n개의 플립플롭(FF<1:n>)을 포함한다.
이와 같이 구성된 반도체 메모리 장치의 데이터 입력 테스트 회로에서 상기 쉬프트 신호(shf)가 디스에이블 되는 것은 상기 데이터 입력 테스트 회로가 데이터 저장 모드라는 의미를 갖는다. 이 경우 상기 n개의 먹스부(MUX<1:n>)는 상기 n개의 입력 핀(INP<1:n>)을 통해 입력되어 상기 n개의 입력 버퍼(BUF<1:n>)와 상기 n개의 래치부(LAT<1:n>)를 통해 전달되는 n개의 데이터를 상기 n개의 플립플롭(FF<1:n>)에 각각 전달한다. 이 때 상기 n개의 먹스부(MUX<1:n>)는 각각의 입력 신호(in<1:n>)를 차단하고, 상기 n개의 플립플롭(FF<1:n>)에는 각각의 데이터가 한 비트씩 저장된다.
반면에 상기 쉬프트 신호(shf)가 인에이블 되는 것은 상기 데이터 입력 테스트 회로가 데이터 테스트 모드라는 의미를 갖는다. 이 경우 상기 가장 앞 단의 먹스부(MUX<1>)는 상기 그라운드 전압(VSS)을 해당 플립플롭(FF<1>)에 전달하고, 그 외의 먹스부(MUX<2:n>)는 앞 단의 플립플롭(FF<1:n-1>)으로부터 각각 전달되는 신 호를 해당 플립플롭(FF<2:n>)에 각각 전달한다. 그리고 상기 가장 뒤 단의 플립플롭(FF<n>)은 해당 먹스부(MUX<n>)로부터 전달되는 신호를 상기 테스트 핀(TST)을 통해 출력한다.
이 때 상기 테스트 클럭(clk_tst)은 /CS 신호 입력 핀을 통해 인위적으로 인가하는 클럭 신호이다. 상기 n개의 플립플롭(FF<1:n>)은 입력되는 신호를 상기 테스트 클럭(clk_tst)의 라이징 에지 타임에 동기시켜 출력하는 동작을 반복하며, 이에 따라 상기 테스트 핀(TST)에서는 상기 n개의 플립플롭(FF<1:n>)에 저장되어 있던 데이터가 한 비트씩 순차적으로 출력된다. 즉, 가장 뒤 단의 플립플롭(FF<n>)에 저장된 데이터부터 가장 앞 단의 플립플롭(FF<1>)에 저장된 데이터까지 한 비트씩 순차적으로 출력되며, 이후 상기 그라운드 전압(VSS) 레벨의 신호가 한 비트씩 출력된다. 이와 같은 동작으로부터 상기 n개의 데이터 입력 핀(INP<1:n>)을 통해 상기 데이터 입력 테스트 회로에 전달되는 데이터의 불량 여부를 판단할 수 있게 되는 것이다.
그러나 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로에서는 구비된 데이터 입력 핀의 개수만큼 테스트 클럭이 토글(Toggle)하여야만 모든 데이터의 테스트가 완료되므로, 테스트의 시간 효율이 저하된다는 문제점이 있었다. 즉, 데이터 입력 핀의 개수가 64개라면, 테스트 클럭의 토글이 64번 진행되어야만 모든 64개의 데이터에 대한 테스트가 완료되므로, 테스트를 수행하는 데에 적잖은 시간이 소모된다. 게다가 테스트 대상 데이터 비트의 수가 증가할수록 그 시간 효율은 점점 더 감소되며, 이는 반도체 메모리 장치의 설계 및 생산 과정에 있어서 기술적 한계로서 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 데이터 입력 테스트시 데이터 입력 핀에 입력되는 각각의 데이터 비트들과 데이터 입력 핀을 통해 입력되어 버퍼링 및 래치되는 각각의 데이터 비트들의 동일성 여부를 판단하여 오류가 발생하지 않은 경우 불필요한 테스트를 수행하지 않도록 함으로써 데이터 입력 테스트의 시간 효율을 향상시키도록 하는 반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 입력 테스트 회로는, 복수 개의 데이터 입력 핀에 입력되어 각각의 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 출력하는 버퍼 출력 데이터 테스트 수단; 상기 복수 개의 데이터 입력 핀에 입력된 복수 개의 데이터들을 출력하는 핀 출력 데이터 테스트 수단; 및 상기 버퍼 출력 데이터 테스트 수단에서 출력되는 복수 개의 데이터들과 상기 핀 출력 데이터 테스트 수단에서 출력되는 복수 개의 데이터들을 비교하여 불량 발생 신호를 생성하는 불량 판단 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 입력 테스트 회로는, 복수 개의 데이터 입력 핀에 입력된 데이터들과 이후 입력 버퍼에서 버퍼링된 데이터들을 한 개씩 비교하여 불량 발생 신호를 생성하는 불량 판단 수단; 및 상기 데이터들에 불량이 발생하면 테스트 클럭의 제어에 따라 상기 데이터 입력 버퍼에서 버퍼링된 데이터들을 한 개씩 순차적으로 출력하는 버퍼 출력 데이터 테스트 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 데이터 입력 테스트 회로는, 데이터 입력 핀; 상기 데이터 입력 핀에 입력된 데이터를 버퍼링하는 입력 버퍼; 및 상기 입력 버퍼의 출력과 상기 데이터 입력 핀에 입력된 데이터를 비교하는 불량 판단 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 입력 테스트 방법은, a) 복수 개의 데이터 입력 핀에 입력되어 각각의 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 출력하는 단계; b) 상기 복수 개의 데이터 입력 핀에 입력된 복수 개의 데이터들을 출력하는 단계; c) 상기 a) 단계에서 출력되는 복수 개의 데이터들과 상기 b) 단계에서 출력되는 복수 개의 데이터들을 각각 비교하여 불량 발생 신호를 생성하는 단계; 및 d) 불량 발견시 테스트 클럭의 제어에 따라 상기 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 순차적으로 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로의 구 성을 나타낸 블록도이다.
도시한 것과 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 테스트 회로는, 쉬프트 신호(shf)와 테스트 클럭(clk_tst)의 제어에 따라 n개의 데이터 입력 핀(INP<1:n>)에 입력되어 n개의 데이터 입력 버퍼에서 버퍼링 및 래치된 n개의 데이터(bdata<1:n>)들을 출력하는 버퍼 출력 데이터 테스트 수단(10), 상기 쉬프트 신호(shf)와 상기 테스트 클럭(clk_tst)의 제어에 따라 상기 n개의 데이터 입력 핀(INP<1:n>)에 입력된 n개의 데이터들(pdata<1:n>)을 출력하는 핀 출력 데이터 테스트 수단(20) 및 상기 버퍼 출력 데이터 테스트 수단(10)에서 출력되는 n개의 데이터들(bdata<1:n>)과 상기 핀 출력 데이터 테스트 수단(20)에서 출력되는 n개의 데이터들(pdata<1:n>)을 비교하여 데이터의 불량 여부를 판별하여 불량 발생 신호(erg)를 생성하는 불량 판단 수단(30)을 포함한다.
상기 n개의 데이터 입력 핀(INP<1:n>)을 통해 상기 데이터 입력 테스트 회로에 입력되는 데이터들은 n개의 입력 버퍼를 통해 각각 버퍼링되고, n개의 래치부에서 각각 래치된다. 이 때 상기 쉬프트 신호(shf)가 디스에이블 되면, 상기 버퍼 출력 데이터 테스트 수단(10)은 상기 n개의 래치부에 래치된 데이터들(bdata<1:n>)을 출력한다. 그리고 이 때 상기 핀 출력 데이터 테스트 수단(20) 또한 상기 n개의 입력 핀(INP<1:n>)에 입력된 데이터들(pdata<1:n>)을 출력한다. 이후 상기 불량 판단 수단(30)은 상기 버퍼 출력 데이터 테스트 수단(10)의 출력 데이터들(bdata<1:n>)과 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터들(pdata<1:n>)을 각각 한 개씩 비교하여 n 쌍의 데이터들 중 어느 한 쌍이라도 값이 다르면 하이 레벨(High Level)의 불량 발생 신호(erg)를 출력한다. 이후 실험자는 입력 버퍼 또는 래치부에 불량이 발생하였음을 인지하여 상기 쉬프트 신호(shf)를 인에이블 시킨다. 이후 상기 버퍼 출력 데이터 테스트 수단(10)은 종래 기술과 같이 n개의 데이터(bdata<1:n>)를 순차적으로 출력한다. 이 때 테스트 핀(TST)은 n번 째 데이터(bdata<n>)의 출력 라인과 연결되어 있다. 이를 통해 몇 번 째 데이터에 오류가 발생하였는지를 알 수 있게 되는 것이다.
그러나 상기 n 쌍의 데이터들이 모두 같은 값을 가지면 상기 불량 발생 신호(erg)는 로우 레벨(Low Level)이 된다. 이후 실험자는 로우 레벨의 불량 발생 신호를 인지하여 상기 n개의 데이터에 대한 테스트를 종료할 수 있게 되며, 이에 따라 테스트의 시간 효율이 향상되는 것이다.
도 3은 도 2에 도시한 버퍼 출력 데이터 테스트 수단의 구성도이다.
상기 버퍼 출력 데이터 테스트 수단(10)은 n개의 데이터 입력 핀(INP<1:n>)으로부터 전달되는 데이터를 각각 입력 받아 버퍼링하는 n개의 입력 버퍼(BUF<1:n>), 상기 n개의 입력 버퍼(BUF<1:n>)로부터 전달되는 데이터를 각각 래치시키는 n개의 래치부(LAT<1:n>), 가장 앞 단의 입력 신호(in<1>)를 그라운드 전압(VSS)으로 하고 그 이후 단의 입력 신호(in<2:n>)로서 앞 단의 플립플롭(FF<1:n-1>)으로부터 전달되는 신호를 사용하고 쉬프트 신호(shf)의 제어에 따라 상기 n개의 래치부(LAT<1:n>)에 래치된 데이터와 상기 n개의 입력 신호(in<1:n>)를 각각 선택적으로 출력하는 n개의 먹스부(MUX<1:n>), 테스트 클럭(clk_tst)의 제어에 따라 상기 n개의 먹스부(MUX<1:n>)로부터 전달되는 신호를 각각 뒤 단의 먹스부(MUX)의 입력 신호(in<2:n>)로서 출력하고 가장 뒤 단의 출력 신호를 테스트 핀(TST)에 전달하는 n개의 플립플롭(FF<1:n>), 상기 쉬프트 신호(shf)의 제어에 따라 가장 뒤 단의 플립플롭(FF<n>)을 제외한 상기 n-1개의 플립플롭(FF<1:n-1>)에서 출력되는 n-1개의 데이터를 각각 통과시키는 n-1개의 스위칭부(SWT<1:n-1>) 및 상기 n-1개의 스위칭부(SWT<1:n-1>)로부터 전달되는 데이터를 각각 저장 및 구동하여 출력하는 n-1개의 구동부(DRV<1:n-1>)를 포함한다.
여기에서 상기 n-1개의 스위칭부(SWT<1:n-1>)는 상기 쉬프트 신호(shf)가 디스에이블 되면 턴 온(Turn On) 되는 패스게이트를 각각 포함한다. 그리고 상기 n-1개의 구동부(DRV<1:n-1>)는 상기 패스게이트를 통과한 신호를 저장하고 비반전 구동하는 3개의 인버터의 조합으로 구성된다.
이와 같이 구성된 상기 버퍼 출력 데이터 테스트 수단(10)에서 상기 쉬프트 신호(shf)가 디스에이블 되면 상기 n개의 먹스부(MUX<1:n>)는 상기 n개의 입력 핀(INP<1:n>)을 통해 입력되어 상기 n개의 입력 버퍼(BUF<1:n>)와 상기 n개의 래치부(LAT<1:n>)를 통해 전달되는 n개의 데이터를 상기 n개의 플립플롭(FF<1:n>)에 각각 전달한다. 이 때 상기 n개의 먹스부(MUX<1:n>)는 각각의 입력 신호(in<1:n>)를 차단하고, 상기 n개의 플립플롭(FF<1:n>)에는 각각의 데이터가 한 비트씩 저장된다. 그리고 이 때 상기 n개의 플립플롭(FF<1:n>)에 각각 한 비트씩 저장된 데이터들은 상기 n-1개의 스위칭부(SWT<1:n-1>)의 각각의 패스게이트가 턴 온 됨에 따라 상기 n-1개의 구동부(DRV<1:n-1>)에 전달되어 저장 및 구동되고, 상기 테스트 핀(TST)을 통해 출력되는 데이터(bdata<n>)와 함께 상기 버퍼 출력 데이터 테스트 수단(10)의 출력 데이터(bdata<1:n>)로서 출력된다.
반면에 상기 쉬프트 신호(shf)가 인에이블 되면 상기 가장 앞 단의 먹스부(MUX<1>)는 상기 그라운드 전압(VSS)을 해당 플립플롭(FF<1>)에 전달하고, 그 외의 먹스부(MUX<2:n>)는 앞 단의 플립플롭(FF<1:n-1>)으로부터 각각 전달되는 신호를 해당 플립플롭(FF<2:n>)에 각각 전달한다. 그리고 상기 가장 뒤 단의 플립플롭(FF<n>)은 해당 먹스부(MUX<n>)로부터 전달되는 신호를 상기 테스트 핀(TST)을 통해 출력한다.
이 경우는 상기 n개의 입력 버퍼(BUF<1:n>) 및 상기 n개의 래치부(LAT<1:n>) 중 어딘가에 불량이 발생한 경우이다. 이 때 상기 n개의 플립플롭(FF<1:n>)은 입력되는 신호를 상기 테스트 클럭(clk_tst)의 라이징 에지 타임에 동기시켜 출력하는 동작을 반복하며, 이에 따라 상기 테스트 핀(TST)에서는 상기 n개의 플립플롭(FF<1:n>)에 저장되어 있던 데이터가 한 비트씩 순차적으로 출력된다. 즉, 가장 뒤 단의 플립플롭(FF<n>)에 저장된 데이터부터 가장 앞 단의 플립플롭(FF<1>)에 저장된 데이터까지 한 비트씩 순차적으로 출력되며, 이후 상기 그라운드 전압(VSS) 레벨의 신호가 한 비트씩 출력된다. 이와 같은 동작을 통해 상기 버퍼 출력 데이터 테스트 수단(10)에 입력된 데이터 중 몇 번 째 데이터가 불량인지를 파악할 수 있게 되는 것이다.
도 4는 도 2에 도시한 핀 출력 데이터 테스트 수단의 구성도이다.
도시한 것과 같이, 상기 핀 출력 데이터 테스트 수단(20)은 상기 테스트 클럭(clk_tst)의 제어에 따라 상기 n개의 데이터 입력 핀(INP<1:n>)으로부터 전달되 는 데이터를 각각 출력하는 n개의 플립플롭(FF<1:n>), 상기 쉬프트 신호(shf)의 제어에 따라 상기 n개의 플립플롭(FF<1:n>)에서 출력되는 n개의 데이터를 각각 통과시키는 n개의 스위칭부(SWT<1:n>) 및 상기 n개의 스위칭부(SWT<1:n>)로부터 전달되는 데이터를 각각 저장 및 구동하여 출력하는 n개의 구동부(DRV<1:n>)를 포함한다.
여기에서 상기 n개의 스위칭부(SWT<1:n>)는 상기 쉬프트 신호(shf)가 디스에이블 되면 턴 온 되는 패스게이트를 각각 포함한다. 그리고 상기 n개의 구동부(DRV<1:n>)는 상기 패스게이트를 통과한 신호를 저장하고 비반전 구동하는 3개의 인버터의 조합으로 구성된다.
이와 같이 구성된 상기 핀 출력 데이터 테스트 수단(20)에서 상기 n개의 플립플롭(FF)은 상기 n개의 입력 핀(INP<1:n>)을 통해 입력되는 데이터들을 상기 테스트 클럭(clk_tst)에 동기시켜 출력한다. 이 때 상기 쉬프트 신호(shf)가 디스에이블 되면 상기 n개의 스위칭부(SWT<1:n>)의 각각의 패스게이트가 턴 온 됨에 따라 상기 n개의 구동부(DRV<1:n>)에 전달되어 저장 및 구동되고, 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터(pdata<1:n>)로서 출력된다.
반면에 상기 쉬프트 신호(shf)가 상기 n개의 스위칭부(SWT<1:n>)의 각각의 패스게이트가 턴 오프 되어 상기 상기 n개의 플립플롭(FF)의 출력 데이터는 더 이상 상기 n개의 구동부(DRV<1:n>)에 전달되지 않는다. 그러나 상기 n개의 구동부(DRV<1:n>)에 저장된 데이터가 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터(pdata<1:n>)로서 지속적으로 출력된다.
도 5는 도 2에 도시한 불량 판단 수단의 구성도이다.
상기 불량 판단 수단(30)은 상기 버퍼 출력 데이터 테스트 수단(10)의 출력 데이터들(bdata<1:n>)과 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터들(pdata<1:n>)을 한 개씩 비교하는 비교부(310) 및 상기 비교부(310)의 비교 결과를 조합하여 상기 불량 발생 신호(erg)를 생성하는 조합부(320)를 포함한다.
여기에서 상기 비교부(310)는 상기 버퍼 출력 데이터 테스트 수단(10)의 출력 데이터들(bdata<1:n>)과 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터들(pdata<1:n>) 중 같은 입력 핀(INP<1:n>)에 입력된 데이터들을 입력 받는 n개의 배타적 노어게이트(EXNR<1:n>) 및 상기 n개의 배타적 노어게이트(EXNR<1:n>)와 직렬 연결된 n개의 인버터(IV<1:n>)를 포함한다.
그리고 상기 조합부(320)는 상기 n개의 인버터(IV<1:n>)의 출력 신호 중 첫 번째 인버터(IV<1>)부터 i 번째 인버터(IV<i>)에서 출력되는 신호를 입력 받는 제 1 노어게이트(NR1), i+1 번째 인버터(IV<i+1>)부터 n 번째 인버터(IV<n>)에서 출력되는 신호를 입력 받는 제 2 노어게이트(NR2) 및 상기 제 1 및 제 2 노어게이트(NR1, NR2)의 출력 신호를 입력 받아 상기 불량 발생 신호(erg)를 출력하는 낸드게이트(ND)를 포함한다.
상기 버퍼 출력 데이터 테스트 수단(10)의 출력 데이터들(bdata<1:n>)과 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터들(pdata<1:n>) 중 같은 입력 핀(INP<1:n>)에 입력된 데이터들이 서로 같은 값을 가지면, 상기 비교부(310)의 상기 n개의 인버터(IV<1:n>)의 출력 신호는 모두 로우 레벨이 된다. 따라서 상기 조합부(320)의 제 1 및 제 2 노어게이트(NR1, NR2)의 출력 신호는 모두 하이 레벨이 되고, 상기 낸드게이트(ND)에서 출력되는 상기 불량 발생 신호(erg)는 로우 레벨이 된다. 이를 통해 실험자는 n개의 입력 버퍼(BUF<1:n>)와 n개의 래치부(LAT<1:n>)에 이상이 없음을 확인하게 된다.
그러나 상기 버퍼 출력 데이터 테스트 수단(10)의 출력 데이터들(bdata<1:n>)과 상기 핀 출력 데이터 테스트 수단(20)의 출력 데이터들(pdata<1:n>) 중 같은 입력 핀(INP<1:n>)에 입력된 데이터들이 어느 한 쌍이라도 다른 값을 가지면, 상기 비교부(310)의 상기 n개의 인버터(IV<1:n>)의 출력 신호에는 하이 레벨인 신호가 적어도 하나 이상 포함된다. 따라서 상기 조합부(320)의 제 1 및 제 2 노어게이트(NR1, NR2)의 출력 신호에는 적어도 하나 이상 로우 레벨인 신호가 포함되고, 상기 낸드게이트(ND)에서 출력되는 상기 불량 발생 신호(erg)는 하이 레벨이 된다. 이를 통해 실험자는 n개의 입력 버퍼(BUF<1:n>)와 n개의 래치부(LAT<1:n>) 중 적어도 하나 이상 불량이 발생하였음을 확인하게 된다.
이와 같이, 본 발명의 반도체 메모리 장치의 데이터 입력 테스트 회로는 데이터 입력 핀에 입력되어 데이터 입력 버퍼에서 버퍼링된 복수 개의 데이터들과 상기 데이터 입력 핀에 입력된 복수 개의 데이터들을 각각 비교하여 데이터의 불량 발생이 발견되지 않으면 테스트를 종료함으로써 데이터 입력 테스트에 걸리는 시간을 감소시킨다. 그리고 불량이 발견되면 종래 기술과 같이 상기 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 순차적으로 출력하여 불량 발생 원인을 찾아냄으로써 데이터 입력 테스트의 본래의 기능 또한 수행할 수 있도록 한다. 테스트 대상 데이터 비트의 수가 증가할수록 본 발명은 더욱 더 효과적으로 시간 효율을 향상시키 며, 이는 반도체 메모리 장치의 설계 및 생산 과정의 기술적 한계를 극복할 수 있도록 하는 요인이 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법은, 반도체 메모리 장치의 데이터 입력 테스트시 데이터 입력 핀에 입력되는 각각의 데이터 비트들과 데이터 입력 핀을 통해 입력되어 버퍼링 및 래치되는 각각의 데이터 비트들의 동일성 여부를 판단하여 오류가 발생하지 않은 경우 불필요한 테스트를 수행하지 않도록 함으로써 데이터 입력 테스트의 시간 효율을 향상시키도록 하는 효과가 있다.

Claims (21)

  1. 복수 개의 데이터 입력 핀에 입력되어 각각의 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 출력하는 버퍼 출력 데이터 테스트 수단;
    상기 복수 개의 데이터 입력 핀에 입력된 복수 개의 데이터들을 출력하는 핀 출력 데이터 테스트 수단; 및
    상기 버퍼 출력 데이터 테스트 수단에서 출력되는 복수 개의 데이터들과 상기 핀 출력 데이터 테스트 수단에서 출력되는 복수 개의 데이터들을 비교하여 불량 발생 신호를 생성하는 불량 판단 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  2. 제 1 항에 있어서,
    상기 버퍼 출력 데이터 테스트 수단은 쉬프트 신호가 디스에이블 되면 각각의 데이터들을 상기 불량 판단 수단으로 출력하며, 상기 쉬프트 신호가 인에이블 되면 상기 버퍼링된 복수 개의 데이터들을 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  3. 제 1 항에 있어서,
    상기 불량 판단 수단은 상기 버퍼 출력 데이터 테스트 수단에서 출력되는 데 이터들과 상기 핀 출력 데이터 테스트 수단에서 출력되는 데이터들 중 같은 데이터 입력 핀을 통해 입력된 데이터 한 개씩을 비교하여 그 값의 동일성 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  4. 제 2 항에 있어서,
    상기 버퍼 출력 데이터 테스트 수단은,
    상기 복수 개의 데이터 입력 핀으로부터 전달되는 데이터를 각각 입력 받아 버퍼링하는 복수 개의 입력 버퍼;
    상기 복수 개의 입력 버퍼로부터 전달되는 데이터를 각각 래치시키는 복수 개의 래치부;
    가장 앞 단의 입력 신호를 그라운드 전압으로 하고 그 이후 단의 입력 신호로서 앞 단의 플립플롭으로부터 전달되는 신호를 사용하고 상기 쉬프트 신호의 제어에 따라 상기 복수 개의 래치부에 래치된 데이터와 상기 복수 개의 입력 신호를 각각 선택적으로 출력하는 복수 개의 먹스부;
    테스트 클럭의 제어에 따라 상기 복수 개의 먹스부로부터 전달되는 신호를 각각 뒤 단의 먹스부의 입력 신호로서 출력하고 가장 뒤 단의 출력 신호를 테스트 핀에 전달하는 복수 개의 플립플롭;
    상기 쉬프트 신호의 제어에 따라 상기 복수 개의 플립플롭에서 출력되는 복수 개의 데이터를 각각 통과시키는 복수 개의 스위칭부; 및
    상기 복수 개의 스위칭부로부터 전달되는 데이터를 각각 저장 및 구동하여 출력하는 복수 개의 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  5. 제 2 항에 있어서,
    상기 핀 출력 데이터 테스트 수단은,
    테스트 클럭의 제어에 따라 상기 복수 개의 데이터 입력 핀으로부터 전달되는 데이터를 각각 출력하는 복수 개의 플립플롭;
    상기 쉬프트 신호의 제어에 따라 상기 복수 개의 플립플롭에서 출력되는 복수 개의 데이터를 각각 통과시키는 복수 개의 스위칭부; 및
    상기 복수 개의 스위칭부로부터 전달되는 데이터를 각각 저장 및 구동하여 출력하는 복수 개의 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  6. 제 3 항에 있어서,
    상기 불량 판단 수단은,
    상기 버퍼 출력 데이터 테스트 수단의 출력 데이터들과 상기 핀 출력 데이터 테스트 수단의 출력 데이터들을 한 개씩 비교하는 비교부; 및
    상기 비교부의 비교 결과를 조합하여 상기 불량 발생 신호를 생성하는 조합 부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  7. 제 6 항에 있어서,
    상기 비교부는,
    상기 버퍼 출력 데이터 테스트 수단의 출력 데이터들과 상기 핀 출력 데이터 테스트 수단의 출력 데이터들 중 같은 입력 핀에 입력된 데이터들을 입력 받는 복수 개의 배타적 노어게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  8. 제 6 항에 있어서,
    상기 조합부는,
    상기 비교부의 출력 신호 중 일부를 입력 받는 제 1 노어게이트;
    상기 비교부의 출력 신호 중 상기 제 1 노어게이트에 입력되는 신호를 제외한 그 나머지의 신호를 입력 받는 제 2 노어게이트; 및
    상기 제 1 및 제 2 노어게이트의 출력 신호를 입력 받아 상기 불량 발생 신호를 출력하는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  9. 복수 개의 데이터 입력 핀에 입력된 데이터들과 이후 입력 버퍼에서 버퍼링된 데이터들을 한 개씩 비교하여 불량 발생 신호를 생성하는 불량 판단 수단; 및
    상기 데이터들에 불량이 발생하면 테스트 클럭의 제어에 따라 상기 데이터 입력 버퍼에서 버퍼링된 데이터들을 한 개씩 순차적으로 출력하는 버퍼 출력 데이터 테스트 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  10. 제 9 항에 있어서,
    상기 불량 판단 수단은 복수 개의 데이터 입력 핀에 입력된 데이터들과 이후 입력 버퍼에서 버퍼링된 데이터들을 한 개씩 비교하여 그 값의 동일성 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  11. 제 9 항에 있어서,
    상기 버퍼 출력 데이터 테스트 수단은,
    상기 복수 개의 데이터 입력 핀으로부터 전달되는 데이터를 각각 입력 받아 버퍼링하는 복수 개의 입력 버퍼;
    상기 복수 개의 입력 버퍼로부터 전달되는 데이터를 각각 래치시키는 복수 개의 래치부;
    가장 앞 단의 입력 신호를 그라운드 전압으로 하고 그 이후 단의 입력 신호로서 앞 단의 플립플롭으로부터 전달되는 신호를 사용하고 쉬프트 신호의 제어에 따라 상기 복수 개의 래치부에 래치된 데이터와 상기 복수 개의 입력 신호를 각각 선택적으로 출력하는 복수 개의 먹스부;
    테스트 클럭의 제어에 따라 상기 복수 개의 먹스부로부터 전달되는 신호를 각각 뒤 단의 먹스부의 입력 신호로서 출력하고 가장 뒤 단의 출력 신호를 테스트 핀에 전달하는 복수 개의 플립플롭;
    상기 쉬프트 신호의 제어에 따라 상기 복수 개의 플립플롭에서 출력되는 복수 개의 데이터를 각각 통과시키는 복수 개의 스위칭부; 및
    상기 복수 개의 스위칭부로부터 전달되는 데이터를 각각 저장 및 구동하여 출력하는 복수 개의 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  12. 제 9 항에 있어서,
    상기 불량 판단 수단은,
    상기 버퍼 출력 데이터 테스트 수단의 출력 데이터들과 상기 핀 출력 데이터 테스트 수단의 출력 데이터들을 한 개씩 비교하는 비교부; 및
    상기 비교부의 비교 결과를 조합하여 상기 불량 발생 신호를 생성하는 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  13. 제 12 항에 있어서,
    상기 비교부는,
    상기 버퍼 출력 데이터 테스트 수단의 출력 데이터들과 상기 핀 출력 데이터 테스트 수단의 출력 데이터들 중 같은 입력 핀에 입력된 데이터들을 입력 받는 복수 개의 배타적 노어게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  14. 제 12 항에 있어서,
    상기 조합부는,
    상기 비교부의 출력 신호 중 일부를 입력 받는 제 1 노어게이트;
    상기 비교부의 출력 신호 중 상기 제 1 노어게이트에 입력되는 신호를 제외한 그 나머지의 신호를 입력 받는 제 2 노어게이트; 및
    상기 제 1 및 제 2 노어게이트의 출력 신호를 입력 받아 상기 불량 발생 신호를 출력하는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  15. 데이터 입력 핀;
    상기 데이터 입력 핀에 입력된 데이터를 버퍼링하는 입력 버퍼; 및
    상기 입력 버퍼의 출력과 상기 데이터 입력 핀에 입력된 데이터를 비교하는 불량 판단 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  16. 제 15 항에 있어서,
    상기 불량 판단 수단은 상기 입력 버퍼의 출력과 상기 데이터 입력 핀에 입력된 데이터가 서로 다른 경우 불량 발생 신호를 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  17. 제 16 항에 있어서,
    상기 불량 판단 수단은,
    상기 입력 버퍼의 출력과 상기 데이터 입력 핀에 입력된 데이터를 비교하는 비교부; 및
    상기 비교부의 비교 결과를 조합하여 상기 불량 발생 신호를 생성하는 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  18. 제 17 항에 있어서,
    상기 비교부는,
    상기 입력 버퍼의 출력과 상기 데이터 입력 핀에 입력된 데이터를 입력 받는 배타적 노어게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 회로.
  19. a) 복수 개의 데이터 입력 핀에 입력되어 각각의 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 출력하는 단계;
    b) 상기 복수 개의 데이터 입력 핀에 입력된 복수 개의 데이터들을 출력하는 단계;
    c) 상기 a) 단계에서 출력되는 복수 개의 데이터들과 상기 b) 단계에서 출력되는 복수 개의 데이터들을 각각 비교하여 불량 발생 신호를 생성하는 단계; 및
    d) 불량 발견시 테스트 클럭의 제어에 따라 상기 입력 버퍼에서 버퍼링된 복수 개의 데이터들을 순차적으로 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 방법.
  20. 제 19 항에 있어서,
    상기 c) 단계는 상기 a) 단계에서 출력되는 데이터들과 상기 b) 단계에서 출 력되는 데이터들 중 같은 데이터 입력 핀을 통해 입력된 데이터 한 개씩을 비교하여 그 값의 동일성 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 방법.
  21. 제 20 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 a) 단계의 출력 데이터들과 상기 b) 단계의 출력 데이터들을 한 개씩 비교하는 단계; 및
    c-2) 상기 c-1) 단계의 비교 결과를 조합하여 상기 불량 발생 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 테스트 방법.
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