KR20040059958A - 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치 - Google Patents

데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치 Download PDF

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Abstract

본 발명은 파이프래치와 출력 드라이버 내에서 데이터의 정렬시간을 최소화할 수 있는 반도체 기억 장치를 제공하기 위하여, 파이프래치 인 신호와 스타트오드 스타트이븐 데이터 출력 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 제1 제어신호생성수단; 기수번째 데이터를 출력하기 위한 기수데이터인에이블신호와 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하고, 우수번째 데이터를 출력하기 위한 우수데이터인에이블신호와 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 제2 제어신호생성수단; 상기 제1 제어신호생성수단으로부터 출력되는 제어신호에 의해 제어되어 입력되는 데이터를 정렬하는 제1 데이터정렬수단; 상기 제1 데이터정렬부로부터 출력된 데이터를 일시 저장하는 래치수단; 및 상기 래치부에 저장된 데이터를 2차적으로 정렬하여 출력하는 제2 데이터정렬수단을 포함할 수 있다.

Description

데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치{Semiconductor Memory Device for reducing data alignment time}
본 발명은 반도체 기억 장치에 관한 것으로서, 구체적으로는 파이프래치 내에서 프리페치한 4비트의 데이터를 정렬하는데 필요로 하는 시간을 최소화할 수 있는 반도체 기억 장치에 관한 것이다.
종래의 반도체 기억 장치에서는 2비트 프리페치 방식이 적용되고 있고, 4비트 프리페치 방식의 적용이 고려되고 있다. 여기서, 2비트 프리페치라 함은, 하나의 리드 명령에 의하여 두개의 데이터를 각각 다른 버스를 통해 동시에 읽어 파이프래치에 저장하는 방식으로서, 출력시에는 이 두 개의 데이터를 클럭의 라이징 및 폴링에 맞춰 출력시키게 된다. 이 때, 두개의 데이터를 동시에 읽어오는 것은 직렬적으로 읽어 올 수도 있고, 병렬적으로 읽어 올 수도 있다.
도 1은 종래기술에 따른 반도체 기억 장치에서의 파이프래치 및 출력 드라이버에 대한 블럭 구성도이다.
여기서 예로 든 종래의 4비트 프리페치를 수행하는 반도체 기억 장치는 하나의 리드 명령에 의하여 4개의 직렬 데이터 입력을 4개의 글로벌 입출력 라인(GIO)에 싣게 된다.
종래의 반도체 기억 장치내 파이프래치단은 4개의 파이프래치 (pipelatch<0:3>)로 구성되며, 파이프래치단(110)으로 들어오는 데이터를 받아들일지의 여부를 제어하는 파이프래치 인 신호(PIN<0:3>)가 "L"상태로 되면, 외부에서 대기중인 멀티플렉서 출력 라인(Mxoutb)에 실린 데이터를 받아들인다.
종래기술에 따르면 파이프래치를 통과하는 동안 멀티플렉서 출력 라인(mxoutb)에 실린 데이터는 4회의 정렬을 하게 되고, 출력 드라이버(130)에서 1회의 정렬을 함으로써 뱅크로부터 읽혀진 데이터는 반도체 기억 장치의 외부로 출력되기까지 전체 5회의 정렬을 거치게 된다. 1차로 파이프래치 인 신호(PIN<0:3>)에 따라 4개의 파이프래치 중 한 곳으로 실리게 되고, 2차로 스타트오드 스타트이븐 데이터출력 제어신호(isoseb0_do)에 따라 정렬되며, 3차로 스타트 어드레스에 응하여 기수번째 데이터를 정렬하는 신호(isoseb1_rd) 및 스타트 어드레스에 응하여 우수번째 데이터를 정렬하는 신호(isoseb1_fd)에 의해 정렬되고, 4차로 파이프래치에 저장되어 있던 데이터를 출력시키기 위한 출력제어신호(rpout, fpout)에 따라 파이프래치에 저장되어 있던 데이터가 라이징 엣지 출력라인(rdo)과 폴링 엣지출력라인(fdo)에 실리게 되며, 출력 드라이버(130)에서 클럭 펄스의 라이징 엣지 신호(fclk_do) 혹은 폴링 엣지 신호(fclk_do)에 제어받아 외부로 출력된다.
여기서, 스타트오드 스타트이븐 데이터출력 제어신호(isoseb0_do)는 파이프래치에 들어오는 데이터를 스타트 어드레스가 기수인지 우수인지에 따라 멀티플렉서 출력 라인에 실린 데이터를 정렬하기 위한 제어신호이다.
도 2는 도 1에 보이는 전달게이트 1형 및 전달게이트 2형의 구체회로도이다. 도 2에 대해서는 당업자라면 개시된 회로도만으로도 회로의 해석이 가능하므로 별도의 언급은 피하기로 한다.
도 3은 도 1의 파이프래치 내 제1 및 제2 정렬부분에서의 시뮬레이션 결과 파형도이다.
종래의 파이프래치는 파이프래치 인 신호(PIN)가 "L"상태이면 멀티플렉서 출력 라인(mxoutb)에 실린 데이터를 받아들이다가, 파이프래치 인 신호(PIN)가 "H"상태로 천이되면 더 이상 외부의 데이터를 받아들이지 않게 되고, 스타트오드 스타트이븐 데이터출력 제어신호(isoseb0_do)를 이용하여 스타트 어드레스가 우수인지 기수인지에 따라 데이터를 멀티플렉싱하여 전치 라이징 엣지 출력 라인(pre_rdo) 혹은 전치 폴링 엣지 출력 라인(pre_fdo)에 실리는 것을 알 수 있다.
도 4는 도 1의 파이프래치 및 출력 드라이버에서의 기수번째 데이터의 정렬을 위한 부분에 대한 시뮬레이션 결과 파형도이다.
스타트 어드레스가 0인 경우, 파이프래치(110)의 제1 전치 라이징 엣지 출력라인(pre_rdo<0>)에 실린 첫번째 데이터를 라이징 엣지 출력라인(rdo)에 싣고, 출력 드라이버(130)에서는 라이징 엣지 출력라인(rdo)에 실린 첫번째 데이터를 제1 클럭 펄스의 라이징 엣지(rclk_do) 동안 출력시킨다. 이후, 스타트 어드레스가 무엇인가에 따라 기수 데이터를 정렬하는 신호(isoseb1_rd)의 토글로 인하여 파이프래치(110)의 제2 전치 라이징 엣지 출력라인(pre_rdo<1>)에 실린 세번째 데이터를 라이징 엣지 출력라인(rdo)에 싣고, 출력드라이버(130)에서는 라이징 엣지 출력라인(rdo)에 실린 세번째 데이터를 제2 클럭 펄스의 라이징 엣지(rclk_do) 동안 출력한다.
도 5는 도 1의 파이프래치 및 출력 드라이버에서의 우수번째 데이터의 정렬을 위한 부분에 대한 시뮬레이션 결과 파형도이다.
한편, 스타트 어드레스가 0인 경우, 파이프래치(110)의 제1 전치 폴링 엣지 출력라인(pre_fdo<0>)에 실린 두번째 데이터는 폴링 엣지 출력라인(fdo)에 실리고, 출력 드라이버(130)에서는 라이징 엣지 출력라인(fdo)에 실린 두번째 데이터를 제1 클럭 펄스의 폴링 엣지(fclk_do) 동안 출력한다. 이후, 스타트 어드레스가 무엇인가에 따라 우수 데이터를 정렬하는 신호(isoseb1_fd)의 토글로 인하여 파이프래치(110)의 제2 전치 폴링 엣지 출력라인(pre_fdo<1>)에 실린 네번째 데이터를 폴링 엣지 출력라인(fdo)에 싣고, 출력 드라이버(130)에서는 폴링 엣지 출력라인(fdo)에 실린 네번째 데이터를 제2 클럭 펄스의 폴링 엣지(fclk_do) 동안 출력한다.
결과적으로, 종래기술에 따르면, 파이프래치(110)를 통과하는 동안 출력 라인(mxoutb)에 실린 데이터가 4번 정렬하게 되고, 출력 드라이버(130)에서 1번 정렬하게 되어 전체 5번의 정렬이 수행된다.
그러나, 이와 같이 파이프래치와 출력 드라이버에서 5차에 걸쳐 정렬을 수행하는 경우 지연시간이 길어지는 심각한 문제를 야기한다. 즉, 한번의 정렬을 할 때마다 그에 따른 마진을 필요로 하는데 예를 들어 한번 정렬할 때마다 300 피코 초(ps)의 마진을 둔다고 예상하면 5번의 정렬에는 1.5 나노 초(ns)의 시간이 소요된다. 그리고, 파이프래치를 통과하는 시간은 어드레스 억세스 타임(tAA)에 포함되므로 결국 어드레스 억세스 타임이 커지게 되는 문제를 유발한다.
상기의 문제점을 해결하기 위하여 본 발명은 파이프래치와 출력 드라이버 내에서 데이터의 정렬시간을 최소화할 수 있는 반도체 기억 장치를 제공함에 목적이 있다.
도 1은 종래기술에 따른 반도체 기억 장치에서의 파이프래치 및 출력 드라이버에 대한 블럭 구성도,
도 2는 도 1에 보이는 전달게이트 1형 및 전달게이트 2형의 구체회로도,
도 3은 도 1의 파이프래치 내 제1 및 제2 정렬부분에서의 시뮬레이션 결과 파형도,
도 4는 도 1의 파이프래치 및 출력 드라이버에서의 기수번째 데이터의 정렬을 위한 부분에 대한 시뮬레이션 결과 파형도,
도 5는 도 1의 파이프래치 및 출력 드라이버에서의 우수번째 데이터의 정렬을 위한 부분에 대한 시뮬레이션 결과 파형도,
도 6a는 본 발명의 제1 제어신호생성부에 대한 구체 회로도,
도 6b는 본 발명의 제2 제어신호생성부에 대한 구체 회로도,
도 7은 본 발명에 따른 반도체 기억 장치에서의 파이프래치 및 출력 드라이버에 관한 블럭 구성도,
도 8은 본 발명의 제1 및 제2 제어신호생성부에서 사용되는 구체회로도 및논리상태도.
* 도면의 주요 부분에 대한 설명 *
610: 제1 제어신호생성부 650: 제2 제어신호생성부
660: 기수데이터정렬제어신호생성부
670: 우수데이터정렬제어신호생성부
710: 제1 데이터정렬부 720: 래치부
730: 제2 데이터정렬부
상기의 목적을 달성하기 위한 본 발명의 반도체 기억 장치는, 파이프래치 인 신호와 스타트오드 스타트이븐 데이터 출력 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 제1 제어신호생성수단; 기수번째 데이터를 출력하기 위한 기수데이터인에이블신호와 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하고, 우수번째 데이터를 출력하기 위한 우수데이터인에이블신호와 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 제2 제어신호생성수단; 상기 제1 제어신호생성수단으로부터 출력되는 제어신호에 의해 제어되어 입력되는 데이터를 정렬하는 제1 데이터정렬수단; 상기 제1 데이터정렬부로부터 출력된 데이터를 일시 저장하는 래치수단; 및 상기 래치부에 저장된 데이터를 2차적으로 정렬하여 출력하는 제2 데이터정렬수단을 포함할 수 있다.
또한, 본 발명의 상기 제1 제어신호생성수단은, 상기 파이프래치 인 신호를 입력받는 인버터; 상기 인버터의 출력과 스타트오드 스타트이븐 데이터 출력 제어신호를 입력으로 하는 제1 낸드게이트; 및 상기 인버터의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 제2 낸드게이트를 포함하고, 상기 제1 낸드게이트로부터의 피세소신호와 상기 제2 낸드게이트로부터의 피소세신호를 출력할 수 있다. 여기의 피세소신호와 피소세신호는 아래에서 언급하기로 한다.
또한, 본 발명의 상기 제2 제어신호생성수단은, 기수번째 데이터를 출력하기 위한 기수데이터인에이블신호와 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 기수데이터정렬제어신호생성부; 및 우수번째 데이터를 출력하기 위한 우수데이터인에이블신호와 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 우수데이터정렬제어신호생성부를 포함할 수 있다.
또한, 본 발명의 상기 기수데이터정렬제어신호생성부는, 기수번째 데이터를 출력하기 위한 기수데이터인에이블신호를 입력으로 하는 제1 인버터; 상기 제1 인버터의 출력과 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호를 입력으로 하는 제1 낸드게이트; 상기 제1 인버터의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 제2 낸드게이트; 상기 제2 낸드게이트의 출력을 반전시키는 제2 인버터; 상기 제1 낸드게이트의 출력을 반전시키는 제3 인버터; 클럭펄스의 라이징 엣지에 동기되어 출력되는 라이징엣지동기신호와 상기 제2 인버터의 출력을 입력으로 하는 제3 낸드게이트; 및 상기 라이징엣지동기신호와 상기 제3 인버터의 출력을 입력으로 하는 제4 낸드게이트를 포함하고, 상기 제3 낸드게이트로부터 선 기수 데이터 출력 제어 신호를, 상기 제4 낸드게이트로부터 후 기수 데이터 출력 제어 신호를 각기 출력한다.
또한, 본 발명의 상기 우수데이터정렬제어신호생성부는, 우수번째 데이터를 출력하기 위한 우수데이터인에이블신호를 입력으로 하는 제1 인버터; 상기 제1 인버터의 출력과 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호를 입력으로 하는 제1 낸드게이트; 상기 제1 인버터의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 제2 낸드게이트; 상기 제2 낸드게이트의 출력을 반전시키는 제2 인버터; 상기 제1 낸드게이트의 출력을 반전시키는 제3 인버터; 클럭펄스의 폴링 엣지에 동기되어 출력되는 폴링엣지동기신호와 상기 제2 인버터의 출력을 입력으로 하는 제3 낸드게이트; 및 상기 폴링엣지동기신호와 상기 제3 인버터의 출력을 입력으로 하는 제4 낸드게이트를 포함하고, 상기 제3 낸드게이트로부터 선 우수 데이터 출력 제어 신호를, 상기 제4 낸드게이트로부터 후 우수 데이터 출력 제어 신호를 각기 출력한다.
또한, 본 발명의 상기 제1 데이터정렬수단은, 상기 피소세신호에 제어받아 제1 멀티플렉서 우수 데이터 출력라인에 실린 데이터를 출력하기 위한 제1 전달게이트; 상기 피세소신호에 제어받아 제1 멀티플렉서 기수 데이터 출력라인에 실린 데이터를 출력하기 위한 제2 전달게이트; 상기 피소세신호에 제어받아 제2 멀티플렉서 우수 데이터 출력라인에 실린 데이터를 출력하기 위한 제3 전달게이트; 및 상기 피세소신호에 제어받아 제2 멀티플렉서 기수 데이터 출력라인에 실린 데이터를 출력하기 위한 제4 전달게이트를 포함하고, 상기 제1 전달게이트의 출력단은 상기 제2 전달게이트의 출력단에, 상기 제3 전달게이트의 출력단은 상기 제4 전달게이트의 출력단에 각각 접속된다.
또한, 본 발명의 상기 래치수단은, 상기 제1 전달게이트의 출력과 역병렬접속된 복수의 제1 인버터; 및 상기 제3 전달게이트의 출력과 역병렬접속된 복수의 제2 인버터를 포함한다.
또한, 본 발명의 상기 제2 데이터정렬수단은, 상기 선 기수 데이터 출력 제어 신호에 제어받아 상기 복수의 제1 인버터로부터 입력되는 데이터를 출력하고, 상기 후 기수 데이터 출력 제어 신호에 제어받아 상기 복수의 제2 인버터로부터 입력되는 데이터를 출력한다.
본 발명의 구성에 따라 반도체 기억 장치내 파이프래치와 출력 드라이버에서의 정렬 횟수를 획기적으로 축소시키는 것이 가능하다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 잔신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 6a및 도6b는 본 발명의 파이프래치에 사용되는 제어신호를 생성하기 위한 제어신호 생성부의 구체회로도이다. 도 6a는 제1 제어신호생성부에 대한 구체적인 회로이고, 도 6b는 제2 제어신호생성부에 대한 구체적인 회로이다.
본 발명에 따른 제1 제어신호생성부(610)는 파이프래치 인 신호(PIN)를 입력받는 인버터(611)와, 인버터(611)의 출력과 스타트오드 스타트이븐 데이터 출력 제어신호(isoseb0_do)를 입력으로 하는 낸드게이트(612) 그리고 인버터(611)의 출력과 낸드게이트(612)의 출력을 입력으로 하는 낸드게이트(613)로 구성되어, 낸드게이트(612)로부터 피세소신호(psesob)와 낸드게이트(613)로부터 피소세신호(psoseb)를 출력한다.
한편, 제2 제어신호생성부(650)는 기수데이터정렬제어신호생성부(660)와 우수데이터정렬제어신호생성부(670)로 이루어진다.
기수데이터정렬제어신호생성부(660)는 기수번째 데이터를 출력하기 위한 기수데이터인에이블신호(rpout)를 입력으로 하는 인버터(661)와, 인버터(661)의 출력과 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호(isoseb1_rd)를 입력으로 하는 낸드게이트(662)와, 인버터(661)의 출력과 낸드게이트(662)의 출력을 입력으로 하는 낸드게이트(663)와, 낸드게이트(663)의 출력을 반전시키는 인버터(664)와, 낸드게이트(662)의 출력을 반전시키는 인버터(665)와, 클럭펄스의 라이징 엣지에 동기되어 출력되는 라이징엣지동기신호(rclk_do)와 인버터(664)의 출력을 입력으로 하는 낸드게이트(666) 그리고 라이징엣지동기신호(rclk_do)와 인버터(665)의 출력을 입력으로 하는 낸드게이트(667)로 구성되어, 낸드게이트(666)로부터 선 기수 데이터 출력 제어 신호(rpout01_do)를, 낸드게이트(667)로부터 후 기수 데이터 출력 제어 신호(rpout23_do)를 각기 출력한다.
우수데이터정렬제어신호생성부(936)는 우수번째 데이터를 출력하기 위한 우수데이터인에이블신호(fpout)를 입력으로 하는 인버터(671)와, 인버터(671)의 출력과 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한제어신호(isoseb1_fd)를 입력으로 하는 낸드게이트(672)와, 인버터(671)의 출력과 낸드게이트(672)의 출력을 입력으로 하는 낸드게이트(673)와, 낸드게이트(673)의 출력을 반전시키는 인버터(674)와, 낸드게이트(672)의 출력을 반전시키는 인버터(675)와, 클럭펄스의 폴링 엣지에 동기되어 출력되는 폴링엣지동기신호(fclk_do)와 인버터(674)의 출력을 입력으로 하는 낸드게이트(676) 그리고 폴링엣지동기신호(fclk_do)와 인버터(675)의 출력을 입력으로 하는 낸드게이트(677)로 구성되어, 낸드게이트(676)로부터 선 우수 데이터 출력 제어 신호(fpout03_do)를, 낸드게이트(677)로부터 후 우수 데이터 출력 제어 신호(fpout12_do)를 각기 출력한다.
도 7은 본 발명에 따른 반도체 기억 장치에서의 파이프래치 및 출력 드라이버에 관한 블럭 구성도이다.
본 발명의 파이프래치(700)는 제1 제어신호생성부(610)로부터 출력되는 제어신호에 의해 입력되는 데이터를 1차로 정렬하는 제1 데이터정렬부(710)와, 제1 데이터정렬부로부터 출력된 데이터를 일시 저장하는 래치부(720) 그리고 제2 제어신호생성부(650)로부터 출력되는 제어신호에 의해 래치부(720)에 저장된 데이터를 2차로 정렬하여 출력하는 제2 데이터정렬부(730)로 구성된다.
여기서, 이들에 대한 동작을 설명하면 다음과 같다.
피소세신호(psoseb)가 "L"이면 제1 및 제2 우수 출력라인(mxoutb_ev0, mxoutb_ev1)에 실린 데이터가 각각 제1 및 제2 전치 라이징 엣지 출력라인(pre_rdo0, pre_rdo1)으로 넘어가고, 제1 및 제2 기수 출력 라인(mxoutb_od0, mxoutb_od1)에 실린 데이터가 각각 제1 및 제2 전치 폴링 엣지 출력 라인(pre_fdo0, pre_fdo1)으로 넘어간다.
이후, 제1 및 제2 전치 라이징 엣지 출력 라인(pre_rdo0, pre_rdo1)에 실린 데이터는 제2 제어신호생성부(730)로 부터 출력되는 선 기수 데이터 출력 제어 신호(rpout01_do<0>)와 후 기수 데이터 출력 제어 신호(rpout23_do<0>)에 의해 출력 드라이버의 상측 입력라인(updo)으로 차례로 출력되고, 이후 제1 및 제2 전치 폴링 엣지 출력 라인(pre_fdo0, pre_fdo1)에 실린 데이터가 제2 제어신호생성부(730)로 부터 출력되는 선 우수 데이터 출력 제어 신호(fpout03_do<0>)와 후 우수 데이터 출력 제어 신호(fpout12_do<0>)에 의해 순차적으로 출력 드라이버의 하측 입력라인(dndo)으로 출력된다.
반대로, 피세소신호(psesob)가 "L"이면 제1 및 제2 기수 출력 라인(mxoutb_od0, mxoutb_od1)에 실린 데이터가 각각 제1 및 제2 전치 라이징 엣지 출력 라인(pre_rdo0, pre_rdo1)으로 넘어가고, 제1 및 제2 우수 출력라인(mxoutb_ev0, mxoutb_ev1)에 실린 데이터가 각각 제1 및 제2 전치 폴링 엣지 출력 라인(pre_fdo0, pre_fdo1)으로 넘어간다.
이후, 제1 및 제2 전치 라이징 엣지 출력 라인(pre_rdo0, pre_rdo1)에 실린 데이터는 제2 제어신호생성부(730)로부터 출력되는 선 기수 데이터 출력 제어 신호(rpout01_do<0>)와 후 기수 데이터 출력 제어 신호(rpout23_do<0>)에 의해 출력 드라이버의 상측 입력라인(updo)으로 차례로 출력되고, 이후 제1 및 제2 전치폴링 엣지 출력 라인(pre_fdo0, pre_fdo1)에 실린 데이터는 제2 제어신호생성부(730)로부터 출력되는 선 우수 데이터 출력 제어 신호(fpout03_do<0>)와 후 우수 데이터 출력 제어 신호(fpout12_do<0>)에 의해 출력 드라이버의 하측 입력라인(dndo)으로 순차 출력된다.
도 8은 본 발명의 제1 및 제2 제어신호생성부에서 사용되는 구체회로도 및 논리상태도이다. 도 8에 대해서는 당업자라면 개시된 회로도 및 상태도만으로도 분석이 가능하므로 본 발명의 본질을 흐리지 않도록 하기 위하여 별도의 언급은 피하기로 한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기의 구성에 따라 어드레스 억세스 타임이 줄게 되면, tCKmin * CL = tAA(여기서, tAA는 하나의 클럭이 갖는 시간, CAS Latency는 읽기 명령이 들어간 클럭의 시점으로부터 데이터가 나올 때까지의 클럭수를 의미)이므로 동일한 카스 레이턴시에서 더 빠른 속도를 갖는 반도체 기억 장치를 얻을 수 있다. 예를 들어, tAA= 18 ns, CL = 3 인 반도체 기억 장치는 tCKmin = 6 ns, 즉 166MHZ 동작이 가능하나, tAA를 14ns로 줄이면, tCKmin = 4.66ns, 즉 214MHZ 동작이 가능한 반도체 기억 장치를 구현할 수 있다.

Claims (8)

  1. 파이프래치 인 신호와 스타트오드 스타트이븐 데이터 출력 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 제1 제어신호생성수단;
    기수번째 데이터를 출력하기 위한 기수데이터인에이블신호와 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하고, 우수번째 데이터를 출력하기 위한 우수데이터인에이블신호와 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 제2 제어신호생성수단;
    상기 제1 제어신호생성수단으로부터 출력되는 제어신호에 의해 제어되어 입력되는 데이터를 정렬하는 제1 데이터정렬수단;
    상기 제1 데이터정렬부로부터 출력된 데이터를 일시 저장하는 래치수단; 및
    상기 래치부에 저장된 데이터를 2차적으로 정렬하여 출력하는 제2 데이터정렬수단
    을 포함하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 제어신호생성수단은,
    상기 파이프래치 인 신호를 입력받는 인버터;
    상기 인버터의 출력과 스타트오드 스타트이븐 데이터 출력 제어신호를 입력으로 하는 제1 낸드게이트; 및
    상기 인버터의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 제2 낸드게이트
    를 포함하고,
    상기 제1 낸드게이트로부터의 피세소신호와 상기 제2 낸드게이트로부터의 피소세신호를 출력하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제2 제어신호생성수단은,
    기수번째 데이터를 출력하기 위한 기수데이터인에이블신호와 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 기수데이터정렬제어신호생성부; 및
    우수번째 데이터를 출력하기 위한 우수데이터인에이블신호와 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호의 논리결합에 의해 생성된 제어신호를 출력하기 위한 우수데이터정렬제어신호생성부
    를 포함하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 기수데이터정렬제어신호생성부는,
    기수번째 데이터를 출력하기 위한 기수데이터인에이블신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력과 스타트 어드레스에 대응하여 기수번째 데이터를 정렬하기 위한 제어신호를 입력으로 하는 제1 낸드게이트;
    상기 제1 인버터의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력을 반전시키는 제2 인버터;
    상기 제1 낸드게이트의 출력을 반전시키는 제3 인버터;
    클럭펄스의 라이징 엣지에 동기되어 출력되는 라이징엣지동기신호와 상기 제2 인버터의 출력을 입력으로 하는 제3 낸드게이트; 및
    상기 라이징엣지동기신호와 상기 제3 인버터의 출력을 입력으로 하는 제4 낸드게이트
    를 포함하고,
    상기 제3 낸드게이트로부터 선 기수 데이터 출력 제어 신호를, 상기 제4 낸드게이트로부터 후 기수 데이터 출력 제어 신호를 각기 출력하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  5. 제3항에 있어서, 상기 우수데이터정렬제어신호생성부는,
    우수번째 데이터를 출력하기 위한 우수데이터인에이블신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력과 스타트 어드레스에 대응하여 우수번째 데이터를 정렬하기 위한 제어신호를 입력으로 하는 제1 낸드게이트;
    상기 제1 인버터의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력을 반전시키는 제2 인버터;
    상기 제1 낸드게이트의 출력을 반전시키는 제3 인버터;
    클럭펄스의 폴링 엣지에 동기되어 출력되는 폴링엣지동기신호와 상기 제2 인버터의 출력을 입력으로 하는 제3 낸드게이트; 및
    상기 폴링엣지동기신호와 상기 제3 인버터의 출력을 입력으로 하는 제4 낸드게이트
    를 포함하고,
    상기 제3 낸드게이트로부터 선 우수 데이터 출력 제어 신호를, 상기 제4 낸드게이트로부터 후 우수 데이터 출력 제어 신호를 각기 출력하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 데이터정렬수단은,
    상기 피소세신호에 제어받아 제1 멀티플렉서 우수 데이터 출력라인에 실린 데이터를 출력하기 위한 제1 전달게이트;
    상기 피세소신호에 제어받아 제1 멀티플렉서 기수 데이터 출력라인에 실린 데이터를 출력하기 위한 제2 전달게이트;
    상기 피소세신호에 제어받아 제2 멀티플렉서 우수 데이터 출력라인에 실린 데이터를 출력하기 위한 제3 전달게이트; 및
    상기 피세소신호에 제어받아 제2 멀티플렉서 기수 데이터 출력라인에 실린 데이터를 출력하기 위한 제4 전달게이트
    를 포함하고,
    상기 제1 전달게이트의 출력단은 상기 제2 전달게이트의 출력단에, 상기 제3 전달게이트의 출력단은 상기 제4 전달게이트의 출력단에 각각 접속되는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 래치수단은,
    상기 제1 전달게이트의 출력과 역병렬접속된 복수의 제1 인버터; 및
    상기 제3 전달게이트의 출력과 역병렬접속된 복수의 제2 인버터
    를 포함하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 제2 데이터정렬수단은,
    상기 선 기수 데이터 출력 제어 신호에 제어받아 상기 복수의 제1 인버터로부터 입력되는 데이터를 출력하고, 상기 후 기수 데이터 출력 제어 신호에 제어받아 상기 복수의 제2 인버터로부터 입력되는 데이터를 출력하는 것을 특징으로 하는 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치.
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