JP2001514391A

JP2001514391A - 集積回路テスタ用のプログラム可能なフォーマッタ回路

Info

Publication number: JP2001514391A
Application number: JP2000508018A
Authority: JP
Inventors: アーキン・ブライアン・ジェイ
Original assignee: クリーダンスシステムズコーポレイション
Priority date: 1997-08-29
Filing date: 1998-08-20
Publication date: 2001-09-11
Also published as: EP1018029A4; US5919270A; EP1018029A1; WO1999010754A1; KR100599918B1; KR20010023514A

Abstract

(57)【要約】多チャネル集積回路テスタのチャネル用フォーマッタ回路（１６）は、ドライブ制御回路（７２）と比較回路（７４）とランダムアクセスメモリ（ＲＡＭ）（７０）を有する。ＲＡＭは、入力フォーマット選択デ−タのそれぞれの値を対応するフォーマット制御データに変換して、ドライブ制御回路と比較回路に供給する。ドライブ制御回路（７２）は、テスタチャネルが被測定デバイス（ＤＵＴ）の端子に供給するテスト信号の状態を決定する一組のドライブ制御信号を発生する。比較回路は、前記端子におけるＤＵＴ出力信号が期待される論理状態であるか否かを判断する。ドライブ回路及び比較回路は、ＲＡＭのフォーマット制御データ出力によって制御されるマルチプレクサ（８４，８６）を用いて、いろいろな選択可能なデータ源のうちから選択し、ドライブ制御信号の所望の状態又はＤＵＴ出力信号の期待される状態をレファレンスする。このフォーマッタアーキテクチャは、入力基準データの柔軟な利用を可能とし、実に様々な選択可能なドライブフォーマットと比較フォーマットを提供する。

Description

【発明の詳細な説明】

【０００１】発明の背景発明の技術分野本発明は、一般的には、集積回路（ＩＣ）テスタに関するが、特には、様々な
ドライブ及び比較フォーマットを提供するプログラム可能なフォーマッタを備え
たＩＣテスタに関する。

【０００２】関連技術の説明代表的なパーピン集積回路テスタは、パターン発生器と、被測定集積回路デバ
イス（ＤＵＴ）の各ピンに対して１つずつのチャネルを設けた一組のテスタチャ
ネルを有する。テスタは、テストを、連続する一組のテストサイクルに編成し、
それぞれのテストサイクル中に各チャネルが対応するＤＵＴのピンにおいてテス
ト作業を実施する。例えば、テスタチャネルは、テスト信号入力をＤＵＴ端子に
供給するか、若しくは、該端子においてＤＵＴの出力信号を監視し、更に、ＤＵ
Ｔ出力信号が期待したような挙動をしない場合には、「故障（ＦＡＩＬ）」指示
信号を生成する。

【０００３】テスタは、それぞれのテストサイクル中に、それぞれのテスタチャネルに対し
「フォーマット設定（ｆｏｒｍａｔｓｅｔ）」データ（ＦＳＥＴ）と「時間設定
（ｔｉｍｅｓｅｔ）」データ（ＴＳＥＴ）と基準データ（ＰＧ）を供給するパタ
ーン発生器を有する。ＦＳＥＴデータは、チャネルがテストサイクル中に使用す
べき特定のドライブフォーマット又は比較フォーマットをレファレンスする。「
ドライブフォーマット（ｄｒｉｖｅｆｏｒｍａｔ）」は、チャネルがテストサ
イクル中にその出力テスト信号の状態を制御する特別のやり方である。「比較フ
ォーマット（ｃｏｍｐａｒｅｆｏｒｍａｔ）」は、ＤＵＴ出力信号がテストサ
イクル中に期待されているように挙動しているか否かをチャネルが判断する特別
なやり方である。ＴＳＥＴデータは、例えば、テスト信号状態変化やＤＵＴ出力
信号比較のようなイベントが起こるべきテストサイクル中のある時間を示す。Ｐ
Ｇデータは、テスト信号の所望の状態又はＤＵＴ出力信号の期待される状態を示
すために使用される。

【０００４】代表的なテスタチャネルは、テスト信号状態（ハイ又はロー若しくは３状態（
ｔｒｉｓｔａｔｅ））を示す一組のドライブ制御信号に応じて、ＤＵＴにテスト
信号を発生するためのピンエレクトロニクス回路を有する。ピンエレクトロニク
ス回路は、また、前記端子におけるＤＵＴ出力信号を監視し、そして、ＤＵＴ出
力信号が目下ハイ論理レベルよりも上にあるか否か、若しくは、ロー論理レベル
よりも下にあるか否かを示す比較ハイ信号（ＣＨ）と比較ロー信号（ＣＬ）を生
成する。前記ピンエレクトロニクス回路に加えて、それぞれのテスタチャネルは
、また、一又はそれ以上のタイミング信号発生器とフォーマッタ回路を有する。
それぞれのタイミング信号発生器は、それぞれのテストサイクルの開始時点でパ
ターン発生器からＴＳＥＴデータを受信し、ＴＳＥＴデータによって示されたテ
ストサイクル中のある時点でフォーマッタ回路へのタイミング信号パルス入力を
生成する。フォーマッタ回路は、それぞれのテストサイクルの開始時点でパター
ン発生器からＦＳＥＴデータを受信して、ピンエレクトロニクス回路へのドライ
ブ制御信号入力を発生し、それがＦＳＥＴデータによって示されたドライブフォ
ーマットを実施することを可能にする。フォーマッタは、ＰＧデータを使用して
、ドライブ制御信号の状態を決定し、制御信号に状態変化を生成する時には基準
としてタイミング信号を使用する。フォーマッタ回路は、また、ピンエレクトロ
ニクス回路の比較ハイ出力（ＣＨ）と出力（ＣＬ）をサンプリングして、ＦＳＥ
Ｔデータによってもレファレンスされた比較フォーマットを用いて、テストサイ
クル中に故障信号ＦＡＩＬをアサートすべきか否かを決定する。指定された比較
フォーマットに従って、ＰＧデータはＣＨデータ及びＣＬデータの期待状態をレ
ファレンスすることができる。タイミング信号は、いつフォーマッタがＣＬデー
タとＣＨデータをサンプリングするかを示す。

【０００５】図７に示されているように、代表的な先行技術のフォーマッタは、データＴ１
、Ｔ２、ＰＧ及びＦＳＥＴを受信し、一対のフリップフロップ３Ａと３Ｂのセッ
ト入力とリセット入力に加えられる４つ一組の出力信号を生成する論理回路２を
有する。フリップフロップ３Ａは、Ｄドライブ信号を生成し、そして、フリップ
フロップ３Ｂは、Ｚドライブ信号を生成する。ＦＳＥＴデータは、フォーマッタ
がテストサイクル中に生成できる限られた組数のＤとＺのドライブ信号フォーマ
ットのうちの１つをレファレンスする。特に、ＦＳＥＴデータは、Ｄ信号及びＺ
信号がテストサイクル中に行われるべき状態変化の数（０−２）を示すと共に、
それぞれの状態変化がＴ１若しくはＴ２信号エッジにおいて生じるべきか否かを
示す。ＦＳＥＴデータによってレファレンスされたドライブ信号フォーマットは
、また、Ｄ信号又はＺ信号が変更されるべき状態を示すための基準としてＰＧデ
ータのビットを論理回路２が使用すべきか否かを示す。

【０００６】ＦＳＥＴデータは、それとは別に、比較フォーマットをレファレンスすること
ができる。テスタチャネルが比較作業をすべき時、ＰＧデータはＣＨデータやＣ
Ｌデータの期待される状態を示すことができる。選択された比較フォーマットに
従って、フォーマッタ回路はＴ１タイミング信号又はＴ２タイミング信号のうち
の１つのエッジにおいてＣＨデータとＣＬデータをサンプリングするか、又は、
Ｔ１及びＴ２信号の間のウィンドウ時間の最中にＣＨデータとＣＬデータを監視
する。先行技術のフォーマッタは、ＰＧデ−タとＦＳＥＴデータを処理して、ウ
ィンドウ比較器５とエッジ比較器６の制御作業のための信号を生成する別の論理
回路４を有する。論理回路４からの制御データによって可動にされた場合、ウィ
ンドウ比較器５はＤＵＴからのＣＨデータとＣＬデータを監視し、ＣＨデータ及
び／又はＣＬデータがＴ１タイミング信号とＴ２タイミング信号によって制限さ
れたウィンドウ時間中のいずれかの時に非期待状態を通す時には故障ＦＡＩＬ信
号をアサートし、そして、ＯＲゲート７を介してそれを出力する。エッジ比較器
６が論理回路４からの信号によって可動にされる時には、それはＴ１信号又はＴ
２信号のエッジを受信した場合にＣＨ又はＣＬが非期待状態であればＯＲゲート
７を介して故障ＦＡＩＬ信号をアサートする。

【０００７】フォーマッタに入力されるＦＳＥＴデータが特定のドライブフォーマットか又
は比較フォーマットを選択し、そして、そのＦＳＥＴデータがたった４ビットで
あるので、それは１６個のドライブフォーマットか又は比較フォーマットのうち
の１つしか選択することができない。なぜならば、４ビットワードはたった１６
個の異なる値しかとることができないからである。１６個の異なるフォーマット
の特性は、論理回路２と４の設計によって決定される。したがって、先行技術の
論理デコーダ２と４は、特別に設計されてテスタが行うことを予定しているテス
トの種類にとって必要であるドライブフォーマットと比較フォーマットを提供す
る。したがって、集積回路のためのテストを設計する時には、利用者は限られた
数の有効ドライブフォーマットと有効比較フォーマットを考慮しなければならな
い。利用者は、論理回路２又は４に対して設計されていないドライブフォーマッ
ト又は比較フォーマットを指定することはできない。

【０００８】図７のフォーマッタアーキテクチャは、ドライブフォーマットと比較フォーマ
ットを提供する時にはむしろその入力データの利用に柔軟性がなくなり、したが
って、限られた数のドライブフォーマットと比較フォーマットだけを提供するも
のである。必要なのは、入力データとタイミング信号を利用してドライブフォー
マットと比較フォーマットを生成して、非常に多くの数の有効なドライブフォー
マットと比較フォーマットを提供して、利用者が利用すべきテストフォーマット
を設計するための柔軟性を得られるようなやり方で高度に柔軟性のある集積回路
テスタ用のフォーマッタである。

【０００９】発明の要約本発明の集積回路テスタは、パターン発生器とそれぞれが被測定集積回路デバ
イス（ＤＵＴ）の各ピンに対応している一組のテスタチャネルを有する。前記テ
スタは、テストを一組の連続するテストサイクルに編成するが、各テストサイク
ル中にそれぞれのチャネルは、テスト信号入力をＤＵＴ端子に供給するか、又は
、前記端子においてＤＵＴ出力信号を監視してＤＵＴ出力信号が期待されたよう
な挙動をしない時には故障「ＦＡＩＬ」指示信号を生成する。テスタは、それぞ
れのテストサイクルの開始前に、それぞれのテスタチャネルに対して供給される
「フォーマット設定（ｆｏｒｍａｔｓｅｔ）」データ（ＦＳＥＴ）と「時間設定
（ｔｉｍｅｓｅｔ）」データ（ＴＳＥＴ）と基準データ（ＰＧ）を生成するパタ
ーン発生器を有する。ＦＳＥＴデータは、チャネルが前記サイクル中に使用すべ
き特定のドライブフォーマット又は比較フォーマットをレファレンスする。

【００１０】それぞれのテスタチャネルは、テスト信号状態（ハイ又はロー若しくは３状態
（ｔｒｉｓｔａｔｅ））を示す一組のドライブ制御信号に応じて、ＤＵＴにテス
ト信号を発生するためのピンエレクトロニクス回路を有する。該ピンエレクトロ
ニクス回路は、また、前記端子におけるＤＵＴ出力信号を監視し、そして、ＤＵ
Ｔ出力信号が目下ハイ論理レベルよりも上にあるか否か、若しくは、ロー論理レ
ベルよりも下にあるか否かを示す比較ハイ信号（ＣＨ）と比較ロー信号（ＣＬ）
を生成する。

【００１１】前記ピンエレクトロニクス回路に加えて、それぞれのテスタチャネルは、また
、２つのタイミング信号発生器と本発明に関するフォーマッタ回路を有する。そ
れぞれのタイミング信号発生器は、それぞれのテストサイクルの開始時点でパタ
ーン発生器からＴＳＥＴデータを受信し、ＴＳＥＴデータによって示されたテス
トサイクル中のある時点でタイミング信号パルスを生成する。フォーマッタ回路
は、ドライブ制御回路と比較回路とランダムアクセスメモリ（ＲＡＭ）を有する
。該ＲＡＭはＦＳＥＴデータの各値を対応するフォーマット制御データに変換し
てドライブ制御回路と比較制御回路に供給する。

【００１２】本発明のある局面に関して、ドライブ制御回路は、一組のパルス整形器を有し
、それぞれのパルス整形器が個々のドライブ制御信号を発生する。それぞれのパ
ルス整形器は、それぞれが２つのタイミング信号の個々に対応している２つのマ
ルチプレクサを有している。それぞれのマルチプレクサは、入力として、パター
ン発生器によって生成された基準データビットＰＧと、反転ＰＧビットと、ハー
ドウェアハイ及びロー論理ビットと、もう一方のマルチプレクサの以前の出力に
整合しているビットを受信する。それぞれのマルチプレクサは、ＲＡＭのフォー
マット制御データ出力の個々の部分に応じて選択されたその入力のうちの１つに
よって決定される状態を有する出力信号を生成する。それぞれのパルス整形器は
、また、ドライブ制御信号のうちの１つの状態を設定して、マルチプレクサの対
応するタイミング信号のそれぞれのパルスに応じてそれぞれのマルチプレクサの
出力信号の状態を整合する論理回路を有する。

【００１３】本発明の他の局面に関して、比較回路はハイ期待値選択回路とロー期待値選択
回路を有する。それぞれの期待値選択回路は、それぞれが２つのタイミング信号
のそれぞれに対応している２つのマルチプレクサを有する。それぞれのマルチプ
レクサは、入力として、パターン発生器によって生成された基準データビットＰ
Ｇと、反転ＰＧビットと、ハードウェアハイ及びロー論理ビットと、もう一方の
マルチプレクサの以前の出力に整合しているビットを受信する。それぞれのマル
チプレクサは、フォーマッタＲＡＭのフォーマット制御データ出力の個々の部分
に応じて選択されたその入力のうちの１つによって決定される状態を有する出力
信号を生成する。比較回路は、また、マルチプレクサの対応するタイミング信号
のパルスに応じてそれぞれの期待値回路のマルチプレクサによって生成された出
力信号をサンプリングし、ピンエレクトロニクス回路によって発生された比較ビ
ットに対してサンプリングされた期待信号の比較を行い、その比較結果に応じて
故障（ＦＡＩＬ）信号を発生する故障（ＦＡＩＬ）論理回路を有する。

【００１４】本発明の別の局面に関して、比較回路は、また、２つのマルチプレクサを設け
たウィンドウ期待値回路を有する。それぞれのマルチプレクサは、入力として、
パターン発生器によって生成された基準データビットＰＧと、反転ＰＧビットと
、ハードウェアハイ及びロー論理ビットと、もう一方のマルチプレクサの以前の
出力に整合しているビットを受信する。それぞれのマルチプレクサは、ＲＡＭの
フォーマット制御データ出力の個々の部分に応じて選択されたその入力のうちの
１つによって決定される状態を有する出力ウィンドウ制御信号を生成する。ウィ
ンドウ期待値回路は、また、ウィンドウ制御信号と２つのタイミング信号とピン
エレクトロニクス回路によって生成された比較ハイビットと比較ロービットを受
信するウィンドウ論理回路を有する。ウィンドウ論理回路は、ＣＨ又はＣＬビッ
トが２つのタイミング信号のパルス間のウィンドウ時間中のいずれかの時にハイ
又はローに遷移したかを示す４つの信号を生成する。２つのウィンドウ制御信号
のそれぞれの状態は、どのタイミング信号がタイムウィンドウを解放するのか、
そして、どのタイミング信号がそれを閉鎖するのかを決定する。故障（ＦＡＩＬ
）論理回路は、２つのタイミング信号のパルスに応じて指示信号をサンプリング
し、そして、２又はそれ以上の指示信号がアサートされる場合には、故障（ＦＡ
ＩＬ）信号をアサートする。

【００１５】本発明のフォーマッタ回路は、入力データとタイミング信号を柔軟に使用して
、実に様々なドライブフォーマットと比較フォーマットを提供する。したがって
、被測定デバイスのそれぞれの端子において実に様々なドライブフォーマットと
比較フォーマットのうちのいずれかを行う能力をテスタに付与する集積回路テス
タのフォーマッタ回路を提供することが本発明の目的である。

【００１６】本明細書の結論部分は本発明の主題を特に指摘し且つ明確に権利を主張して
いる。しかし、いわゆる当業者は、同じ参照符号が同じ部材を指し示している添
付の図面を参照して明細書の残りの部分を読むことによって、本発明の機構と操
作方法の双方を、さらにその効果と目的と共に、最もよく理解するだろう。

【００１７】好適な実施の形態の説明図１は、被測定集積回路デバイス（ＤＵＴ）１２の測定を実施するための本発
明に関する集積回路テスタ１０を示している。テスタ１０は、それぞれのチャネ
ルがＤＵＴ１２の各ピン又は各端子に対応するＮ個一組のチャネルＣＨ（１）−
ＣＨ（Ｎ）を有する。テスタ１０は、テストを一組の連続するテストサイクルに
編成し、それぞれのテストサイクル中において、それぞれのチャネルＣＨ（１）
−ＣＨ（Ｎ）は、対応するＤＵＴ端子においてテスト作業を実施する。例えば、
テスタチャネルは、テスト信号入力をＤＵＴ端子に供給するか、又は、該端子に
おいてＤＵＴ出力信号を監視して、ＤＵＴ出力信号が期待されたようには挙動し
ない場合には故障出力ＦＡＩＬ信号を生成する。

【００１８】テスタ１０は、それぞれのテストサイクルに対して、「フォーマット設定（ｆ
ｏｒｍａｔｓｅｔ）」データ（ＦＳＥＴ）と「時間設定（ｔｉｍｅｓｅｔ）」デ
ータ（ＴＳＥＴ）と周期設定（ｐｅｒｉｏｄｓｅｔ）」データ（ＰＳＥＴ）と基
準データ（ＰＧ）を生成するパターン発生器２２を有する。ＦＳＥＴデータは、
チャネルが前記サイクル中に使用すべき特定のドライブフォーマット又は比較フ
ォーマットをレファレンスする。「ドライブフォーマット（ｄｒｉｖｅｆｏｒ
ｍａｔ）」は、チャネルがテストサイクル中にその出力テスト信号の状態を制御
する特別のやり方である。ドライブフォーマットは、テストサイクル中の連続す
るテスト信号の状態を決定するデータをチャネルが取得するやり方も含んでいる
。「比較フォーマット（ｃｏｍｐａｒｅｆｏｒｍａｔ）」は、ＤＵＴ出力信号
がテストサイクル中に期待されているように挙動しているか否かをチャネルが判
断する特別なやり方である。比較フォーマットは、出力信号の期待される状態を
チャネルが判断するやり方とチャネルがその期待される状態に対して出力信号を
比較して故障（ＦＡＩＬ）信号を生成するやり方を含んでいる。ＴＳＥＴデータ
は、例えば、テスト信号状態変化やＤＵＴ出力信号比較のようなイベントが起こ
るテストサイクル中のある時間を示している。ＰＳＥＴデータ値は、テストサイ
クルがどの程度の長さ存続すべきかを示している。

【００１９】ＰＳＥＴデータ値は、それぞれのテストサイクルの開始時に、周期発生器２０
に供給される。周期発生器２０は、基準信号ＢＯＣとデータ値ＣＶＲＮを発生す
ることによって、ＰＳＥＴデータ値に応答する。ＢＯＣ信号は、それぞれのチャ
ネルＣＨ（１）−ＣＨ（Ｎ）に、次のテスト信号が、マスタクロック信号ＭＣＬ
Ｋの次のパルスに続いて始まることを知らせる。ＣＶＲＮデータは、該次のＭＣ
ＬＫ信号の後でどのくらい経ってから次のテストサイクルが実際に始まるかを示
している。

【００２０】それぞれのテスタチャネルＣＨ（１）−ＣＨ（Ｎ）は、一組のドライブ制御信
号（Ｄ、Ｚ、ＶＨ）に応じて、ＤＵＴにテスト信号を発生するためのピンエレク
トロニクス回路１４を有する。Ｄ制御信号は、ピンエレクトロニクス回路１４に
、その出力テスト信号を高論理レベルにドライブすべきか、又は、低論理レベル
にドライブすべきかを知らせる。ＶＨ制御信号は、ピンエレクトロニクス回路に
、その出力信号を二次的な電圧にドライブすべきか否かを知らせる。Ｚ制御信号
は、ピンエレクトロニクス回路に、いつその出力テスト信号を三状態（ｔｒｉｓ
ｔａｔｅ）にするのかを知らせる。各テストサイクル中において、ピンエレクト
ロニクス回路１４は、また、ＤＵＴ端子で（もしあれば）ＤＵＴ出力信号を監視
し、ＤＵＴ出力信号が目下ハイ論理レベルよりも上にあるか否か、又は、ロー論
理レベルよりも下にあるのか否かを示す比較ハイ信号と比較ロー信号（ＣＨとＣ
Ｌ）を生成する。

【００２１】ピンエレクトロニクス回路１４に加えて、それぞれのチャネルＣＨ（１）−Ｃ
Ｈ（Ｎ）は、フォーマッタ回路１６と２つのタイミング信号発生器１８と１９を
有する。それぞれのタイミング信号発生器１８又は１９は、それぞれのテストサ
イクルの開始時にパターン発生器２２からＴＳＥＴデータを、そして、周期発生
器２０からＢＯＣ信号とＣＶＲＮ信号を受信して、前記ＴＳＥＴデータによって
示されたテストサイクルの開始に続いてある遅延を伴ってそれぞれのテストサイ
クル中に一度出力タイミング信号Ｔ１又はＴ２をパルス化する。

【００２２】フォーマッタ回路１６は、ＦＳＥＴデータをパターン発生器２０から受信して
、ドライブ制御信号Ｄ、Ｚ、ＶＨをピンエレクトロニクス回路１４に送り、それ
がＦＳＥＴデータによって示されたドライブフォーマットを実施するようにする
。ある種のドライブフォーマットにおいては、ＰＧデータは、フォーマッタがド
ライブ制御信号を設定すべき状態を示している。タイミング信号Ｔ１とＴ２は、
フォーマッタ回路１６にいつドライブ制御信号Ｄ、Ｚ、ＶＨの状態を調整するの
かを知らせる。ＦＳＥＴデータが比較フォーマットをレファレンスした時、フォ
ーマッタ回路１６は、Ｔ１及び／又はＴ２タイミング信号によって示される時点
でピンエレクトロニクス回路の比較ハイ出力ＣＨと出力ＣＬをサンプリングして
、該サンプルからテストサイクル中に故障（ＦＡＩＬ）信号をアサートすべきか
否かを決定する。ある種の比較フォーマットにおいて、ＰＧデータは、ＣＨデー
タとＣＬデータの期待される状態をレファレンスする。テスト中、パターン発生
器２２は、また、フォーマッタ１６によって生成された故障（ＦＡＩＬ）データ
を受信して、格納して処理する。

【００２３】実施されるべきテストを規定するために、入力プログラミングデータが従来式
のホストコンピュータ２４にイーサネット（ＥＴＨＥＲＮＥＴ）バス２６を介し
て供給される。ホストコンピュータ２４は、前記プログラミングデータを、従来
式のコンピュータバス２８を介して、フォーマッタ１６やパターン発生器２２や
周期発生器２０やタイミング発生器１８と１９やピンエレクトロニクス回路１４
内の各種の制御レジスタやメモリに配送する。パターン発生器２２に供給された
プログラミングデータは、各テストサイクルに対してそのデータＰＳＥＴ、ＴＳ
ＥＴ、ＦＳＥＴ、ＰＧの出力パターンをどのように生成するのかをパターン発生
器に知らせる。パターン発生器２２に供給されたプログラミングデータは、サイ
クル周期の長さをＰＳＥＴのそれぞれの可能な値に関連付ける。タイミング発生
器１８と１９に供給されたプログラミングデータは、Ｔ１及びＴ２タイミング信
号パルスの遅延をＴＳＥＴのそれぞれの可能な値に関連付ける。ピンエレクトロ
ニクス回路１４に供給されたプログラミングデータは、ハイ及びローテスト信号
電圧と出力信号の比較論理レベルを含むＤＵＴ１２の各種パラメータを示してい
る。それぞれのチャネルのフォーマッタ回路１６に供給されたプログラミングデ
ータは、特定のドライブフォーマットと制御フォーマットをそれぞれ可能なＦＳ
ＥＴデータの値に関連付ける。

【００２４】周期発生器図２は、図１の周期発生器エッジ発生器２０をより詳細なブロック図で図示し
たものである。テストサイクルは、マスタクロックサイクルＭＣＬＫに整数と小
数をかけたものに亘っている。図２に関連して、周期発生器２０は、ＲＡＭ３０
とカウンタ３２とアキュムレータ３４を有する。図１のパターン発生器２２から
のＰＳＥＴデータによってアドレスされたＲＡＭ３０は、それぞれのアドレスに
図１のホスト２４からのプログラミングデータを記憶する。該プログラミングデ
ータは、ＰＳＥＴのそれぞれの値を周期の長さに関連付けし、ＭＣＬＫ周期の整
数部分と小数部分に換算したテストサイクルの持続期間を示す整数値（ＷＨＯＬ
Ｅ）と小数値（ＦＲＡＣＴＩＯＮ）を含んでいる。それぞれのＢＯＣ信号パルス
の立ち下がり縁で、整数値データＷＨＯＬＥはカウンタ３２にロードされ、小数
値データＦＲＡＣＴＩＯＮはアキュムレータ３４によって累積される。そして、
カウンタ３２は、ＭＣＬＫ信号パルスをカウントし始める。そのカウントが整数
値ＷＨＯＬＥに達した時には、カウンタ３２は次のＢＯＣパルスを発生する。Ｂ
ＯＣパルスの立ち上がり縁は、図１のパターン発生器２２に対して、新たなＰＳ
ＥＴ値を生成するように知らせて、それによって、ＲＡＭ３０が次のテストサイ
クルのためのＷＨＯＬＥ／ＦＲＡＣＴＩＯＮデータ対を生成するようにする。前
記ＢＯＣ信号によってクロックされたアキュムレータ３４は、連続的に小数値Ｆ
ＲＡＣＴＩＯＮデータを累積してＣＶＲＮデータを生成する。アキュムレータ３
４は、累積されたＣＶＲＮデータが１ＭＣＬＫサイクルを越える周期を示した時
にはオーバーフローし、そして、カウンタ３２の＋１入力にオーバーフロー信号
ＯＦを提供する。次いで、カウンタ３２が整数値ＷＨＯＬＥをロードした時には
、そのカウント限界をＷＨＯＬＥ＋１に設定する。したがって、カウンタ３２の
ＢＯＣ出力は、次のテストサイクルの開始前の最後のＭＣＬＫパルスを示してい
る。ＣＶＲＮデータは、次のテストサイクルが実際に始まる前記ＭＣＬＫパルス
に引き続く１ＭＣＬＫサイクルの小数部分を示している。

【００２５】図２に詳記されている図１のタイミング信号発生器１８は、図１のパターン発
生器２２からのＴＳＥＴデータによって示されたある遅延を伴って、それぞれの
テストサイクルの開始後に一度タイミング信号Ｔ１をパルス化する。周期発生器
２０からのＢＯＣとＣＶＲＮデータは、テストサイクルの開始を示す。タイミン
グ発生器１８は、図１のパターン発生器２２からのＴＳＥＴデータによってアド
レスされるＲＡＭ３６を有する。ＲＡＭ３６は、ＴＳＥＴの各値を遅延時間に関
連付けしたそれぞれのアドレスに図１のホスト２４からのプログラミングデータ
を記憶する。ＢＯＣ信号は、ＭＣＬＫ信号によってクロックされたカウンタ６０
をロード可能にする。ロード可能の時は、カウンタ６０はＲＡＭ３６のデータ出
力の一部（ＥＴＣＡ）をロードする。その後、カウンタ６０はＥＴＣＡデータに
よって示されたカウント限界までカウントして、その後、出力信号Ｔ１’を生成
する。プログラム可能な遅延回路６２は入力データＤＥＬＡＹによって決められ
る遅延を伴ってＴ１’信号を遅延する。一対の加算器６４と６６は、アキュムレ
ータ３４のＣＶＲＮ出力とレジスタ５２に格納された補正データ値ＣＡＬをＲＡ
Ｍ３６のデータ出力の他の部分（ＥＴＣＢ）に加えて、遅延ＤＥＬＡＹデータ値
を生成する。ホストコンピュータ２４は、テスト前にレジスタ６８内に補正デー
タＣＡＬを格納しておく。ＣＡＬデータ値は、それぞれのチャネルに対して個別
に調節され、ＭＣＬＫの状態変化とＤＵＴ端子に到達したテスト信号の結果とし
て起こる状態変化の間のチャネル対チャネルの遅延差を校正する。

【００２６】タイミング信号発生器は、それぞれのテストサイクル中にＴ１信号パルスを生
成する。選択されたＢＯＣ信号は、次のテストサイクルが次のＭＣＬＫパルスの
後のある時点で始まることを示す。ＣＲＶＮデータは、次のテストサイクルが実
際に始まるにはそのＭＣＬＫパルスの後どれだけかかるかを示している。ＥＴＣ
Ａ値は、次のテストサイクルの開始に引き続いてＴ１’パルスが発生する前にカ
ウンタ６０が待機すべきＭＣＬＫサイクルの数を示している。ＥＴＣＢデータは
、Ｔ１信号パルスを生成するために、遅延回路６２がＴ１’信号を遅延すべき時
間を示している。遅延回路６２の調節可能な遅延は、ＭＣＬＫの周期の０−１の
範囲内である。タイミング信号発生器１９は、図２のタイミング発生器１８と構
造上同じである。

【００２７】フォーマッタ図３は、本発明に関する図１のフォーマッタ１６を詳細なブロック図形式で図
示したものである。図３に関連して、フォーマッタ１６は、各テストサイクルの
間にパターン発生器２２から４ビットのＦＳＥＴデータ値を受信する。ＦＳＥＴ
データは、テストサイクル中にＤＵＴ端子においてテスタチャネルによって実行
されるべき特定のテストフォーマットを示す。４ビットのＦＳＥＴデータ値は、
その１つ１つがそれぞれのＦＳＥＴデータの値に対応している１６個の記憶位置
を有するＲＡＭ７０をアドレスする。テスト開始前に、図１のホストコンピュー
タ２４は、コンピュータバス２８を介して、ＲＡＭ７０のそれぞれの記憶位置に
フォーマット制御データ（ＦＯＲＭＡＴ）を記憶する。それぞれのチャネルは多
くの異なる種類のテストフォーマットを実行できるけれども、フォーマッタ１６
に供給されたＦＳＥＴデータ値はたった４ビットであり、１６の異なる値のみを
とる。したがって、ＦＳＥＴデータ値はフォーマッタが生成することのできる多
くの異なるテストフォーマットのうちからたった１６個のみを表しているにすぎ
ない。それぞれのテスタチャネルのフォーマッタ１６のＲＡＭ７０の１６個の記
憶位置に記憶されたデータは、テスト中においてチャネルが実行できるであろう
多くの可能なテストフォーマットのうちからどの１６個かを決定する。チャネル
はテスト中に１６個のドライブ又は比較フォーマットのうちから１つだけを実施
するものであるかもしれないが、このことはテスタ能力の重大な限界ではない。
なぜならば、テストは通常いずれか１つのＤＵＴターミナルにおいては１６以下
の異なるドライブ及び比較フーマットを必要としているからである。更に、それ
ぞれのテスタチャネルのフォーマッタ１６のＲＡＭ７０が図１のホスト２４から
異なるプログラミングデータを受信することができるので、テスタチャネルは、
必ずしも同じ１６個のテストフォーマットのためにプログラムされるべきではな
い。

【００２８】テスト中に到来したＦＳＥＴデータ値がＲＡＭ７０をアドレスする時は、ＲＡ
Ｍ７０はアドレスされたＦＯＲＭＡＴデータの一部をドライブ論理回路７２に読
み出し、そして、アドレスされたＦＯＲＭＡＴデータの他の部分を比較論理回路
７４に読み出す。ドライブ論理回路７２は、また、図１のタイミング発生器１８
と１９からＴ１及びＴ２タイミング信号を受信すると共に、パターン発生器２２
から基準データビットＰＧを受信する。Ｄ、Ｚ、ＶＨ出力信号の状態変化の特定
のシーケンスがＦＯＲＭＡＴデータによって制御され、これらの状態変化のタイ
ミングがＴ１及びＴ２タイミング信号によって制御されながら、ドライブ論理回
路７２は、出力信号Ｄ、Ｚ、ＶＨをピンエレクトロニクス回路１４に供給する。
ある種のドライブフォーマットにおいては、パターン発生器２からの基準データ
ＰＧは、Ｄ、Ｚ及び／又はＶＨ信号がドライブされるべき状態を示している。他
のドライブフォーマットにおいては、Ｄ、Ｚ及び／又はＶＨ信号の新たな状態は
そのフォーマット自体によって特定され、ＰＧデータからは独立している。

【００２９】比較論理回路７４は、また、Ｔ１及びＴ２タイミング信号と基準データＰＧと
、同様に、図１のピンエレクトロニクス回路１４の比較ハイ（ＣＨ）及び比較ロ
ー（ＣＬ）出力信号を受信する。比較論理回路７４はＣＨ及び／又はＣＬ信号を
期待された状態と比較して、ＣＨ及びＣＬ信号の状態がテストサイクル中におい
て期待されたものでない場合には、故障信号ＦＡＩＬをアサートする。ＦＯＲＭ
ＡＴデータは、比較論理回路７４が比較を実行してＴ１及びＴ２信号が比較のタ
イミングを制御するために用いられる方法（フォーマット）を制御する。ある種
の比較フォーマットの場合、２ビットの基準データＰＧは、期待される状態のＣ
Ｈ及びＣＬ信号状態を示す。他のフォーマットにおいては、期待される状態は、
フォーマット自体によって特定され、そして、ＰＧデータとは無関係である。

【００３０】ドライブ論理図４は、図３のドライブ論理回路７２をより詳細なブロック図形式で図示した
ものである。ドライブ論理回路７２は、それぞれが図１のピンエレクトロニクス
回路１４に供給されるドライブ信号Ｄ、Ｚ、ＶＨを発生する３個一組の同じパル
ス整形器８０−８２を有する。パルス整形器８０は、セット入力とリセット入力
（Ｓ、Ｒ）を有し、Ｄドライブ信号を生成するフリップフロップ７６を有する。
パルス整形器８０は、また、それぞれが図３のＲＡＭ７０からのＦＯＲＭＡＴデ
ータの個々の部分によって制御される一対のマルチプレクサ８４と８６を有して
いる。マルチプレクサ８４は、７つの入力信号データから選択して、フリップフ
ロップ７６のＳ入力とＲ入力を制御する論理回路８８に入力信号Ａを提供する。
これら７つのデータ信号には、図１のパターン発生器２２からの２つのＰＧビッ
ト（ＰＧ１とＰＧ２）と、ハードウェアハイ及びロー論理レベル（「０」及び「
１」）とＴ２によってクロックされたラッチ９６によって一テストサイクル遅延
されたマルチプレクサ８６のＢ出力信号が含まれる。マルチプレクサ８４は、ま
た、インバータ９０によって反転されたＰＧ１ビットとＰＧ２ビットも受信する
。マルチプレクサ８６は、また、７つの入力データ信号から選択して、入力信号
Ｂを論理回路８８に提供するが、該データ信号には、反転及び非反転ＰＧビット
（ＰＧ１とＰＧ２）と、ハードウェアハイ及びロー論理レベルとＴ１によってク
ロックされたラッチ９４によって一テストサイクル遅延されたマルチプレクサ８
４のＡ出力信号を含む。

【００３１】論理回路８８は、一組の４つのＡＮＤゲート８８Ａ−８８ＤとへのＯＲゲート
８８Ｅ、８８Ｆを有する。ＡＮＤゲート８８ＡはＴ１信号とマルチプレクサ８４
のＡ出力を受信してＯＲゲート８８Ｅの入力をドライブする。ＡＮＤゲート８８
ＢはＴ２信号とマルチプレクサ８６のＢ出力を受信してＯＲゲート８８Ｅの他の
入力をドライブする。ＯＲゲート８８Ｅは、フリップフロップ７６のセット入力
Ｓをドライブする。ＡＮＤゲート８８ＤはＴ１信号とマルチプレクサ８４の（反
転された）Ａ出力を受信してＯＲゲート８８Ｆの入力をドライブする。ＡＮＤゲ
ート８８ＣはＴ１タイミング信号とマルチプレクサ８６の（反転された）Ｂ出力
を受信してＯＲゲート８８Ｅの入力をドライブする。ＯＲゲート８８Ｆは、フリ
ップフロップ７６のリセット入力Ｓをドライブする。

【００３２】Ｔ１信号が入力信号Ａを論理回路８８に対して可能にして、そして、Ｔ１がア
サートされた場合、前記信号Ａの状態によって、それがフリップフロップ７６を
セットするかリセットするかのいずれかをするようにする。同様に、論理回路８
８へ入力されるＴ２タイミング信号が信号Ｂを可能にして、それがフリップフロ
ップ７６をセットするかリセットするかのいずれかをするようにする。したがっ
て、Ｔ１とＴ２タイミング信号は、ピンエレクトロニクス回路に供給されるドラ
イブ信号Ｄのエッジのタイミングを制御するが、一方、ＦＯＲＭＡＴデータ値は
データ源を選択してドライブ信号が変化する状態を制御する。ドライブ信号Ｚと
ＶＨを生成するパルス整形器８１と８２は、回路８０と同じである。したがって
、図４から明らかなように、ドライブ論理回路７２に入力されるＦＯＲＭＡＴデ
ータは、７つの入力源のうちの１つを選択し、それぞれの出力信号Ｄ、ＶＨ、Ｚ
における制御状態変動を制御し、そして、これらの状態変動のタイミングをとる
ための基準としてＴ１及び／又はＴ２信号を選択する。

【００３３】比較論理図５は、図３の比較論理回路７４をより詳細なブロック図形式で図示したもの
である。比較論理回路７４は、一組の「期待値データ選択」回路９２−９５を有
する。ハイ期待値データ選択回路９２は、それぞれのテストサイクルの間に２つ
の出力信号ＨＥ１とＨＥ２を生成する。ＨＥ１信号は、ＤＵＴ出力がＴ１タイミ
ング信号の立ち上がり縁に対して論理的にハイになるものと期待される場合にア
サートされる。Ｔ１信号はＨＥ１信号と図１の前記ピンエレクトロニクス回路か
らの比較ハイ信号ＣＨをクロックしてラッチ９６を介して故障（ＦＡＩＬ）論理
回路９８に送られる。ＤＵＴが適切に作動している場合であって、ＤＵＴ出力信
号がＴ１信号のエッジに対して論理的に「１」であることが期待される時には、
ＣＨとＨＥ１の双方がハイとなる。ＨＥ１がハイの時に故障（ＦＡＩＬ）論理回
路９８へのＣＨ入力がローである場合には、ＤＵＴ出力は誤りであり、故障（Ｆ
ＡＩＬ）論理回路９８が故障信号ＦＡＩＬをアサートする。ＤＵＴ出力がＴ２タ
イミング信号の立ち上がり縁に対して論理的にハイであることが期待される時に
は、ＨＥ２信号はテストサイクル中にアサートされる。Ｔ２信号は、ＨＥ２信号
とＣＨ信号をクロックしてラッチ１００を介して故障（ＦＡＩＬ）論理回路９８
に送られる。故障（ＦＡＩＬ）論理回路は、ＣＨがハイにならないことによって
ＨＥ２がハイになった時にはいつでも故障（ＦＡＩＬ）信号をアサートする。

【００３４】ハイ期待値データ選択回路９２は、ＨＥ１とＨＥ２信号を生成する一対のマル
チプレクサ１０２と１０４を有しており、それぞれのマルチプレクサは図３のフ
ォーマッタのＲＡＭ７０からのＦＯＲＭＡＴデータの別々の部分によって制御さ
れる。マルチプレクサ１０２は、非反転及び反転ビットＰＧ１とＰＧ２とハード
ウェア論理０ビットと１ビットとラッチ１０６によって一テストサイクル遅延さ
れたマルチプレクサ１０４のＨＥ２信号出力を含む７つの入力のうちの１つを選
択することによって、ＨＥ１信号を生成する。マルチプレクサ１０４は、また、
非反転及び反転ビットＰＧ１とＰＧ２とハードウェア論理０ビットと１ビットと
ラッチ１０８によって一テストサイクル遅延されたマルチプレクサ１０２のＨＥ
１信号出力を含む７つの入力のうちの１つを選択することによって、ＨＥ２信号
を生成する。したがって、ＦＯＲＭＡＴデータは、ピンエレクトロニクス回路の
比較ハイ出力ＣＨの期待状態を示すデータ源を選択し、そして、Ｔ１又はＴ２タ
イミング信号エッジに対して期待される出力がサンプリングされるべきか否かを
決定する。

【００３５】ロー期待値データ選択回路９３と強制パス／故障（ｆｏｒｃｅｐａｓｓ／ｆ
ａｉｌ）期待値データ選択回路９４とウィンドウ選択期待値データ選択回路９５
は、ハイ期待データ選択回路９２と同様であるが、ＦＯＲＭＡＴデータの別々の
部分によって制御される。ロー期待値回路は、ロー期待信号ＬＥ１又はＬＥ２を
アサートして、Ｔ１又はＴ２タイミング信号のいずれかのエッジに対していつＤ
ＵＴ出力信号が論理的にローとされるべきであるかを示す。ピンエレクトロニク
ス回路からの比較ローデータＣＬと共に、これらの信号は、また、故障（ＦＡＩ
Ｌ）論理回路９８の入力に対してラッチ９６と１００によってラッチされる。故
障（ＦＡＩＬ）論理回路は、ＬＥ１かＬＥ２のいずれかがハイであるがその対応
するＣＬ入力がローである時に故障（ＦＡＩＬ）信号をアサートする。強制パス
／故障回路９４は、Ｆ１又はＦ２信号をアサートして、ＣＨ又はＣＬの状態にか
かわらず、故障（ＦＡＩＬ）論理回路が強制的にＴ１又はＴ２タイミング信号の
エッジに対して故障（ＦＡＩＬ）信号をアサート若しくはデアサートするように
する。Ｆ１及びＦ２信号は、また、それぞれラッチ９６と１００を通過して強制
論理回路の入力にまで至る。

【００３６】「ウィンドウ期待モード」の操作において、ＤＵＴは、いずれか２つのＴ１と
Ｔ２のタイミングエッジの間のウィンドウ時間の最中にコンスタントハイ又はコ
ンスタントロー若しくは三状態の出力信号を生成することが期待されるが、タイ
ムウィンドウ中には不正確な状態への「突然の障害（ｇｌｉｔｃｈ）」を期待し
ない。ハイ期待値（ｈｉ＿ｅｘｐｅｃｔ）回路９２と同様であるウィンドウ期待
値データ選択回路９５Ａは、ウィンドウがＴ１又はＴ２時に解放されるべきか否
かを示す出力信号ＷＯＴ１とＷＯＴ２を生成する。同じウィンドウ期待値データ
選択回路９５Ｂは、ウィンドウがＴ１又はＴ２時に閉鎖されるべきか否かを示す
出力信号ＷＣＴ１又はＷＣＴ２を生成する。ウィンドウ論理回路１１６は、Ｔ１
、Ｔ２、ＣＨ、ＣＬ、Ｗ１、Ｗ２の各信号を受信して、ラッチ９６と１００を通
過して故障（ＦＡＩＬ）論理回路９８にまで至る４つ一組の出力指示信号を生成
する。ＣＨ＿Ｈ信号は、ウィンドウ時間中のある時点においてＣＨ信号がハイに
なったか否かを示し、ＣＨ＿Ｌ信号はウィンドウ時間中のある時点においてＣＨ
信号がローに移行したか否かを示す。ＣＬ＿Ｈ信号は、ウィンドウ時間中のある
時点においてＣＬ信号がハイになったか否かを示し、ＣＨ＿Ｌ信号はウィンドウ
中のある時点においてＣＨ信号がローに移行したか否かを示す。ラッチ９６と１
００は、Ｔ１とＴ２のエッジに対して、故障（ＦＡＩＬ）論理回路９８にこれら
の信号を供給する。故障（ＦＡＩＬ）論理回路９８は、故障（ＦＡＩＬ）信号を
アサートして、ＣＨ＿ＨとＣＨ＿Ｌが共に真である時か、又は、ＣＬ＿ＨとＣＬ
＿Ｌが共に真である時に、ＤＵＴ出力信号が期待されていない状態に移行したこ
とを示す。

【００３７】ウィンドウ回路１１６は、一組のＡＮＤゲート１１６Ａ−１１６Ｈと、一組の
フリップフロップ１１６Ｊ−１１６Ｎと、一組のＯＲゲート１１６Ｑ−１１６Ｒ
を有する。Ｔ１信号とＷＯＴ１信号を受信したＡＮＤゲート１１６Ａと、Ｔ２信
号とＷＯＴ２信号を受信したＡＮＤゲート１１６Ｂは、ＯＲゲート１１６Ｑの入
力をドライブしてフリップフロップ１１６Ｊのセット入力を制御する。Ｔ１信号
とＷＣＴ１信号を受信したＡＮＤゲート１１６Ｃと、Ｔ２信号とＷＣＴ２信号を
受信したＡＮＤゲート１１６Ｂは、ＯＲゲート１１６Ｒの入力をドライブしてフ
リップフロップ１１６Ｊのリセット入力を制御する。フリップフロップ１１６Ｊ
は、ウィンドウ時間が解放される時にセットされ、ウィンドウが閉鎖される時に
リセットされる。ＯＲゲート１１６Ｒの出力は、フリップフロップ１１６Ｋ−１
１６Ｎの全てをリセットする。フリップフロップ１１６Ｊの出力と反転した比較
ハイ信号ＣＨを受信したＡＮＤゲート１１６Ｅは、ＣＨ＿Ｌ信号を生成するフリ
ップフロップ１１６Ｋのセット入力をドライブする。フリップフロップ１１６Ｊ
の出力比較ハイ信号ＣＨを受信したＡＮＤゲート１１６Ｆは、ＣＨ＿Ｈ信号を生
成するフリップフロップ１１６Ｌのセット入力をドライブする。フリップフロッ
プ１１６Ｊの出力と反転した比較ロー信号ＣＬを受信したＡＮＤゲート１１６Ｇ
は、ＣＬ＿Ｌ信号を生成するフリップフロップ１１６Ｍのセット入力をドライブ
する。フリップフロップ１１６Ｊの出力と比較ロー信号ＣＬを受信したＡＮＤゲ
ート１１６Ｈは、ＣＬ＿Ｈ信号を生成するフリップフロップ１１６Ｌのセット入
力をドライブする。

【００３８】図３乃至図５から推論できるように、フォーマッタ１６は膨大な範囲のドライ
ブフォーマット又は比較フォーマットのうちのいずれかを生成することができる
。図４のドライブ回路７２のパルス整形器８０に入力されるフォーマット（ＦＯ
ＲＭＡＴ）データは、４９の異なるＤ信号ドライブフォーマットのうちのいずれ
かを選択することができるが、Ｄ信号ドライブフォーマットのそれぞれは、７つ
のデータ源のうちの選択された１つに関して、Ｄ信号を、Ｔ１及び／又はＴ２信
号のいずれかに対して立ち上がるか又は立ち下がるかのようにする。同様に、ド
ライブ回路７２のパルス整形器８１と８２に入力されるフォーマット（ＦＯＲＭ
ＡＴ）データも、４９までのＺ信号ドライブフォーマットと４９までのＶＨドラ
イブ信号フォーマットを提供できる。したがって、ドライブ回路７２に入力され
るフォーマット（ＦＯＲＭＡＴ）データは、全ドライブフォーマットを選択して
、Ｄ、Ｚ、ＶＨドライブフォーマットの４９³の異なる組み合わせのうちからいずれか１つを提供することができる。図５の比較回路７４は、それぞれが４９個
の異なる比較フォーマットを提供する４つのデータセクション回路９２−９５を
提供するので、比較回路７４は４９⁴個の選択可能な比較フォーマットを提供する。図３の４ビットのＦＳＥＴアドレスＲＡＭ７０は１６のドライブ及び比較フ
ォーマットのうちの１つだけをレファレンスするけれども、ＲＡＭ７０に適切な
ＦＳＥＴ対ＦＯＲＭＡＴ翻訳データをロードすることによって、利用者は、非常
に広範囲の入手可能なフォーマットの中からそれぞれのテスタチャネルに対して
１６個のフォーマットを個別に選択することができる。

【００３９】パターン発生器図６は、図１のパターン発生器２２をより詳細なブロック図形式で図示したも
のである。パターン発生器２２は、それぞれの主テストサイクルの開始において
ＢＯＣ信号によってクロックされるカウンタ１２０を有する。テスト開始以来生
じた主テストサイクルの数を示しているカウンタ１２０の出力カウントは、ラン
ダムアクセスパターンメモリ１２２とランダムアクセス収集メモリ１２４をアド
レスする。パターンメモリ１２２は、それぞれがコンピュータバス２８と従来の
バスインタフェース回路１２６を経由して図１のホストコンピュータ２４からの
ＰＳＥＴ、ＴＳＥＴ、ＦＳＥＴ、ＰＧの各パターンデータによって予めロードさ
れている、各主テストサイクル用のアドレス可能な記憶位置を有する。ホストは
、また、テスト開始前に、バスインタフェース１２６を介して、カウンタ１２０
にカウント限界値を供給する。ホストコンピュータ２４は、バスインタフェース
１２６を介して、カウンタ１２０のリセット入力に開始信号ＳＴＡＲＴを送るこ
とによってテストを開始する。ＳＴＡＲＴ信号は、カウント限界ＣＯＵＮＴにカ
ウンタ１２０をリセットしてテストを開始する。カウンタ１２０はそのＡＤＤＲ
を０にリセットして、その後その出力カウントＡＤＤＲをＢＯＣ信号の各パルス
に対してインクリメントし始める。したがって、それぞれの主テストサイクルの
開始前に、ＢＯＣ信号によって指示されるように、カウンタ１２０はアドレス入
力ＡＤＤＲをパターンメモリ１２２にインクリメントして、テストサイクルに対
して適切な出力データパターンを生成する。テストの最後において、カウンタ１
２０はそのカウント制限をオーバーフローにして、バスインタフェース１２６と
バス１２８を介して、最終信号ＥＮＤをホストコンピュータに転送する。

【００４０】テスト中、ＯＲゲート１２８は全てのチャネルによって生成される故障（ＦＡ
ＩＬ）信号を論理和演算をして、データ入力として収集メモリ１２４に供給され
る単独のＦＡＩＬビットを生成する。それぞれのテストサイクルの開始時点でＢ
ＯＣによってライトイネーブルにされ、カウンタ１２０のＡＤＤＲ出力によって
アドレスされる収集メモリ１２４は、現状のアドレスに故障（ＦＡＩＬ）ビット
を記憶する。テストの終わりにおいて、ホストコンピュータは、バス２８とイン
タフェース回路１２６を介して、収集メモリ１２４から故障（ＦＡＩＬ）データ
を読んでテスト結果を得ることができる。

【００４１】上記の明細書は本発明の好適な実施の形態を説明してきたが、いわゆる当業者
は本発明から逸脱することなくその広範な諸相において前記好適な実施の形態に
対して多くの改作をすることができる。したがって、添付の特許請求の範囲は、
本発明の真の範囲内及び本発明の精神の範囲内にある全ての改作を保護すること
を意図している。

【図面の簡単な説明】

【図１】本発明の集積回路テスタを図示している。

【図２】図１の周期発生器と１つのタイミング発生器をより詳細なブロック図形式で図
示している。

【図３】図１の代表的なフォーマッタをより詳細なブロック図形式で図示している。

【図４】図３のドライブ論理回路をより詳細なブロック図形式で図示している。

【図５】図３の比較論理回路をより詳細なブロック図形式で図示している。

【図６】図１のパターン発生器をより詳細なブロック図形式で図示している。

【図７】従来のフォーマッタ回路を示している。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年２月２９日（２０００．２．２９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims

【特許請求の範囲】

【請求項１】被測定集積回路デバイス（ＤＵＴ）に対してテストを実施す
るタイプの集積回路テスタ用のフォーマッタであって、前記テスタが連続するテ
ストサイクル中に前記ＤＵＴにテスト信号を送るピンエレクトロニクス回路を有
し、前記フォーマッタが、それぞれのテストサイクルの開始前に、入力タイミン
グ信号とフォーマット選択データと基準データを受信して、それらに応答して、
ピンエレクトロニクス回路がテストサイクル中にどのようにテスト信号を制御す
べきかを示す状態を有する一組のドライブ信号を発生し、前記フォーマッタが、
多重のアドレスにアドレス可能なフォーマット制御データを記憶するためのラ
ンダムアクセスメモリであって、それぞれのテストサイクルの開始前に前記入力
フォーマット選択データによってアドレスされ、それに応じてアドレスされた記
憶フォーマット制御データを読み出すものと、前記入力タイミング信号と前記入力基準信号と前記ランダムアクセスメモリか
ら読み出された前記フォーマット制御信号に応じてドライブ制御信号を生成する
ドライブ論理回路であって、前記フォーマット制御データが、ドライブ論理回路
に対して、ドライブ論理回路が前記ドライブ信号の状態を設定する時点を前記入
力タイミング信号のうちのどの入力タイミング信号が制御すべきかを知らせると
共に、ドライブ論理回路に対して、前記ドライブ信号の状態を前記基準データに
よって示された状態に設定すべきか否かを知らせるものとからなるフォーマッタ
。
【請求項２】前記テスタが前記テストを実施する前に、前記フォーマット
制御データを前記ランダムアクセスメモリに書き込む手段を更に有することを特
徴とする前記請求項１に記載のフォーマッタ。
【請求項３】前記ドライブ制御回路が、それぞれが別々に前記ドライブ信
号のうちの１つを発生する複数のパルス整形器を有し、該パルス整形器が、複数のマルチプレクサであって、それぞれのマルチプレクサが前記タイミング
信号の個々の１つ１つに対応しており、それぞれのマルチプレクサが前記基準デ
ータに由来するビットを含む複数の入力データビットとハードウェアハイ及びロ
ー論理レベルビットを受信し、それぞれのマルチプレクサが前記フォーマット制
御データの個々の部分に応じて選択された前記入力データビットのうちの１つに
よって決定される状態を有する出力信号を生成するものと、前記複数のタイミング信号と前記マルチプレクサによって生成される出力信号
を受信して、それに応じて前記ドライブ信号のうちの１つを発生する論理手段を
有することを特徴とする前記請求項１に記載のフォーマッタ。
【請求項４】前記マルチプレクサのそれぞれへの前記データ入力の１つが
、前記マルチプレクサのうちの他のマルチプレクサの出力信号に由来するもので
あることを特徴とする請求項３に記載のフォーマッタ。
【請求項５】前記論理手段が、マルチプレクサの対応するタイミング信号
のそれぞれのパルスに応じてそれぞれのマルチプレクサの出力信号の状態に関連
して、発生された制御信号の状態を設定することを特徴とする前記請求項３に記
載のフォーマッタ。
【請求項６】前記論理手段が、前記ドライブ信号を生成するためのフリップフロップであって、セット入力と
リセット入力を有し、前記セット入力が信号パルスを受信した時に一の状態に前
記ドライブ信号をドライブすると共に、前記リセット入力が信号パルスを受信し
た時には前記ドライブ信号を他の状態にドライブするものと、それぞれのマルチプレクサの出力信号と該マルチプレクサの対応するタイミン
グ信号を論理積演算して、複数のセット信号を生成し、そして、該セット信号を
論理和演算して前記フリップフロップのセット入力をドライブする手段と、それぞれのマルチプレクサの出力信号を反転して、結果的に生じた反転出力信
号と前記マルチプレクサの対応するタイミング信号を論理積演算して、複数のリ
セット信号を生成し、そして、該リセット信号を論理和演算して前記フリップフ
ロップのリセット入力をドライブする手段を有することを特徴とする前記請求項
５に記載のフォーマッタ。
【請求項７】前記ピンエレクトロニクス回路が、また、前記ＤＵＴによっ
て生成された出力信号を監視して、前記出力信号の論理状態を示す比較データを
生成し、更に、前記フォーマッタが前記比較データと前記タイミング信号と前記
ランダムアクセスメモリから読み出された前記フォーマット制御データを受信す
る比較回路を有し、該比較回路が前記フォーマット制御データによって示された
方法で前記比較データを処理して、前記タイミング信号によって示された時間中
において期待された状態に出力信号があるか否かを決定し、前記フォーマット制
御データが、また、前記タイミング信号がどのように前記時間を示すのかを指示
することを特徴とする前記請求項１に記載のフォーマッタ。
【請求項８】前記比較回路が、複数の期待値選択回路であって、１つ１つが前記比較ビットのそれぞれに対応
していて、１つ１つが前記タイミング信号のそれぞれに対応している複数のマル
チプレクサをそれぞれの期待値選択回路が有し、それぞれのマルチプレクサが前
記基準データから派生するビットとハードウェアハイ及びロー論理レベルビット
を有する複数の入力データビットを受信し、それぞれのマルチプレクサが前記フ
ォーマット制御データの個々の部分に応じて選択された前記入力データビットの
うちの１つによって決定される状態を有する期待信号を生成するものと、前記期待値選択回路のマルチプレクサの対応タイミング信号のパルスに応じて
それぞれの期待値選択回路のマルチプレクサによって生成された期待信号をサン
プリングして、前記比較データに対してサンプリングされた期待信号の比較を実
施し、更に、該比較結果に応じて前記故障信号の状態を設定する故障論理手段と
を有することを特徴とする前記請求項７に記載のフォーマッタ。
【請求項９】前記比較回路が、更に、ウィンドウ期待値回路を有し、該ウィンドウ期待値回路が、前記複数の入力データビットを受信して、前記フォーマット制御データの一部
に応じて選択される前記入力データビットのうちの１つによって決定される状態
を有する第１のウィンドウ制御信号を生成する第１のマルチプレクサと、前記入力データビットを受信して、前記フォーマット制御データの一部に応じ
て選択される前記入力データビットのうちの１つによって決定される状態を有す
る第２のウィンドウ制御信号を生成する第２のマルチプレクサと、前記第１と第２のウィンドウ制御信号と２つの前記タイミング信号と前記比較
ビットを受信して、前記比較ビットのそれぞれに対応する一対の指示信号を生成
するウィンドウ論理手段であって、それぞれの対の第１の指示信号が対応する比
較ビットがウィンドウ時間中のいずれかの時に論理的にハイであったか否かを示
し、前記対の第２の指示信号が対応する比較ビットが前記ウィンドウ時間中のい
ずれかの時に論理的にローであったか否かを示し、前記ウィンドウ時間が２つの
タイミング信号のうちの１つをパルス化すると共に開始して終了し、そして、前
記第１と第２のウィンドウ制御信号の状態が前記２つのタイミング信号のどのパ
ルスがウィンドウ時間を開始して、前記２つのタイミング信号のどのパルスが前
記ウィンドウ時間を終了するかを決定するウィンドウ論理手段とからなることを
特徴とする前記請求項８に記載のフォーマッタ。
【請求項１０】入力フォーマット制御データと入力データビットと複数の
タイミング信号を受信して、それに応じて、複数の制御信号を生成する集積回路
テスタ用のドライブ制御回路であって、複数のパルス整形器を有し、それぞれの
パルス整形器が前記制御信号のうちの個々のものを発生するものであり、該パル
ス整形器が、複数のマルチプレクサであって、それぞれのマルチプレクサが前記タイミング
信号の個々のものに対応しており、それぞれのマルチプレクサが前記入力データ
ビットを受信し、それぞれのマルチプレクサが受信したフォーマット制御データ
の個々の部分に応じて選択された前記入力データビットのうちの１つによって決
定される状態を有する出力信号を生成するものと、前記複数のタイミング信号と前記マルチプレクサによって生成された出力信号
を受信し、それに応じて、前記制御信号の１つを発生するドライブ論理手段とを
有するドライブ制御回路。
【請求項１１】それぞれの前記マルチプレクサに対する前記データ入力の
１つが前記他のマルチプレクサの出力信号から派生することを特徴とする前記請
求項１０に記載のドライブ制御回路。
【請求項１２】前記ドライブ論理手段がマルチプレクサに対応するタイミ
ング信号のそれぞれのパルスに応じて、マルチプレクサの出力信号の状態に関連
して発生された制御信号の状態を設定することを特徴とする前記請求項１０に記
載のドライブ制御回路。
【請求項１３】前記ドライブ論理手段が、前記制御信号を生成するためのフリップフロップであって、セット入力とリセ
ット入力を有し、前記セット入力が信号パルスを受信した時に一の状態に前記制
御信号をドライブすると共に、前記リセット入力が信号パルスを受信した時には
前記制御信号を他の状態にドライブするものと、それぞれのマルチプレクサの出力信号と該マルチプレクサの対応するタイミン
グ信号を論理積演算して、複数のセット信号を生成し、そして、セット信号を論
理和演算して前記フリップフロップのセット入力をドライブする手段と、それぞれのマルチプレクサの出力信号を反転して、結果的に生じた反転出力信
号と前記マルチプレクサの対応するタイミング信号を論理積演算して、複数のリ
セット信号を生成し、そして、該リセット信号を論理和演算して前記フリップフ
ロップのリセット入力をドライブする手段を有することを特徴とする前記請求項
１２に記載のドライブ制御回路。
【請求項１４】入力フォーマット制御データと複数の入力データビットと
複数の入力比較ビットと複数のタイミング信号を受信して、それに応じて、前記
比較ビットが期待された状態を有するか否かを示す故障信号を生成する、集積回
路用の比較回路であって、該比較回路が、複数の期待値選択回路であって、それぞれが前記比較ビットのそれぞれに対応
していて、それぞれの期待値選択回路が複数のマルチプレクサを有し、それぞれ
のマルチプレクサが前記タイミング信号のそれぞれに対応していて、それぞれの
マルチプレクサが前記入力データビットを受信し、フォーマット制御データの個
々の部分に応じて選択された前記入力データビットの１つによって決定される状
態を有する期待信号を生成するものと、前記期待値選択回路のマルチプレクサの対応タイミング信号のパルスに応じて
それぞれの期待値選択回路のマルチプレクサによって生成された期待信号をサン
プリングして、前記入力比較ビットに対してサンプリングされた期待信号の比較
を実施し、更に、該比較結果に応じて前記故障信号の状態を設定する故障論理回
路とを有する比較回路。
【請求項１５】前記マルチプレクサのそれぞれへの前記データ入力の１つ
が、前記他のマルチプレクサの出力信号から派生することを特徴とする前記請求
項１４に記載の比較回路。
【請求項１６】前記入力データビットを受信して、前記フォーマット制御
データの一部に応じて選択される前記入力データビットのうちの１つによって決
定される状態を有する第１のウィンドウ制御信号を生成する第１のマルチプレク
サと、前記入力データビットを受信して、前記フォーマット制御データの一部に応じ
て選択される前記入力データビットのうちの１つによって決定される状態を有す
る第２のウィンドウ制御信号を生成する第２のマルチプレクサと、前記第１と第２のウィンドウ制御信号と前記２つのタイミング信号と前記比較
ビットを受信して、前記比較ビットのそれぞれに対応する一対の指示信号を生成
するウィンドウ論理手段であって、それぞれの対の第１の指示信号が対応する比
較ビットがウィンドウ時間中のいずれかの時に論理的にハイであったか否かを示
し、前記対の第２の指示信号が対応する比較ビットが前記ウィンドウ時間中のい
ずれかの時に論理的にローであったか否かを示し、前記ウィンドウ時間が２つの
タイミング信号のうちの１つをパルス化すると共に開始して終了し、そして、前
記第１と第２のウィンドウ制御信号の状態が前記２つのタイミング信号のどのパ
ルスがウィンドウ時間を開始して、前記２つのタイミング信号のどのパルスが前
記ウィンドウ時間を終了するかを決定するウィンドウ論理手段とからなるウィンドウ期待値回路を有することを特徴とする前記請求項１４に記載
の比較回路。
【請求項１７】前記故障論理回路が、また、前記２つのタイミング信号の
それぞれのパルスに応じて前記ウィンドウ論理手段によって生成される指示信号
をサンプリングし、サンプリングした指示信号の状態に応じて前記故障信号の状
態を設定することを特徴とする前記請求項１６に記載の比較回路。
【請求項１８】入力フォーマット選択データと入力データビットと入力比
較ビットと複数のタイミング信号を受信して、それに応じて複数のドライブ制御
信号と故障信号を生成する、集積回路テスタ用のフォーマッタであって、該フォ
ーマッタが、前記入力フォーマット選択データのそれぞれの値を対応するフォーマット制御
データに変換するデコーディング手段と、複数の第１のマルチプレクサであって、それぞれの第１のマルチプレクサが前
記タイミング信号の個々のものに対応しており、それぞれの第１のマルチプレク
サが前記入力データビットを受信し、それぞれの第１のマルチプレクサが受信し
たフォーマット制御データの個々の部分に応じて選択される前記入力データビッ
トのうちの１つによって決定される状態を有する出力信号を生成するものと、前記複数のタイミング信号と前記第１のマルチプレクサによって生成された出
力信号を受信し、それに応じて、前記制御信号の１つを発生するドライブ論理手
段と、複数の期待値選択回路であって、それぞれが前記比較ビットのそれぞれに対応
していて、複数の第２のマルチプレクサを有しており、それぞれの第２のマルチ
プレクサが前記タイミング信号のそれぞれに対応していて、それぞれの第２のマ
ルチプレクサが前記入力データビットを受信し、前記フォーマット制御データの
個々の部分に応じて選択される前記入力データビットの１つによって決定される
状態を有する期待信号を生成するものと、前記第２のマルチプレクサの対応タイミング信号のパルスに応じてそれぞれの
第２のマルチプレクサによって生成された期待信号をサンプリングして、前記入
力比較ビットに対してサンプリングされた期待信号の比較を実施し、更に、該比
較結果に応じて前記故障信号の状態を設定する故障論理回路とを有するフォーマ
ッタ。
【請求項１９】前記第１のマルチプレクサのそれぞれへの前記データ入力
の１つが、前記他の第１のマルチプレクサの出力信号から派生することを特徴と
する前記請求項１８に記載のフォーマッタ。
【請求項２０】前記ドライブ論理手段が前記第１のマルチプレクサに対応
するタイミング信号のそれぞれのパルスに応じて、それぞれの第１のマルチプレ
クサの出力信号の状態に関連して発生された制御信号の状態を設定することを特
徴とする前記請求項１８に記載のフォーマッタ。
【請求項２１】前記ドライブ論理手段が、前記制御信号を生成するためのフリップフロップであって、セット入力とリセ
ット入力を有し、前記セット入力が信号パルスを受信した時に一の状態に前記制
御信号をドライブすると共に、前記リセット入力が信号パルスを受信した時には
前記制御信号を他の状態にドライブするものと、それぞれの前記第１のマルチプレクサの出力信号と該第１のマルチプレクサの
対応するタイミング信号を論理積演算して、複数のセット信号を生成し、そして
、該セット信号を論理和演算して、前記フリップフロップのセット入力をドライ
ブする手段と、それぞれの第１のマルチプレクサの出力信号を反転して、結果的に生じた反転
出力信号と前記第１のマルチプレクサの対応するタイミング信号を論理積演算し
て、複数のリセット信号を生成し、そして、該リセット信号を論理和演算して、
前記フリップフロップのリセット入力をドライブする手段とを有することを特徴
とする前記請求項２０に記載のフォーマッタ。
【請求項２２】前記第１のマルチプレクサのそれぞれへの前記データ入力
の１つが、前記他の第１のマルチプレクサの出力信号から派生することを特徴と
する前記請求項１８に記載のフォーマッタ。
【請求項２３】更に、ウィンドウ期待値回路を有し、該ウィンドウ期待値
回路が、前記入力データビットを受信して、前記フォーマット制御データの一部に応じ
て選択される前記入力データビットのうちの１つによって決定される状態を有す
る第１のウィンドウ制御信号を生成する第３のマルチプレクサと、前記入力データビットを受信して、前記フォーマット制御データの一部に応じ
て選択される前記入力データビットのうちの１つによって決定される状態を有す
る第２のウィンドウ制御信号を生成する第４のマルチプレクサと、前記第１と第２のウィンドウ制御信号と前記２つのタイミング信号と前記比較
ビットを受信して、前記比較ビットのそれぞれに対応する一対の指示信号を生成
するウィンドウ論理手段であって、それぞれの対の第１の指示信号が対応する比
較ビットがウィンドウ時間中のいずれかの時に論理的にハイであったか否かを示
し、前記対の第２の指示信号が対応する比較ビットが前記ウィンドウ時間中のい
ずれかの時に論理的にローであったか否かを示し、前記ウィンドウ時間が２つの
タイミング信号のうちの１つをパルス化すると共に開始して終了し、そして、前
記第１と第２のウィンドウ制御信号の状態が前記２つのタイミング信号のどのパ
ルスがウィンドウ時間を開始して、前記２つのタイミング信号のどのパルスが前
記ウィンドウ時間を終了するかを決定するウィンドウ論理手段とからなることを
特徴とする前記請求項１８に記載のフォーマッタ。
【請求項２４】前記故障論理手段が、また、前記２つのタイミング信号の
それぞれのパルスに応じて、前記ウィンドウ論理手段によって生成される指示信
号をサンプリングし、該サンプリングされた指示信号の状態に応じて前記故障信
号の状態を設定することを特徴とする前記請求項２３に記載のフォーマッタ。