JPH10247396A

JPH10247396A - 半導体メモリの検査方法および装置

Info

Publication number: JPH10247396A
Application number: JP9048255A
Authority: JP
Inventors: Hiroyuki Shibata; 弘之柴田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-14
Anticipated expiration: 2017-03-03
Also published as: JP3525025B2

Abstract

(57)【要約】【課題】簡単な構成で効率的な半導体メモリの検査を
可能にする。【解決手段】Ｘレジスタ３０Ａ，３０Ｂ，３０Ｃおよ
びＹレジスタ３１Ａ，３１Ｂ，３１Ｃに設定されたアド
レスデータがマルチプレクサ３４Ａ，３４Ｂによって選
択され、ドライバ４１ＡからＤＵＴに与えられる。ＤＵ
Ｔからの出力は、比較判定回路４３でＤレジスタ３３
Ａ，３３Ｂ，３３Ｃに設定されている期待値データとＳ
ＴＲＯＢＥ信号のタイミングで比較され、不一致ならＦ
ＡＩＬ信号がコントローラ４４に入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路と
して製造される半導体メモリの検査方法および装置に関
する。

【０００２】

【従来の技術】半導体メモリの製造工程では、一般に静
的なＤＣテストと、動的なファンクションテストとが行
われる。ＤＣテストでは、半導体メモリの入力リーク電
流や消費電力などの直流仕様項目が試験される。このよ
うなＤＣテストは、半導体メモリの種類が変っても共通
に行われる。一方のファンクションテストは、半導体メ
モリの機能を試験する目的で、アドレスデコーダの試
験、メモリセル間の干渉試験等を専用のテストパターン
を利用して行う。アクセスタイム等を正確にテストする
ためには、高精度なタイミングおよび複雑な波形出力機
能を必要とする。このため、半導体メモリの検査装置で
あるテスタは、一般に高機能なパターン発生器や高精度
なタイミング発生器、高機能な波形整形器等を備える必
要がある。検査対象の半導体メモリの動作速度が高速化
すると、テスタに対する高機能化および高精度化の要求
は一層高まり、テスタの価格は上昇する一方となってい
る。

【０００３】図１２は、一般的な半導体メモリ用のテス
タの概略的な電気的構成を示す。パターン発生器１は、
アドレス、データおよびコントロール信号用データを、
マイクロプログラム制御に基づいて発生する。パターン
発生器１の内部には、算術論理演算器やレジスタ群が含
まれ、これらは複雑な論理回路を構成し、高速動作が可
能である。パターン発生器１が発生するアドレスは、論
理アドレスとなり、Ｘアドレススクランブラ２およびＹ
アドレススクランブラ３によって物理アドレスに変換さ
れる。半導体メモリでは、一般に、メモリセルがマトリ
クス状に配置されるので、行アドレスと列アドレスにそ
れぞれ対応するように、ＸアドレスおよびＹアドレスを
分けておく方が、アドレスとメモリセル配置との対応関
係の把握が容易となる。

【０００４】波形整形回路４は、アドレス信号、データ
信号およびコントロール信号を、所望の波形となるよう
に整形する。ダイナミックＲＡＭ（以下、「ＤＲＡＭ」
と略称する）などに対して、アドレス信号をマルチプレ
クスして与える機能も、波形整形回路４は備えている。
タイミング発生器５からは、パターン発生器１から発生
されるパターンを検査対象（以下、「ＤＵＴ」と略称す
る）である半導体メモリに印加するサイクルや、波形整
形回路４ので使用する各種タイミングエッジなど、テス
トに必要なすべてのタイミングを示す信号が発生され
る。タイミングを高精度で発生するためには、高速な動
作が必要となる。波形整形回路４で整形される波形の信
号は、ドライバやコンパレータの集合体であるピンエレ
クトロニクス６を介して、ＤＵＴに印加される。ピンエ
レクトロニクス６は、テスタ内の信号の論理値を実レベ
ルに変換してＤＵＴに与えると同時に、ＤＵＴからの出
力を論理値に変換してテスタ内に取込む機能を有する。
比較判定回路７は、ＤＵＴからの出力論理値と、パター
ン発生器１から発生される期待値データとの比較判定
を、タイミング発生器５から指定されるタイミングに従
って行う。

【０００５】図１３は、図１２に示すパターン発生器１
の最も単純な例を示す。このパターン発生器１は、イン
ストラクションメモリ１０、Ｘアドレス発生器１１、Ｙ
アドレス発生器１２、データ発生器１４およびシーケン
スインストラクションデコーダ１４から成る。インスト
ラクションメモリ１０は、シーケンス制御メモリ部１０
Ｓ、コントロールデータ部１０Ｃ、Ｘアドレス発生器用
インストラクションメモリ部１０Ｘ、Ｙアドレス発生器
用インストラクションメモリ部１０Ｙおよびデータ発生
器用インストラクションメモリ部１０Ｄから成る。シー
ケンス制御メモリ部１０Ｓには、マイクロプログラムと
して、パターン発生を繰返すためのリピートやジャンプ
等のインストラクションが格納される。シーケンス制御
メモリ部１０Ｓに格納されているインストラクション
は、シーケンスインストラクションデコーダ１４によっ
て順次解釈され、次のインストラクションメモリアドレ
スが決定される。

【０００６】Ｘアドレス発生器用インストラクションメ
モリ部１０Ｘには、Ｘアドレス発生器１１に対する実行
命令が格納されている。アドレス発生器１１の内部は、
インストラクションデコーダ１１Ｄと、少なくとも２つ
のレジスタ１１Ｒ１，１１Ｒ２と、算術論理演算ユニッ
ト１１ＡＬＵとから成る。実行命令は、Ｘアドレス発生
器１１内のインストラクションデコーダ１１Ｄによって
デコードされ、命令に従う演算を行ってアドレス値が出
力される。演算の際には、レジスタ１１Ｒ１が第１演算
子で、レジスタ１１Ｒ２が第２演算子および出力レジス
タを兼ね、レジスタ１１Ｒ１，１１Ｒ２間の算術論理演
算ユニット１１ＡＬＵによる演算結果が、レジスタ１１
Ｒ２に取込まれる。Ｙアドレス発生器用インストラクシ
ョンメモリ部１０Ｙおよびデータ発生部用インストラク
ションメモリ部１０Ｄと、Ｙアドレス発生器１２および
データ発生器１３との関係もそれぞれ同様である。ま
た、Ｙアドレス発生器１２およびデータ発生器１３は、
それぞれ、インストラクションデコーダ１２Ｄ，１３Ｄ
と、少なくとも２つのレジスタ１２Ｒ１，１２Ｒ２；１
３Ｒ１，１３Ｒ２と、算術論理演算ユニット１２ＡＬ
Ｕ，１３ＡＬＵとから成る。

【０００７】半導体メモリのテスタに対するパターン発
生に関する先行技術は、たとえば特開昭６０−１３１６
７、特開昭６３−１８７１７０、特開昭６４（特開平
１）−５３１７６および特開平５−２８１２９９などに
開示されている。また、特開平６−２３００７７には、
パターン発生中にＤＣ測定を可能とする先行技術が開示
されている。

【０００８】

【発明が解決しようとする課題】従来のテスタのパター
ン発生器は、図１３に示すように、かなり複雑な構成を
有し、高速に動作する必要があるので高価となる。ま
た、特開昭６０−１１３１６７、特開昭６３−１８７１
７０、特開昭６４−５３１７６および特開平５−２８１
２９９などの先行技術では、高機能なパターン発生器を
簡易に実現する方法が提案されているけれども、いずれ
もテスタ全体の価格を大幅に削減するまでには及んでい
ない。特開平６−２３００７７も、従来と同様なパター
ン発生器にＤＣ測定機能を追加することに留まる。

【０００９】近年、フラッシュメモリやＥＥＰＲＯＭな
どの不揮発性メモリが、携帯情報端末や携帯電話等の用
途で需要が延びてきている。これらの不揮発性メモリに
は、データの書込みおよび消去には長い時間がかかるの
で、テストには高速性があまり要求されない。あまり複雑な信号波形を必要としない。などの特徴が
あるので、高価格な高性能のテスタを使用すると、テス
トにかかるコストの上昇を招く。また、不揮発性メモリ
では、信頼性保証のテストが特別に必要となり、ファン
クションテスト中にＤＣテストなどを行う機能を備える
必要があるので、通常のテスタでは、検査時間が非常に
長くなってしまう。

【００１０】すなわち、フラッシュメモリ等の不揮発性
メモリを検査するテスタでは、他の種類の半導体メモリ
のように、高速かつ高機能なパターン発生器、タイミン
グ発生器、あるいは波形整形器等を必要としないにもか
かわらず、高価なテスタを使用せざるを得ないことにな
る。また、通常のテスタが備えているハードウェアで
は、フラッシュメモリ固有のテストを必ずしも効率的に
は行えない。

【００１１】本発明の目的は、従来のテスタよりも大幅
に少ないハードウェア量で効率よく検査することができ
る半導体メモリの検査方法および装置を提供することで
ある。

【００１２】

【課題を解決するための手段】本発明は、検査対象とな
る半導体メモリに、アドレスの設定と、予め設定される
パターンを有するデータの印加による動作状態の検査と
を、繰返して行うことを特徴とする半導体メモリの検査
方法である。本発明に従えば、検査対象となる半導体メ
モリには、１回のアドレス設定およびパターン印加を繰
返して行えばよいので、ハードウェアの構成を極めて簡
単にすることができる。パターン印加の結果は、たとえ
ば所定の時間的な条件や環境条件を満たした後で確認す
る。繰返しを高速に行うことによって、効率的に検査を
行うことができる。

【００１３】さらに本発明は、検査対象となる半導体メ
モリに、１回目のアドレス設定と、予め設定されるパタ
ーンを有するデータの印加とを行い、予め規定される時
間間隔をおいて、２回目のアドレス設定と、予め設定さ
れるパターンを有するデータの印加とを行って、動作状
態の検査を繰返すことを特徴とする半導体メモリの検査
方法である。本発明に従えば、１回のアドレス設定およ
びパターン印加サイクルに続けて、２回目のアドレス設
定およびパターン印加サイクルを連続して行うことがで
きる。たとえば、書込みや消去などの実行時に、事前の
コマンド入力を要する場合の検査を容易に行うことがで
きる。２つのサイクルの時間間隔は予め規定されるの
で、特に、１回目の書込みから２回目の書込みまでの時
間がテストとして意味を持つ場合に、有効なテストを行
うことができる。２つのサイクルでテストを行えばよい
ので、ハードウェアを簡略化し、高速で繰返して効率的
な検査を行うことができる。

【００１４】また本発明で前記動作状態の検査は、半導
体メモリから読出されるデータと、予め設定されるデー
タとを比較して行うことを特徴とする。本発明に従え
ば、半導体メモリのメモリセルをアドレスで指定して、
パターンの書込みと読出しとのファンクションテスト
を、迅速に行うことができる。

【００１５】さらに本発明は、検査対象となる半導体メ
モリに、１回目のアドレス設定、および予め設定される
パターンを有するデータの印加を行い、予想されるデー
タが出力されるか否かが判別するまでの時間を、２回目
のアドレス設定およびデータ印加を予め設定される時間
間隔で繰返しながら計測することを、繰返して行うこと
を特徴とする半導体メモリの検査方法である。本発明に
従えば、１回目のアドレス設定およびパターン印加に続
けて、繰返し２回目のアドレス設定およびパターン印加
を行いながら、検査対象となる半導体メモリからの出力
をたとえば期待値として予想されるデータと比較し、一
致または不一致するまでの時間を計測することができ
る。これによって、簡単なハードウェアでも、書込みや
消去の実行完了までの所要時間などを効率よくテストす
ることができる。

【００１６】さらに本発明は、検査対象となる半導体メ
モリに、１回目のアドレス設定、および予め設定される
パターンを有するデータの印加を行い、予め規定される
時間間隔をおいて、２回目のアドレス設定、および予め
設定されるパターンを有するデータの印加を行って、予
想されるデータが出力されるか否かが判別するまでの時
間を、３回目のアドレス設定およびデータ印加を予め設
定される時間間隔で繰返しながら計測することを、繰返
して行うことを特徴とする半導体メモリの検査方法であ
る。本発明に従えば、１回目および２回目のアドレス設
定およびパターン印加に続けて、繰返し３回目のアドレ
ス設定およびパターン印加を行いながら、検査対象とな
る半導体メモリからの出力をたとえば期待値として予想
されるデータと比較し、一致または不一致するまでの時
間を計測することができる。これによって、書込みや消
去のコマンド入力から実行完了までの所要時間などを、
簡単なハードウェアで効率よくテストすることができ
る。

【００１７】また本発明で前記半導体メモリは、不揮発
性メモリであることを特徴とする。本発明に従えば、パ
ターン印加用のハードウェアが簡単になるので、不揮発
性メモリの検査に必要となる固有の機能を、容易に付加
して、有効な検査を行うことができる。

【００１８】さらに本発明は、半導体メモリの動作状態
を検査する装置であって、アドレスが設定される３種類
のアドレスレジスタと、コントロール信号が設定される
３種類のコントロールレジスタと、データが設定される
３種類のデータレジスタと、３種類のアドレスレジス
タ、コントロールレジスタおよびデータレジスタからそ
れぞれ１種類のレジスタを選択して、選択されるレジス
タの設定内容を出力するレジスタ選択手段と、レジスタ
選択手段によって選択されるアドレスレジスタの出力が
アドレスとして入力され、入力されるアドレスによって
指定される記憶データを出力するアドレスメモリと、レ
ジスタ選択手段からの出力と、アドレスメモリからの出
力とを選択するアドレス選択手段と、レジスタ選択手段
によって選択されるコントロールレジスタの出力に基づ
いて波形整形を行い、コントロール信号を生成する波形
整形手段と、アドレス選択手段および波形選択手段から
の出力と、レジスタ選択手段によって選択されるデータ
レジスタの出力とを、検査対象の半導体メモリに印加す
る出力印加手段と、半導体メモリからの出力を予め予想
されるデータと比較する比較手段と、半導体メモリへ、
出力印加手段からアドレス選択手段の出力を印加してか
ら、比較手段からデータの一致または不一致を示す比較
結果が出力されるまでの時間を計測する時間計測手段
と、予め設定されるタイミングに従って、レジスタ選択
手段の選択動作、および波形整形手段のコントロール信
号生成を制御する制御手段とを含むことを特徴とする半
導体メモリの検査装置である。本発明に従えば、３種類
のアドレスレジスタ、コントロールレジスタおよびデー
タレジスタからそれぞれ１種類をレジスタ選択手段によ
って選択し、検査対象の半導体メモリに最大限３種類の
アドレス、コントロール信号およびデータを高速に切換
えて印加することができる。簡単なハードウェアで、１
回または２回のパターン印加の繰返し、１回または２回
のパターン印加後の書込み実行完了時間の計測などを効
率よく行うことができる。

【００１９】

【発明の実施の形態】図１は、本発明の実施の一形態と
しての半導体メモリ検査装置の概略的な電気的構成を示
す。それぞれ３種類のＸレジスタ３０Ａ，３０Ｂ，３０
ＣおよびＹレジスタ３１Ａ，３１Ｂ，３１Ｃには、ｎビ
ットのアドレスデータを設定する。一般に半導体メモリ
のメモリセルはマトリクス状に配置されるので、行と列
とに分けてアドレスを設定する方が、配置との対応が判
りやすくなる。ｎの値は、検査対象となる半導体メモリ
のアドレスとして必要なビット数より大きくしておく。
それぞれ３種類のＣレジスタ３２Ａ，３２Ｂ，３２Ｃお
よびＤレジスタ３３Ａ，３３Ｂ，３３Ｃには、ｍビット
のコントロール信号用データおよびｐビットのパターン
データをそれぞれ設定する。Ｘレジスタ３０Ａ，３０
Ｂ，３０Ｃ、Ｙレジスタ３１Ａ，３１Ｂ，３１Ｃ、Ｃレ
ジスタ３２Ａ，３２Ｂ，３２ＣおよびＤレジスタ３３
Ａ，３３Ｂ，３３Ｃは、レジスタ選択手段であるマルチ
プレクサ３４Ａ，３４Ｂ，３４Ｃ，３４Ｄによって、そ
れぞれ３種類のレジスタの出力から１種類のレジスタの
出力が選択される。

【００２０】マルチプレクサ３４Ａ，３４Ｂからのｎビ
ットのＸレジスタ３０Ａ，３０Ｂ，３０ＣおよびＹレジ
スタ３１Ａ，３１Ｂ，３１Ｃの選択出力は、Ｘスクラン
ブルファイル３５ＡおよびＹスクランブルファイル３５
Ｂにそれぞれ与えられる。Ｘスクランブルファイル３５
ＡおよびＹスクランブルファイル３５Ｂは、それぞれ２
ⁿ ×ｎビット構成のメモリであり、ｎビットのアドレス
で指定されるメモリセルにｎビットのアドレスデータを
設定しておくことによって、アドレス変換を行うことが
できる。したがって、Ｘレジスタ３０Ａ，３０Ｂ，３０
ＣおよびＹレジスタ３１Ａ，３１Ｂ，３１Ｃに論理アド
レスとしてデータを設定し、Ｘスクランブルファイル３
５ＡおよびＹスクランブルファイル３５Ｂに物理アドレ
スとしてデータを設定しておけば、たとえばメモリセル
の配置などに対応してＸレジスタ３０Ａ，３０Ｂ，３０
ＣおよびＹレジスタ３１Ａ，３１Ｂ，３１Ｃで指定され
る論理アドレスを、ＤＵＴが実際に接続される物理アド
レスに変換することができる。アドレス選択手段である
マルチプレクサ３６Ａ，３６Ｂは、マルチプレクサ３４
Ａ，３４Ｂからの出力と、Ｘスクランブルファイル３５
ＡおよびＹスクランブルファイル３５Ｂからの出力と
を、それぞれ選択してアドレスとして出力する。Ｘスク
ランブルファイル３５ＡおよびＹスクランブルファイル
３５Ｂで物理アドレスと論理アドレスとの変換を行う場
合は、論理アドレスまたは物理アドレスのうちのいずれ
か一方を選択することになる。

【００２１】フリップフロップ３７Ａ，３７Ｂ，３７
Ｃ，３７Ｄは、マルチプレクサ３６Ａ，３６Ｂ，３４
Ｃ，３４ＤからのＸアドレス、Ｙアドレス、コントロー
ル信号およびデータのタイミングを揃えるために、それ
ぞれｎビット分、ｎビット分、ｍビット分およびｐピッ
ト分ずつ設けられる。フリップフロップ３７Ｃからの出
力は、波形整形回路３８で所望の波形となるようにタイ
ミングやレベルがさらに細かく調整される。このときの
波形モードは、ｍビットの各ビットについて、それぞれ
ＮＲＺ（Non Return to Zero）やＲＺ（Return to Zer
o）などの比較的単純なものとする。信号セレクタ３９
には、ｎビットのＸアドレスおよびＹアドレスと、ｍピ
ットのコントロール信号が入力され、ＤＵＴに与える必
要があるｑビットが選択される。言換えると、ｎ＋ｎ＋
ｍビットの入力のうちの任意の信号、たとえばテストに
必要なそれぞれの下位ビットなどを選択して、テストチ
ャネルに割付ける。このような信号セレクタ３９は、多
入力のマルチプレクサを使用するか、配線を自由に変え
られるＬＳＩ等を使用することによって実現することが
できる。

【００２２】信号セレクタ３９からのｑビットの出力
と、フリップフロップ３７Ｄからのｐビットの出力と
は、レベル固定回路４０からドライバ４１，４１Ｂをそ
れぞれ介してＤＵＴに与えられる。レベル固定回路４０
では、ｑ＋ｐビットの出力のうちの任意の出力につい
て、論理値が０または１のいずれかとなるレベルに固定
することができる。各種モード選択信号など、テスト中
に変化させる必要がない信号をレジスタのデータによら
ずに固定することができ、プログラムの負担が軽減され
る。このようなレベル固定回路４０は、レベルを固定す
るビットのみ特定のレベルを出力させ、他のビットは入
力をそのまま出力させるような簡単なハードウェアで容
易に実現することができる。ドライバ４１Ａ，４１Ｂ
は、それぞれｑチャネル分およびｐチャネル分設けら
れ、入力の論理値が０であるか１であるかに従って、Ｄ
ＵＴはローレベル入力電圧ＶＩＬまたはハイレベル入力
電圧ＶＩＨをそれぞれ与える。ドライバ４１ＡはＤＵＴ
に対しては入力専用チャネルであり、特別な設定をしな
い限り、常時イネーブル状態であるけれども、必要に応
じて、ハイインピーダンスのディスエーブル状態とする
こともできる。ドライバ４１Ｂは、ＤＵＴに対して入出
力チャネルとなるので、入出力制御が行われ、ＤＵＴに
対して出力チャネルとなるときはディスエーブルに制御
される。

【００２３】ＤＵＴからの出力電圧は、それぞれｐチャ
ネル分設けられるコンパレータ４２Ａ，４２Ｂで論理デ
ータに変換される。コンパレータ４２Ａには、ハイレベ
ル出力電圧ＶＯＨが基準電圧として与えられ、ＤＵＴか
らの出力電圧が基準電圧よりも高いか低いかによって、
論理値１または０をそれぞれＣＯＭＨとして出力する。
コンパレータ４２Ｂには、ローレベル出力電圧ＶＯＬ基
準電圧として与えられ、ＤＵＴからの出力電圧が基準電
圧よりも低いか高いかによって、論理値０または１をそ
れぞれＣＯＭＬとして出力する。コンパレータ４２Ａ，
４２Ｂからの出力ＣＯＭＨ，ＣＯＭＬは、比較判定回路
４３でフリップフロップ３７Ｄからのｐビットのデータ
と、コントローラ４４から与えられるＳＴＲＯＢＥのタ
イミングで比較され、１チャネルでも不一致な比較結果
があれば、比較判定結果を表すＦＡＩＬ信号の論理値が
１となる。コンパレータ４２Ａ，４２Ｂからの出力は、
ＤＵＴ出力がＶＯＬより低ければＣＯＭＬ＝０，ＣＯＭ
Ｈ＝０となり、ＤＵＴ出力がＶＯＨより高ければＣＯＭ
Ｌ＝１，ＣＯＭＨ＝１となり、ＤＵＴ出力電圧が中間の
ときはＣＯＭＬ＝１，ＣＯＭＨ＝０となる。コントロー
ラ４４は、各レジスタにデータを設定し、マルチプレク
サ３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ；３６Ａ，３６Ｂで
の選択を行うための選択信号ＳＥＬ１，ＳＥＬ２、フリ
ップフロップ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄがデータ
をラッチするためのタイミングを示すタイミング信号Ｔ
ＩＭ、および波形整形回路３８に与えるクロック信号Ｃ
ＬＯＣＫなども発生する。

【００２４】図２は、図１の比較判定回路４３の構成例
を示す。インバータ５０によって入力ＣＯＭＨの論理を
反転する。反転したＣＯＭＨは、ＤＵＴ出力電圧がＶＯ
Ｈより高いか低いかによって論理値０または１となる。
マルチプレクサ（以下、「ＭＰＸ」と略称することもあ
る）５１は、図１のフリップフロップ３７Ｄからのデー
タを期待値データとして、その論理値が０であるか１で
あるかに従い、ＣＯＭＬまたは反転したＣＯＭＨを選択
して出力する。したがって、期待値データとＤＵＴ出力
電圧の論理値とが一致すれば論理値０が出力され、不一
致であれば論理値１が出力される。フリップフロップ
（以下、「ＦＦ」と略称することもある）５２には、比
較結果を判定に用いるときに１をセットし、用いないと
きには０をセットする。ＦＦ５２の出力は、ＭＰＸ５１
の出力とともにＡＮＤ回路５３に入力され、論理積が出
力としてＦＦ５４に与えられる。ＦＦ５４はＳＴＲＯＢ
Ｅのタイミングで、ＡＮＤ回路５３の出力をラッチす
る。インバータ５０、ＭＰＸ５１、ＦＦ５２、ＡＮＤ回
路５３およびＦＦ５５を備える比較回路５５は、ｐビッ
ト分設けられ、各比較回路５５からの出力はｐビット分
の入力を有するＯＲ回路５６に与えられる。したがっ
て、ＯＲ回路５６からは、ＤＵＴからのｐチャネルの出
力電圧のうち、ＳＴＲＯＢＥのタイミングで期待値デー
タに不一致なものがあれば論理値が１となるＦＡＩＬ信
号が比較判定結果として出力される。

【００２５】図３は、図１のコントローラ４４の構成例
を示す。ｔ０発生器６０からは、フリップフロップ３７
Ａ，３７Ｂ，３７Ｃ，３７Ｄに与えるＴＩＭ信号がｔ０
の周期で発生される。ＴＩＭ信号は、テストサイクルの
最初と最後とを示すパルス信号となる。ｔ１発生器６１
およびｔ２発生器６２からは、ＴＩＭ信号からそれぞれ
ｔ１およびｔ２遅れて発生され、波形整形回路３８に与
えるタイミングとなるクロック信号ＣＬＯＣＫが発生さ
れる。ｔ３発生器６３からは、比較判定回路４３で期待
値データとＤＵＴ出力との比較判定を行うＳＴＲＯＢＥ
タイミングを発生する。比較判定は、検査装置とＤＵＴ
との間を信号が往復するのに要する伝搬遅延時間だけは
遅れるので、遅延回路６４でさらにハードウェアとして
遅延させ、適切なタイミングのＳＴＲＯＢＥ信号を出力
する。時間規定カウンタ６５は、複数のサイクルでテス
トを行うときのサイクル間の時間を規定する。時間計測
カウンタ６６は、時間計測に使用する。制御回路６７
は、ｔ０発生器６０、ｔ１発生器６１、ｔ２発生器６
２、ｔ３発生器６３、遅延回路６４、時間規定カウンタ
６５および時間計測カウンタ６６に対するリアルタイム
制御を行い、選択信号ＳＥＬ１，ＳＥＬ２を生成し、比
較判定結果が不一致であることを示すＦＡＩＬ信号が入
力される。ＣＰＵ６８は、すべてのハードウェアへのデ
ータの設定や制御を行い、予め設定されるプログラムに
従ってＤＵＴに対するテストを実行する。

【００２６】図４および図５は、図１の検査装置によっ
て行われるテストモードの一例を示す。このテストモー
ドは、１サイクルのファンクションテストを高速度で繰
返し、ノーマルモードと称することにする。図４は検査
装置内部のタイミングを示し、図５は検査装置の出力波
形を示す。図４のＳＴＡＲＴ信号は、図３のＣＰＵ６８
から制御回路６７に対する動作開始指令として与えられ
る。制御回路６７は、ＳＴＡＲＴ信号がハイレベルに立
上がると動作を開始し、ｔ０発生器６０からテストサイ
クルの最初と最後とを示す周期ｔ０のタイミング信号Ｔ
ＩＭを発生させる。選択信号ＳＥＬ１，ＳＥＬ２は、一
定値のままとし、ＸアドレスおよびＹアドレスとして
は、Ｘレジスタ３０ＡおよびＹレジスタ３１Ａに設定さ
れるデータのみを使用する。コントロール信号は、指定
があれば、ＣＬＯＣＫ信号中のｔ１やｔ２を使用して波
形整形を行う。図４では、ＲＺとして波形整形する場合
を示す。各信号は、信号セレクタ３９、レベル固定回路
４０およびドライバ４１Ａ，４１Ｂを通ってＤＵＴに印
加されるので、一定の伝搬遅延時間がかかる。図４で
は、実際にＤＵＴに印加される期間に斜線を施して示
す。ノーマルモードで、ＤＵＴに対する印加サイクルの
みのテストを行う場合は、ＳＴＡＲＴ信号をリセット
し、処理を終了する。

【００２７】ノーマルモードでは、図５に示すように、
アドレス信号等は、指定されるｔ０の期間だけ出力さ
れ、その期間内にコントロール信号およびストローブ信
号ＳＴＲＯＢＥを発生することができる。１サイクルの
テストを終了すると、次のアドレスをコントローラ４４
内のＣＰＵ６８が設定し、２サイクル目のテストを行
う。１サイクル目を終了してから２サイクル目のテスト
を開始するので、１サイクル目と２サイクル目との間に
は、設定動作が必要で、ＤＵＴのテスト自体には不要な
期間が存在することになる。しかしながら、この時間
は、高速なコントローラ４４を使用すれば短時間で済む
し、多くの不揮発性メモリでは、書込みや読出し時間に
比較して特に問題にはならない程度の時間である。

【００２８】ノーマルモードで、比較判定を行う場合
は、ＤＵＴから比較判定回路４３までの信号伝搬遅延時
間がかかるので、図４に斜線を施して比較判定サイクル
として示すように、さらに遅らせる必要がある。このサ
イクル中で、ＳＴＲＯＢＥ信号によって比較判定が行わ
れ、不一致ならばＦＡＩＬ信号が論理値１として出力さ
れる。この例では、ＳＴＲＯＢＥ信号がＳＴＡＲＴ信号
がローレベルに立下がる時点よりも充分先行しているの
で問題はないけれども、サイクルの後ろの方にある場
合、ＴＩＭ信号のサイクルの最後を示すパルスで完了処
理を行ったのでは、比較判定が完了しない場合が発生す
る可能性がある。このような場合、ＳＴＲＯＢＥ信号の
発生後にＳＴＡＲＴ信号をリセットするように回路を構
成しておく。ＣＰＵ６８は、ＳＴＡＲＴ信号を発生した
後、ＳＴＡＲＴ信号がリセットされるのを待ち、リセッ
トを確認した後で次のサイクルに移行するようにすれば
よい。

【００２９】図６および図７は、図１の検査装置によっ
て行われるテストモードの他の例を示す。このテストモ
ードは、１サイクル目のテストを完了すると、指定され
た時間だけ待った後、２サイクル目のテストを行って、
２サイクルのファンクションテストを高速度で繰返し、
ダブルモードと称することにする。図６は検査装置内部
のタイミングを示し、図７は検査装置の出力波形を示
す。

【００３０】図６に示すように、１サイクル目のサイク
ル１と２サイクル目のサイクル２との間には、図３の時
間規定カウンタ６５によって規定される時間待ちを行
う。斜線を施して示す印加サイクル１および印加サイク
ル２でＤＵＴに印加するデータを異ならせるため、２種
類のＸレジスタ３０Ａ，３０Ｂ、Ｙレジスタ３１Ａ，３
１Ｂ、Ｃレジスタ３２Ａ，３２ＢおよびＤレジスタ３３
Ａ，３３Ｂを選択信号ＳＥＬ１によって切換える。ＳＴ
ＡＲＴ信号は、サイクル２が終了してからリセットされ
る。

【００３１】図７に示すように、サイクル１でＤＵＴに
出力して書込みを行ってから、サイクル２で再度ＤＵＴ
に書込みを行う。このときの書込みから再書込みまでの
時間が、たとえばコマンド入力を要する動作モードなど
のテストとして意味を持つ場合に、有効なテストを行う
ことができる。

【００３２】図８および図９は、図１の検査装置によっ
て行われるテストモードのさらに他の例を示す。このテ
ストモードは、１サイクル目のテストを完了すると、２
サイクル目のテストを繰返し、期待値とＤＵＴの出力の
判定結果がＦＡＩＬまたはＦＡＩＬとは逆のＰＡＳＳに
なると完了し、時間測定モードと称することにする。図
８は検査装置内部のタイミングを示し、図９は検査装置
の出力波形を示す。

【００３３】図８に示すように、１サイクル目のサイク
ル１を完了すると、２サイクル目のサイクル２を繰返し
て実行し、期待値とＤＵＴの出力との比較判定結果がＦ
ＡＩＬまたはその逆のＰＡＳＳになるまでの時間を、図
３の時間測定カウンタ６６によって計測する。斜線を施
して示す印加サイクル１および時間測定サイクル２でＤ
ＵＴに印加するデータを異ならせるため、２種類のＸレ
ジスタ３０Ａ，３０Ｃ、Ｙレジスタ３１Ａ，３１Ｃ、Ｃ
レジスタ３２Ａ，３２ＣおよびＤレジスタ３３Ａ，３３
Ｃを選択信号ＳＥＬ１によって切換える。ＳＴＡＲＴ信
号は、サイクル２が終了するとリセットされる。サイク
ル１とサイクル２とでは、サイクル期間をｔ０とｔ０’
とに切換えられるように、ｔ０発生器６０に設定するデ
ータを切換えることもできる。他のタイミング発生器に
ついても同様である。

【００３４】図９に示すように、サイクル１でＤＵＴに
出力して書込みを行ってから、サイクル２の比較判定を
繰返して行う。ＤＵＴから所望のデータが出力されるこ
とは、期待値との比較結果、すなわち論理値の１／０に
対応してＦＡＩＬ／ＰＡＳＳを示す信号が遷移するまで
の時間を測定することと等価である。この時間測定モー
ドは、たとえば書込みや消去の完了時間のテストとして
有効である。

【００３５】図１０は、ダブルモードでサイクル１とサ
イクル２の出力を行った後、ＤＵＴから所望のデータが
出力され、期待値データと一致または不一致となるまで
の時間を計測するモードの出力波形を示す。このような
モードを、ダブル・時間測定モードと称する。ダブル・
時間測定モードでは、３サイクル目のサイクル３が時間
測定サイクルとなり、繰返し行われる。

【００３６】３種類のＸレジスタ３０Ａ，３０Ｂ，３０
Ｃのうち、１つのＸレジスタ３０Ａには、ノーマルモー
ド時のアドレスデータ、またはダブルモード、時間測定
モード、およびダブル・時間測定モード時のサイクル１
のアドレスデータを設定する。他のＸレジスタ３０Ｂに
は、ダブルモードおよびダブル・時間測定モード時のサ
イクル２のアドレスデータを設定する。もう一つのＸレ
ジスタ３０Ｃには、時間測定モード時のサイクル２、お
よびダブル・時間測定モード時のサイクル３のアドレス
データを設定する。他のレジスタも同様にデータ設定を
行う。モードの種類が限られれば、レジスタの種類を減
らしてハードウェアをより簡略化することも可能であ
る。

【００３７】図１に示す検査装置では、従来のテスタに
比較して単純なハードウェアでテスタを構成し、各種の
モードでＤＵＴのテストを行うことができる。このよう
なハードウェアでは基本的に１サイクルのファンクショ
ンテストしか実行することができないけれども、ＣＰＵ
６８が高速に、かつ連続的に制御すれば、大きな時間の
ロスなしに従来のテスタと同じファンクションテストを
実行することができる。サイクル間には、ソフトウェア
の処理時間が入るけれども、これは数百ｎｓ程度で、不
揮発性メモリの書込みや消去に必要な時間に比べれば充
分に小さく、無視することができる。

【００３８】図１１は、図１の検査装置を制御するソフ
トウェアであるテストプログラムの記述例を簡略化して
示す。このようなハードウェアを制御するためのソフト
ウェアは、一般にテストステートメントと呼ばれる。本
実施形態では、ノーマルモード、ダブルモード、時間測
定モードおよびダブル・時間測定モード単位で実行する
形式をとる。図１１（ａ）はノーマルモードで、全メモ
リエリアに同一データＤＡＴＡを書込む場合を示す。図
１１（ｂ）は、さらにデータの読出しを行う場合を示
す。参照符７０で示す「set_data()」は、Ｄレジスタ３
３Ａ，３３Ｂ，３３Ｃに値を設定するテストステートメ
ントである。参照符７１で示す「set_addr()」は、Ｘレ
ジスタ３０ＡおよびＹレジスタ３１Ａに値を設定するテ
ストステートメントである。さらに、参照符７２で示す
「run_pg()」は、指定されたモードに従って、ファンク
ションテストを１回だけ実行するテストステートメント
である。ここではノーマルモードを示すＮＯＲＭＡＬが
１番目の引数パラメータ７３として使用されている。２
番目の引数パラメータ７４がＷＲのときは比較判定はし
ないけれども、ＲＤのときは比較判定を行う。参照符７
５で示す「set_fail()」は、不一致となった場合の処理
を示すテストステートメントである。

【００３９】図１１のテストプログラムは、Ｃ言語の形
式で、非常に判りやすく記述することができる。なお、
単純化して説明を簡明に行うため、タイミング設定等の
テストステートメント記述は割愛し、アドレスの変化の
み示すようにしている。さらに、「run_pg()」では、１
サイクルのファンクションテストを実行するだけである
ため、１つのパターン印加を終了した後、他の条件の設
定を変えるか、あるいはＤＣ測定を実施するなどの検査
工程を柔軟に設定することができる。従来のパターン発
生器を備えるテスタでは、パターン発生の途中で電圧条
件を変更したり、ＤＣ測定を実行したりすることはでき
ない。これらの機能の一部をパターン発生器の機能とし
て取込んだテスタも考えられているけれども、テスタと
しての価格が上昇してしまい、しかも機能の柔軟性につ
いては本発明を適用したものの方が格段に優れている。

【００４０】

【発明の効果】以上のように本発明によれば、検査対象
となる半導体メモリには、１回のアドレス設定およびパ
ターン印加を繰返して行えばよいので、ハードウェアの
構成を極めて簡単にすることができ、繰返しを高速に行
うことによって、効率的に検査を行うことができる。

【００４１】さらに本発明によれば、書込みや消去など
の実行時に、事前のコマンド入力を要する場合などの検
査を容易に行うことができる。２つのサイクルでテスト
を行えばよいので、ハードウェアを簡略化し、高速で繰
返して効率的な検査を行うことができる。

【００４２】また本発明によれば、半導体メモリのメモ
リセルをアドレスで指定して、パターンの書込みと読出
しとのファンクションテストを、迅速に行うことができ
る。

【００４３】さらに本発明によれば、簡単なハードウェ
アでも、書込みや消去の実行完了までの所要時間などを
効率よくテストすることができる。

【００４４】さらに本発明によれば、書込みや消去のコ
マンド入力から実行完了までの所要時間などを、簡単な
ハードウェアで効率よくテストすることができる。

【００４５】また本発明によれば、パターン印加用のハ
ードウェアが簡単になるので、不揮発性メモリの検査に
必要となる固有の機能を、容易に付加して、有効な検査
を行うことができる。

【００４６】さらに本発明によれば、３種類のアドレス
レジスタ、コントロールレジスタおよびデータレジスタ
からそれぞれ１種類を選択し、検査対象の半導体メモリ
に最大限３種類のアドレス、コントロール信号およびデ
ータを高速に切換えて印加することができるので、簡単
なハードウェアで、効率よく検査を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態である検査装置の概略的
な電気的構成を示すブロック図である。

【図２】図１の比較判定回路４３の一例を示す論理ブロ
ック図である。

【図３】図１のコントローラ４４の一例を示す論理ブロ
ック図である。

【図４】図１の検査装置のノーマルモードでの動作を示
すタイムチャートである。

【図５】図１の検査装置からノーマルモードでＤＵＴに
与えられる信号の出力波形図である。

【図６】図１の検査装置のダブルモードでの動作を示す
タイムチャートである。

【図７】図１の検査装置からダブルモードでＤＵＴに与
えられる信号の出力波形図である。

【図８】図１の検査装置の時間測定モードでの動作を示
すタイムチャートである。

【図９】図１の検査装置から時間測定モードでＤＵＴに
与えられる信号の出力波形図である。

【図１０】図１の検査装置からダブル・時間測定モード
でＤＵＴに与えられる信号の出力波形図である。

【図１１】図１の検査装置のテストプログラムの一例を
示すリスト図である。

【図１２】従来の半導体メモリ検査用のテスタの概略的
な電気的構成を示すブロック図である。

【図１３】図１２のパターン発生器１の一例を示す論理
ブロック図である。

【符号の説明】

３０Ａ，３０Ｂ，３０ＣＸレジスタ３１Ａ，３１Ｂ，３１ＣＹレジスタ３２Ａ，３２Ｂ，３２ＣＣレジスタ３３Ａ，３３Ｂ，３３ＣＤレジスタ３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ，３６Ａ，３６Ｂ，５
１マルチプレクサ３５ＡＸスクランブルファイル３５ＢＹスクランブルファイル３８波形整形回路３９信号セレクタ４０レベル固定回路４３比較判定回路４４コントローラ５５比較回路５６ＯＲ回路６０ｔ０発生器６１ｔ１発生器６２ｔ２発生器６３ｔ３発生器６４遅延回路６５時間規定カウンタ６６時間計測カウンタ６７制御回路６８ＣＰＵ

Claims

【特許請求の範囲】

【請求項１】検査対象となる半導体メモリに、アドレ
スの設定と、予め設定されるパターンを有するデータの
印加による動作状態の検査とを、繰返して行うことを特
徴とする半導体メモリの検査方法。
【請求項２】検査対象となる半導体メモリに、１回目
のアドレス設定と、予め設定されるパターンを有するデ
ータの印加とを行い、予め規定される時間間隔をおい
て、２回目のアドレス設定と、予め設定されるパターン
を有するデータの印加とを行って、動作状態の検査を繰
返すことを特徴とする半導体メモリの検査方法。
【請求項３】前記動作状態の検査は、半導体メモリか
ら読出されるデータと、予め設定されるデータとを比較
して行うことを特徴とする請求項１または２記載の半導
体メモリの検査方法。
【請求項４】検査対象となる半導体メモリに、１回
目のアドレス設定、および予め設定されるパターンを有
するデータの印加を行い、予想されるデータが出力され
るか否かが判別するまでの時間を、２回目のアドレス設
定およびデータ印加を予め設定される時間間隔で繰返し
ながら計測することを、繰返して行うことを特徴とする
半導体メモリの検査方法。
【請求項５】検査対象となる半導体メモリに、１回目の
アドレス設定、および予め設定されるパターンを有する
データの印加を行い、予め規定される時間間隔をおい
て、２回目のアドレス設定、および予め設定されるパタ
ーンを有するデータの印加を行って、予想されるデータ
が出力されるか否かが判別するまでの時間を、３回目の
アドレス設定およびデータ印加を予め設定される時間間
隔で繰返しながら計測することを、繰返して行うことを
特徴とする半導体メモリの検査方法。
【請求項６】前記半導体メモリは、不揮発性メモリで
あることを特徴とする請求項１〜５のいずれかに記載の
半導体メモリの検査方法。
【請求項７】半導体メモリの動作状態を検査する装置
であって、アドレスが設定される３種類のアドレスレジスタと、コントロール信号が設定される３種類のコントロールレ
ジスタと、データが設定される３種類のデータレジスタと、３種類のアドレスレジスタ、コントロールレジスタおよ
びデータレジスタからそれぞれ１種類のレジスタを選択
して、選択されるレジスタの設定内容を出力するレジス
タ選択手段と、レジスタ選択手段によって選択されるアドレスレジスタ
の出力がアドレスとして入力され、入力されるアドレス
によって指定される記憶データを出力するアドレスメモ
リと、レジスタ選択手段からの出力と、アドレスメモリからの
出力とを選択するアドレス選択手段と、レジスタ選択手段によって選択されるコントロールレジ
スタの出力に基づいて波形整形を行い、コントロール信
号を生成する波形整形手段と、アドレス選択手段および波形選択手段からの出力と、レ
ジスタ選択手段によって選択されるデータレジスタの出
力とを、検査対象の半導体メモリに印加する出力印加手
段と、半導体メモリからの出力を予め予想されるデータと比較
する比較手段と、半導体メモリへ、出力印加手段からアドレス選択手段の
出力を印加してから、比較手段からデータの一致または
不一致を示す比較結果が出力されるまでの時間を計測す
る時間計測手段と、予め設定されるタイミングに従って、レジスタ選択手段
の選択動作、および波形整形手段のコントロール信号生
成を制御する制御手段とを含むことを特徴とする半導体
メモリの検査装置。