JP2903443B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特に被測定Ｉ
Ｃに印加される試験信号の基準となるパターンデータを
発生するパターン発生手段に改良を加えたＩＣ試験装置
に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験はパター
ン発生手段から出力される所定のパターンデータに基づ
きアドレス，データ，クロック等の各種試験信号を作成
し、それを被測定ＩＣの入力端子に出力し，それによっ
て被測定ＩＣから出力されるデータを読み取り、被測定
ＩＣの基本的動作及び機能に問題が無いかどうかを検査
するものである。

【０００４】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置６４とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６及びフェイルメモリ５７から構成さ
れる。実際のテスタ部５０には、この他にも種々の構成
部品が存在するが本明細書中では必要な部分のみが示し
てある。

【０００５】テスタ部５０とＩＣ取付装置６４との間
は、ＩＣ取付装置６４の全入出力端子数ｍに対応する複
数本（ｍ本）の同軸ケーブル等から成る信号線によって
接続され、各端子間の接続関係は図示していないリレー
マトリックスによって対応付けられており、各種信号の
伝送が所定の端子間で行なわれるように構成されてい
る。なお、この信号線は、物理的にはＩＣ取付装置６４
の全入出力端子数ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置６４は、複数個の被測定ＩＣ
６５をソケットに搭載できるように構成されている。被
測定ＩＣ６５の入出力端子とＩＣ取付装置６４の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数が２８個の被測定ＩＣ６５を
１０個搭載可能なＩＣ取付装置６４の場合は、全体で２
８０個の入出力端子を有することになる。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。

【０００８】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にバス（データバス、
アドレスバス、制御バス）６３を介して接続されてい
る。制御手段５１は、直流試験用のデータをＤＣ測定手
段５２に、ファンクション試験開始用の信号をタイミン
グ発生手段５３に、テストパターン発生用のデータ等を
パターン発生手段５４に、期待値データ等をピン制御手
段５５に、それぞれ出力する。この他にも制御手段５１
は各種データをバスを介してそれぞれの構成要素に出力
している。また、制御手段５１は、フェイルメモリ５７
及びＤＣ測定手段５２から試験結果（フェイルデータ及
び直流データ）を読み出して種々のデータ処理等を行
い、試験データを解析する。

【０００９】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置６４の被測定ＩＣ６５に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果デー
タをレジスタへ書込む。ＤＣ測定手段５２は試験結果デ
ータの書込みを終了するとエンド信号を制御手段５１に
出力する。ＤＣ測定手段５２内のレジスタに書き込まれ
た試験結果データはバス６３を介して制御手段５１に読
み取られ、そこで解析される。このようにして直流試験
は行われる。また、ＤＣ測定手段５２は、ピンエレクト
ロニクス５６のドライバ６１及びコンパレータ６２に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを出力す
る。

【００１０】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５８、
フォーマッタ５９及びコンパレータロジック回路６０の
動作速度等を制御する。従って、フォーマッタ５９から
ピンエレクトロニクス５６に出力される試験信号の出力
タイミングもタイミング発生手段５３からの高速クロッ
クに応じて制御される。パターン発生手段５４は、制御
手段５１によってメモリ内に予め設定されているマイク
ロプログラム命令に応じたパターンデータをピン制御手
段５５のデータセレクタ５８に出力する。

【００１１】ピン制御手段５５はデータセレクタ５８、
フォーマッタ５９及びコンパレータロジック回路６０か
ら構成される。データセレクタ５８は、各種の試験信号
作成データＰ１や期待値データＰ４を記憶しているメモ
リで構成されており、パターン発生手段５４からのパタ
ーンデータＰＤをアドレスとして入力し、そのアドレス
に応じた試験信号作成データＰ１及び期待値データＰ４
をフォーマッタ５９及びコンパレータロジック回路６０
にそれぞれ出力する。

【００１２】フォーマッタ５９は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５８からの試験信号作成データＰ１をいろいろ加
工して所定の印加波形をタイミング発生手段５３からの
タイミング信号に同期してピンエレクトロニクス５６の
ドライバ６１に出力する。

【００１３】コンパレータロジック回路６０は、ピンエ
レクトロニクス５６のコンパレータ６２からの被測定デ
ータＰ３と、データセレクタ５８からの期待値データＰ
４とを比較判定し、その判定結果をフェイルデータとし
てフェイルメモリ５７に出力する。

【００１４】ピンエレクトロニクス５６は、複数のドラ
イバ６１及びコンパレータ６２から構成される。ドライ
バ６１及びコンパレータ６２はＩＣ取付装置６４のそれ
ぞれの入出力端子に対して１個ずつ設けられ、信号線を
介して接続されている。すなわち、ＩＣ取付装置６４の
入出力端子の数がｍ個の場合、ドライバ６１及びコンパ
レータ６２はそれぞれｍ個で構成される。但し、メモリ
ＩＣ等を測定する場合には、アドレス端子に対してはコ
ンパレータは必要ないので、コンパレータの数が少ない
場合もある。

【００１５】ドライバ６１は、ピン制御手段５５のフォ
ーマッタ５９からの試験信号作成データＰ１に応じて、
ＩＣ取付装置６４の入出力端子、すなわち被測定ＩＣ６
５のアドレス端子、データ入力端子、チップセレクト端
子、ライトイネーブル端子等の信号入力端子に試験信号
を印加し、所望のテストパターンを被測定ＩＣ６５に書
き込む。

【００１６】コンパレータ６２は被測定ＩＣ６５のデー
タ出力端子等の信号出力端子から出力される被測定デー
タＰ３を入力し、それを制御手段５１からのストローブ
信号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、
その比較結果（ハイレベル“１”又はローレベル
“０”）をコンパレータロジック回路６０に出力する。

【００１７】フェイルメモリ５７は、コンパレータロジ
ック回路６０から出力されるフェイルデータを記憶する
ものであり、被測定ＩＣ６５と同程度の記憶容量を有す
る随時読み書き可能なＲＡＭで構成されている。フェイ
ルメモリ５７は、ＩＣ取付装置６４のデータ出力端子に
固定的に対応するデータ入出力端子を有する。例えば、
ＩＣ取付装置６４の全入出力端子数が２８０個であり、
その中の１６０個がデータ出力端子である場合には、フ
ェイルメモリ５７はこのデータ出力端子数と同じか又は
それ以上のデータ入力端子を有するメモリで構成され
る。このフェイルメモリ５７に記憶されたフェイルデー
タは制御手段５１によって読み出され、図示していない
データ処理用のメモリ回路に転送され、解析される。こ
のようにしてファンクション試験は行われる。

【００１８】図４は、図３のパターン発生手段５４の概
略構成を示すブロック図であり、図５はそのタイミング
チャート図である。フリップフロップ回路（Ｆ／Ｆ）１
は、タイミング発生手段５３からのクロックＣＬＫに同
期してパターンデータＰＤをピン制御手段５５に出力す
るものである。演算論理ユニット（ＡＬＵ）２はフリッ
プフロップ回路１のパターンデータＰＤを入力し、それ
をメモリ回路３からのマイクロプログラム命令ＭＰ１に
応じた演算処理を施し、再びフリップフロップ回路１に
取り込むものである。これによってフリップフロップ回
路１はマイクロプログラム命令ＭＰ１に応じて順次変化
するパターンデータＰＤを出力するようになる。

【００１９】メモリ回路３はＡＬＵ２の演算内容を決定
するためのマイクロプログラム命令ＭＰ１、及びタイミ
ング発生手段５３のクロックサイクルタイムを決定する
ためのマイクロプログラム命令ＭＰ２等を格納してい
る。プログラムカウンタ４は、タイミング発生手段５３
からのクロックＣＬＫをカウントし、そのカウント値Ｐ
Ｃをメモリ回路３に出力する。従って、フリップフロッ
プ回路１及びプログラムカウンタ４の動作の基準となる
クロックＣＬＫのサイクルタイムは、メモリ回路３から
タイミング発生手段５３に出力されるマイクロプログラ
ム命令ＭＰ２によって決定される。

【００２０】

【発明が解決しようとする課題】従来のパターン発生手
段５４から例えば『０』『１』『２』『３』・・・のよ
うなパターンデータＰＤを出力しようとする場合には、
まず、制御手段５１がタイミング発生手段５３に対して
パターン発生開始信号ＰＳを出力する。すると、タイミ
ング発生手段５３はクロックＣＬＫをフリップフロップ
回路１及びプログラムカウンタ４に出力し始める。ここ
で、パターン発生開始信号ＰＳを入力後最初に発生した
クロックをＣＬＫ１として、これ以降のクロックをＣＬ
Ｋ２，ＣＬＫ３，ＣＬＫ４・・・とする。

【００２１】クロックＣＬＫ１の発生した時点ではＡＬ
Ｕ動作イネーブル信号ＡＥは出力していないので、フリ
ップフロップ回路１はこのクロックＣＬＫ１，ＣＬＫ２
の入力によって不定値データ『Ｘ』をＡＬＵ２に出力し
ては再び取り込むというループ動作を行う。これと同時
にプログラムカウンタ４はクロックＣＬＫをカウントし
て、そのカウント値ＰＣとして『ｎ』『０』『１』
『２』『３』・・・を次々と出力する。

【００２２】そして、プログラムカウンタ４のカウント
値ＰＣが『０』になった時点でＡＬＵ動作イネーブル信
号ＡＥが発生する。このＡＬＵ動作イネーブル信号ＡＥ
の発生した時点のマイクロプログラム命令ＭＰ１はリセ
ットモード（ＡＬＵ＝０）なので、フリップフロップ回
路１には初期値『０』がセットされる。但し、この時点
ではフリップフロップ回路１はまだ不定値データ『Ｘ』
を出力している。これは、フリップフロップ回路１が前
回の試験動作時の最終パターンデータ『Ｘ』を格納した
ままだからである。この最終パターンデータ『Ｘ』は今
回の試験とは全く関係のないデータなので、ダミーデー
タとも呼ぶ。

【００２３】そして、次のクロックＣＬＫ３によってカ
ウント値ＰＣが『１』になると、マイクロプログラム命
令ＭＰ１はインクリメンタルモード（ＡＬＵ＝１）とな
り、ＡＬＵ２に入力するデータをインクリメント処理す
る。従って、これ以降は『０』『１』『２』『３』・・
・のようなパターンデータＰＤが次々と出力されるよう
になる。

【００２４】即ち、パターン発生手段５４はフリップフ
ロップ回路１に初期値『０』をセットする際に、必ず不
定値データ『Ｘ』を出力するために、結果として所望の
パターンデータ『０』『１』『２』『３』・・・の前に
不定値データ『Ｘ』の付加された『Ｘ』『０』『１』
『２』『３』・・・のようなパターンデータＰＤを出力
することとなる。このような不定値データ『Ｘ』の出力
によって、被測定ＩＣ６５は何らかの動作をするが、そ
の後は正しいパターンデータＰＤの出力によって問題な
く所望の試験を行うことができる。

【００２５】しかしながら、このようにパルス発生手段
が不定値データ『Ｘ』を出力している時間（サイクル）
というものは、試験とは全く関係のない無駄な時間であ
り、できることなら存在しない方が望ましい。

【００２６】本発明は上述の点に鑑みてなされたもので
あり、不定値データを発生させることなく、所望のパタ
ーンデータＰＤを直接出力することのできるパターン発
生手段を備えたＩＣ試験装置を提供することを目的とす
る。

【００２７】

【課題を解決するための手段】本発明のＩＣ試験装置
は、被測定ＩＣメモリの試験信号を作成するための基準
となるパターンデータをクロック信号に応じて記憶し、
出力するフリップフロップ回路と、このフリップフロッ
プ回路から出力される前記パターンデータを入力し、そ
れに所定の論理演算処理を施して新たなパターンデータ
として出力する論理演算ユニットと、前記被測定ＩＣの
試験開始時に最初に出力されるべきパターンデータの初
期値データを予め格納しておく初期値格納レジスタと、
前記論理演算ユニットから出力される前記パターンデー
タと前記初期値格納レジスタから出力される前記初期値
データとを入力し、前記被測定ＩＣの試験開始前は前記
初期値格納レジスタから出力される前記初期値データを
前記フリップフロップ回路に出力し、前記被測定ＩＣの
試験開始後は前記論理演算ユニットから出力される前記
パターンデータを前記フリップフロップ回路に出力する
選択回路とからなるパターン発生手段を有するものであ
る。

【００２８】

【作用】本発明のＩＣ試験装置におけるパターン発生手
段の基本的構成は、従来と同様に、被測定ＩＣメモリの
試験信号を作成するための基準となるパターンデータを
クロック信号に応じて記憶し、出力するフリップフロッ
プ回路と、このフリップフロップ回路から出力されるパ
ターンデータを入力し、それに所定の論理演算処理を施
して新たなパターンデータとして再びフリップフロップ
回路に出力する論理演算ユニットとから構成されてい
る。

【００２９】しかしながら、本発明のＩＣ試験装置にお
けるパターン発生手段では、新たに初期値格納レジスタ
と選択回路とが設けてある。初期値格納レジスタは被測
定ＩＣの試験開始時に最初に出力されるべきパターンデ
ータの初期値データを予め格納しておくものである。選
択回路は論理演算ユニットから出力されるパターンデー
タと初期値格納レジスタから出力される初期値データと
を入力し、被測定ＩＣの試験開始前は初期値格納レジス
タから出力される初期値データをフリップフロップ回路
に出力し、被測定ＩＣの試験開始後は論理演算ユニット
から出力されるパターンデータをフリップフロップ回路
に出力するものである。

【００３０】従って、被測定ＩＣの試験開始前には初期
値格納レジスタの初期値データがフリップフロップ回路
に取り込まれ、試験開始後には従来と同様にフリップフ
ロップ回路と論理演算ユニットとによって所定のパター
ンデータ発生動作が行われる。これによって、初期値設
定のために従来発生していた不定値データを発生させな
くてもよくなり、さらに、パターン発生手段の中で自動
的に初期値設定が行われるため、初期値設定処理を意識
的に行わなくても所望のパターンデータを得ることがで
きるという効果がある。

【００３１】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１は、本発明に係るＩＣ試験装置の一
実施例であるパターン発生手段の詳細構成を示す図であ
り、図３に対応したものである。図１において図３と同
じ構成のものには同一の符号が付してある。本発明に係
るパターン発生手段が従来のものと異なる点は、初期値
データＩＤをフリップフロップ回路１に格納するため
に、初期値格納レジスタ５とマルチプレクサ（ＭＵＸ）
６が新たに設けられた点である。

【００３２】初期値格納レジスタ５は、フリップフロッ
プ回路１に格納されるべきパターンデータＰＤの初期値
データＩＤを予め格納しておくためのレジスタである。
この初期値データＩＤは制御手段５１によって事前に設
定される。演算論理ユニット（ＡＬＵ）２はフリップフ
ロップ回路１のパターンデータＰＤを入力し、それにメ
モリ回路３からのマイクロプログラム命令ＭＰ１に応じ
た演算処理を施し、その演算結果データＣＤをマルチプ
レクサ６に出力する。

【００３３】なお、図示していないが、メモリ回路３と
ＡＬＵ２との間にはデコーダが存在し、このデコーダ
は、ＡＬＵ動作イネーブル信号ＡＥを入力しているとき
には、メモリ回路３からのマイクロプログラム命令を直
接ＡＬＵ２に出力し、ＡＬＵ２を演算可能状態に設定
し、逆にＡＬＵ動作イネーブル信号ＡＥを入力していな
いときには、入力データに何の演算処理も施さずにその
ままフリップフロップ回路１に出力するというスルー状
態にＡＬＵ２を設定する。このＡＬＵ動作イネーブル信
号ＡＥはプログラムカウンタ４の値が所定値になった時
点でパターン発生手段５４内部で発生される信号であ
り、マルチプレクサ６の切換え信号でもある。

【００３４】マルチプレクサ６は、初期値格納レジスタ
５からの初期値データＩＤとＡＬＵ２からの演算結果デ
ータＣＤを入力し、いずれか一方のデータをフリップフ
ロップ回路１に設定する。このとき、マルチプレクサ６
は前述のＡＬＵ動作イネーブル信号ＡＥによって切り換
え動作を行う。即ち、ＡＬＵ動作イネーブル信号ＡＥが
出力していない状態では、マルチプレクサ６は初期値格
納レジスタ５の初期値データＩＤをフリップフロップ回
路１に出力し、ＡＬＵ動作イネーブル信号ＡＥが出力し
ている状態では、ＡＬＵ２の演算結果データＣＤをフリ
ップフロップ回路１に出力するように切り換わる。

【００３５】フリップフロップ回路（Ｆ／Ｆ）１はタイ
ミング発生手段５３からのクロックＣＬＫに同期して、
格納してあるパターンデータＰＤをピン制御手段５５及
び論理演算ユニットＡＬＵ２に出力すると共に、マルチ
プレクサ６によって選択されたデータ（初期値データＩ
Ｄ又は演算結果データＣＤ）を格納する。メモリ回路３
はＡＬＵ２の演算内容を決定するためのマイクロプログ
ラム命令、及びタイミング発生手段５３のクロックサイ
クルタイムを決定するためのマイクロプログラム命令等
を格納している。

【００３６】プログラムカウンタ４は、タイミング発生
手段５３からのクロックＣＬＫをカウントし、そのカウ
ント値ＰＣをメモリ回路３に出力する。従って、フリッ
プフロップ回路１及びプログラムカウンタ４の動作の基
準となるクロックＣＬＫのサイクルタイムは、メモリ回
路３からタイミング発生手段５３に出力されるマイクロ
プログラム命令によって決定される。

【００３７】次に、図１のパターン発生手段の動作を図
２のタイミングチャート図を用いて説明する。ここで
は、パターン発生手段５４がパターンデータＰＤとして
『０』『１』『２』『３』・・・のようなインクリメン
トデータを出力する場合について説明する。

【００３８】まず、制御手段５１はタイミング発生手段
５３に対してパターン発生開始信号ＰＳを出力する。す
ると、タイミング発生手段５３はクロックＣＬＫをフリ
ップフロップ回路１及びプログラムカウンタ４に出力し
始める。ここで、パターン発生開始信号ＰＳを入力後最
初に発生したクロックをＣＬＫ１として、これ以降のク
ロックをＣＬＫ２，ＣＬＫ３，ＣＬＫ４・・・とする。

【００３９】クロックＣＬＫ１の発生した時点ではＡＬ
Ｕ動作イネーブル信号ＡＥは出力していないので、マル
チプレクサ６は初期値格納レジスタ５の初期値データＩ
Ｄをフリップフロップ回路１に出力する。従って、フリ
ップフロップ回路１はこのクロックＣＬＫ１，ＣＬＫ２
の入力によって初期値格納レジスタ５の初期値データ
『０』を取り込んではパターンデータＰＤとしてピン制
御手段５５及びＡＬＵ２に出力する。

【００４０】但し、クロックＣＬＫ１の発生時点ではフ
リップフロップ回路１はまだ不定値データ『Ｘ』を出力
する。これは、フリップフロップ回路１が前回の試験動
作時の最終パターンデータ『Ｘ』を格納したままだから
である。これと同時にプログラムカウンタ４はクロック
ＣＬＫをカウントして、そのカウント値ＰＣとして
『ｎ』『０』『１』『２』『３』・・・を次々と出力す
る。

【００４１】そして、プログラムカウンタ４のカウント
値ＰＣが『０』になった時点でＡＬＵ動作イネーブル信
号ＡＥが発生する。このＡＬＵ動作イネーブル信号ＡＥ
を入力したマルチプレクサ６は、フリップフロップ回路
１に出力するデータを初期値格納レジスタ５の初期値デ
ータＩＤからＡＬＵ２の演算結果データＣＤに切り換え
る。この切換え動作はクロックＣＫＬ２とＣＫＬ３との
間で行われる。

【００４２】また、ＡＬＵ動作イネーブル信号ＡＥの発
生によって、ＡＬＵ２はメモリ回路３のマイクロプログ
ラム命令ＭＰ１としてインクリメンタルモード（ＡＬＵ
＝１）を入力する。従って、次のクロックＣＬＫ３を入
力したフリップフロップ回路１はパターンデータＰＤと
して最初から初期値データＩＤ、すなわち『０』を出力
し、これ以降のクロックＣＬＫ４，ＣＬＫ５，ＣＬＫ６
の入力によって、インクリメント処理された演算結果デ
ータＣＤを格納しては出力するようになる。

【００４３】以上のようにしてフリップフロップ回路１
はダミーデータを出力することなく、ＡＬＵ動作イネー
ブル信号ＡＥに即して直ちに初期値データＩＤを出力す
ることが可能となる。また、メモリ回路３に格納するマ
イクロプログラム命令に初期値設定用のプログラムを格
納しなくてもよい。

【００４４】なお、上述の実施例では、ＡＬＵ動作イネ
ーブル信号ＡＥによってマルチプレクサ６の切換え動作
を行う場合について説明したが、これ以外の信号に同期
して切換えるようにしてもよい。また、初期値格納レジ
スタの初期値データとして『０』を例に説明したが、こ
れ以外の値でもよいことはいうまでもない。

【００４５】

【発明の効果】本発明によれば、初期値設定のために従
来発生していた不定値データを発生させなくてもよくな
り、さらに、パターン発生手段の中で自動的に初期値設
定が行われるようになったので、初期値設定処理を意識
的に行わなくても所望のパターンデータＰＤをすぐに出
力することができるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置の一実施例である
パターン発生手段の詳細構成を示す図である。

【図２】 図１の動作を説明するためのタイミングチャ
ート図である。

【図３】 ＩＣ試験装置の全体構成を示すブロック図で
ある。

【図４】 図３のパターン発生手段の概略構成を示す図
である。

【図５】 図４の動作を説明するためのタイミクチャー
ト図である。

【符号の説明】

１…フリップフロップ回路、２…論理演算ユニット（Ａ
ＬＵ）、３…メモリ回路、４…プログラムカウンタ、５
…初期値格納レジスタ、６…マルチプレクサ、５０…テ
スタ部、５１…制御手段、５２…ＤＣ測定手段、５３…
タイミング発生手段、５４…パターン発生手段、５５…
ピン制御手段、５６…ピンエレクトロニクス、５７…フ
ェイルメモリ、５８…データセレクタ、５９…フォーマ
ッタ、６０…コンパレータロジック回路、６１…ドライ
バ、６２…コンパレータ、６３…バス、６４…ＩＣ取付
装置、６５…被測定ＩＣ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 被測定ＩＣメモリの試験信号を作成する
   ための基準となるパターンデータをクロック信号に応じ
   て記憶し、出力するフリップフロップ回路と、 このフリップフロップ回路から出力される前記パターン
   データを入力し、それに所定の論理演算処理を施して新
   たなパターンデータとして出力する論理演算ユニット
   と、 前記被測定ＩＣの試験開始時に最初に出力されるべきパ
   ターンデータの初期値データを予め格納しておく初期値
   格納レジスタと、 前記論理演算ユニットから出力される前記パターンデー
   タと前記初期値格納レジスタから出力される前記初期値
   データとを入力し、前記被測定ＩＣの試験開始前は前記
   初期値格納レジスタから出力される前記初期値データを
   前記フリップフロップ回路に出力し、前記被測定ＩＣの
   試験開始後は前記論理演算ユニットから出力される前記
   パターンデータを前記フリップフロップ回路に出力する
   選択回路とからなるパターン発生手段を有することを特
   徴とするＩＣ試験装置。
2. 【請求項２】 前記選択回路は、前記論理演算ユニット
   に対する動作イネーブル信号に同期して動作することを
   特徴とする請求項１に記載のＩＣ試験装置。