JP2002517762A - アモルファス論理を有する集積回路テスタ - Google Patents

アモルファス論理を有する集積回路テスタ

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JP2002517762A
JP2002517762A JP2000553821A JP2000553821A JP2002517762A JP 2002517762 A JP2002517762 A JP 2002517762A JP 2000553821 A JP2000553821 A JP 2000553821A JP 2000553821 A JP2000553821 A JP 2000553821A JP 2002517762 A JP2002517762 A JP 2002517762A
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スリジンスキー・ローマン・エイ
ディントマン・ブライアン・ジェイ
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    • G01R31/3181—Functional testing
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    • G01R31/316—Testing of analog circuits

Abstract

(57)【要約】 汎用集積回路（Ｉ）用テスタ（１０）は一組のチャネル（１８）を有するが、それぞれのチャネルは被測定Ｉデバイス（ＤＵＴ）の入力又は出力ピンに一つずつ対応している。各チャネル（１８）は、ＤＵＴのＩ／Ｏピン（１４，１６）に測定信号を供給するか、又は、Ｉ／Ｏピン（１４，１６）に現れるＤＵＴ出力信号をサンプリングしその大きさ又は論理ステートを表すサンプリングデータを生成するようにホストコンピュータによってプログラムされている。テスタ（１０）は、また、一組の入出力ターミナル（２８）とその入出力ターミナルを相互接続するプログラム可能な論理回路を具備したアモルファス論理回路（ＡＬＣ）を有する。ＡＬＣの入出力ターミナルのうちのあるものは、各チャネル（１８）で生成されたサンプリングデータを受け取るが、他のＡＬＣターミナルは制御信号を直接にそれぞれのチャネル（１８）に送る。他のＡＬＣターミナルは、データをホストコンピュータに転送する。

Description

【発明の詳細な説明】
【０００１】発明の背景 本発明は、一般的には集積回路（ＩＣ）テスタに関するが、特には獲得した測
定データのリアルタイム分析をするためのアモルファス論理を有するＩＣテスタ
に関する。
【０００２】 関連技術の説明 代表的な「パーピン型」の汎用集積回路（ＩＣ）テスタは一組のチャネルを有
するが、それぞれのチャネルは被測定ＩＣデバイス（ＤＵＴ）の個々のピンに対
応している。測定中何度も、それぞれのチャネルは、ＤＵＴピンに測定信号を送
るか、若しくは、ＤＵＴ出力信号をサンプリングしてＤＵＴ出力信号のステート
又は大きさを表すサンプリングデータを生成する。ホストコンピュータは、それ
ぞれのチャネルを個別にプログラミングして、測定中に何をなすべきか、そして
、何時それをすべきかを各チャネルに知らせる。そして、ホストコンピュータは
、開始信号ＳＴＡＲＴをすべてのチャネルに同時に送って、それらに測定の開始
を知らせる。測定中、すべてのチャネルは独立して作動するが、それらはそれぞ
れマスタクロック信号に関連してその測定活動のタイミングを取り、その結果す
べてのＤＵＴピンにおける測定活動が同期される。
【０００３】 データが各チャネルによって取られているときにリアルタイムで各チャネルに
よって得られたデータを分析できるテスタを使用することが望ましい。そのよう
にする際に、ＤＵＴが不良であることが判明した時点でテスタは直ちに測定を停
止できる。このことは、テスタがいずれかのサンプリングデータを分析する前に
ＤＵＴに対する完全な測定を完了しなくてはならない場合に比べて、より直ちに
他のＩＣを測定するためにテスタを利用できるようにする。ある種のテスタにお
いて、ＤＵＴ出力信号をサンプリングするそれぞれのチャネルは、それが生成す
る各サンプリングデータ値をＤＵＴが適正に作動されていた場合に予想される値
と比較する。サンプリングデータ値がその予想値と合っていない場合、チャネル
はＤＵＴが測定に不合格であったとの信号をホストコンピュータに送る。そして
、ホストコンピュータは他のチャネルに信号を送って測定を停止し、ＤＵＴを測
定に不合格であったものとして記録を取り、ＤＵＴ搬送装置に信号を送って測定
すべき次のＤＵＴをテスタ内の所定の位置に移動させ、そして、新たな測定を開
始するように各チャネルに信号を送る。ＤＵＴが測定に合格すると、チャネルの
うちの一つ、又は幾つかの中央の資源が測定が完了したとの信号をホストコンピ
ュータに送る。
【０００４】 ある種の測定は、獲得したサンプリングデータのより複雑な分析を必要とする
。例えば、入力アナログ測定信号の経時変化する大きさを表すＮビットの一連の
デジタル出力ワードを生成するＡ／Ｄコンバータを測定するときには、ホストコ
ンピュータにＡ／Ｄコンバータの出力シーケンスに対して離散フーリエ分析を行
い、その周波数成分を決定することを必要とする。ある種の特定用途のテスタは
、それらが獲得したデータを直ぐに分析するためのハードウェア論理を専用に確
保して獲得したデータをリアルタイムで前記専用ハードウェア論理に至急送出す
るためのそれぞれのチャネルからのダイレクトパスを有していたので、リアルタ
イムで複雑なデータ分析を実行することが可能である。しかしながら、汎用のテ
スタにおいては、獲得したデータを分析するための中央の専用ハードウェア論理
システムが存在しない。ホストコンピュータは、獲得したデータを分析するよう
にプログラミングされてはいるが、ホストコンピュータは、特に、データが急速
に発生され続けている場合には、リアルタイムでデータを獲得して分析すること
ができない。ホストコンピュータは、リアルタイムで分析を行うためにはあまり
にも低速である。また、ホストコンピュータは、主に、シングルパラレルバスを
介して各チャネルと通信しており、そのような制限されたデータパスはホストが
リアルタイムで各チャネルから大量の測定データを獲得することを不可能にする
。ホストコンピュータがチャネルのサンプリングデータをリアルタイムにアクセ
スして分析することができないので、それぞれのチャネルは単純にその獲得した
サンプリングデータを測定中にローカル獲得メモリに記憶する。そして、ホスト
コンピュータは測定が完了した時点で各チャネルの獲得メモリ内のデータを読み
込んで分析する。
【０００５】 必要なのは、チャネルが測定データを獲得したときにチャネルからそれを得る
ことができる汎用のＩＣテスタであって、そのサンプリングデータに対してリア
ルタイムの分析を行うようにプログラムされ得るものである。
【０００６】発明の要約 本発明に関する汎用の集積回路（ＩＣ）テスタは一組のチャネルを有するが、
それぞれのチャネルは被測定ＩＣデバイス（ＤＵＴ）の個々の入出力ピン又はタ
ーミナルに対応している。それぞれのチャネルは、ＤＵＴピンに測定信号を供給
するか、若しくは、前記ピンに現れるＤＵＴ出力信号をサンプリングしてその大
きさ又は論理ステートを表すサンプリングデータを生成する。測定の開始前に、
ホストコンピュータはプログラミングデータを従来のコンピュータバスを介して
、各チャネルに転送し該チャネルにどのようにしてその出力測定信号を制御する
のかを知らせ、更に、出力信号を何時サンプリングするのかを知らせる。
【０００７】 ＩＣテスタは、また、一組の入出力ターミナルと該入出力ターミナルに相互接
続されたプログラム可能な論理回路を有するタイプの従来のアモルファス論理回
路（ＡＬＣ）を有する。該論理回路は様々な手段のうちのいずれかにおいてＡＬ
Ｃの入力ターミナルに現れる入力データを処理して、ＡＬＣ出力ターミナルにお
いて出力データを生成するようにプログラムされる。ＡＬＣ入出力ターミナルの
幾つかは、テスタチャネルと接続されているのでＡＬＣがサンプリングデータを
直接各チャネルから受け取ることができ、更に、ＡＬＣは各チャネルに直接制御
信号を送ることができる。他のＡＬＣターミナルは、コンピュータバスインタフ
ェースと接続されてホストコンピュータがＡＬＣと通信することを可能にする。
【０００８】 ホストコンピュータが測定をするように各チャネルをプログラムするとき、ホ
ストコンピュータは、また、ＡＬＣをプログラムしてチャネルがそれを生成する
ときの測定データを獲得して分析するようにし、測定中における各チャネルの各
種の作動を制御し、更に、ホストと通信して、例えば、何時測定が完了するかを
示し、また、測定結果を提供するようにする。
【０００９】 したがって、ＩＣ出力データを獲得してそれをリアルタイムでフレキシブルに
分析できるプログラム可能な汎用ＩＣテスタを提供することが本発明の目的であ
る。
【００１０】 本明細書の結論部分は本発明の主題を特に指摘し明確にその権利を主張してい
る。しかし、いわゆる当業者は、同じ参照符号が同じ部材を指し示している添付
の図面を参照して明細書の残りの部分を読むことによって、本発明の構成と操作
方法の双方を、さらにその効果と目的も併せて、最もよく理解するだろう。
【００１１】好適な実施の形態の説明 図１は、被測定ＩＣデバイス（ＤＵＴ）１２を測定するための、本発明に関す
る汎用集積回路（ＩＣ）テスタ１０をブロック図形式で図示している。ＤＵＴ１
２は、アナログ入出力（Ｉ／Ｏ）ターミナル１４とデジタルＩ／Ｏターミナル１
６を有することができる。テスタ１０は、それぞれのＤＵＴアナログＩ／Ｏター
ミナル１４に対して少なくとも一つのアナログチャネル１８と、それぞれのＤＵ
ＴデジタルＩ／Ｏターミナル１６に対して少なくとも一つのデジタルチャネル２
０を有する。測定中、それぞれのアナログチャネル１８は経時変化するアナログ
測定信号をＤＵＴ１２の対応するアナログターミナル１４に送ることができる。
それぞれのアナログチャネルは、また、ＤＵＴ１２によってターミナル１４に生
成されたアナログ信号をデジタル化して、ＤＵＴ出力信号の経時変化する挙動を
表す出力波形データシーケンスを生成することができる。同様に、それぞれのデ
ジタルチャネル２０は、経時変化するデジタル測定信号を対応するデジタルター
ミナル１６に送ることができ、及び／又は、前記ターミナル１６に生成されたＤ
ＵＴ１２のデジタル出力信号を繰り返しサンプリングして、その論理ステートを
決定し、更に、ＤＵＴ出力信号の経時変化する挙動を表すデータシーケンスを生
成することができる。
【００１２】 ホストコンピュータ２２は、測定開始前に、従来のパラレルコンピュータバス
２４を介してプログラミングデータを各チャネル１８と２０に送り、各チャネル
に測定中に何をすべきかを知らせる。タイミング信号発生器２６は、一組の周期
的タイミング信号ＴＳを測定中に各チャネル１８と２０に供給し、チャネル１８
と２０はタイミング信号ＴＳをそれらの測定作業のタイミングを取るときの基準
として使用する。ホストコンピュータ２２は、測定開始前にプログラミングデー
タをバス２４を介してタイミング信号発生器２６に供給することによって、タイ
ミング信号ＴＳの周波数を設定する。
【００１３】 それぞれのチャネル１８と２０は、例えば、プログラム可能なゲートアレイの
ような従来のアモルファス論理回路（ＡＬＣ）３０のＩ／Ｏターミナル２８に接
続される。ＡＬＣ３０は、一組のＩ／Ｏターミナル２８と、そのＩ／Ｏターミナ
ル２８に相互接続されている論理ゲートの内部アレイを有する。論理ゲートアレ
イは入力ターミナルとして作動するそれらのＩ／Ｏターミナル２８においてデジ
タル入力データ及び信号を受け取り、それに対する論理応答時に出力ターミナル
として作動するＩ／Ｏターミナル２８において出力データを生成する。測定開始
前に、ホストコンピュータ２２は、データをＡＬＣ３０のプログラミングターミ
ナル３４に送り、ＡＬＣ３０の入出力データ間の所望の論理的関係を確立するよ
うにその内部論理ゲートアレイを構成する。それぞれのチャネル１８と２０はＡ
ＬＣの入力データとしてのそのデータシーケンスをＡＬＣ３０の一組のＩ／Ｏタ
ーミナル２８に供給する。タイミング信号ＴＳは、また、他のＡＬＣターミナル
２８への入力データとして提供される。バスインタフェース回路３２は、幾つか
のＡＬＣターミナル２８において生成された出力データをホストコンピュータ２
２にバス２４を介して転送する。
【００１４】 テスタ１０は、また、ホストコンピュータ２２によってバス３４を介してか、
及び／又は幾つかのＩ／Ｏターミナル２８を介してＡＬＣ３０によってリードラ
イトアクセスされる一組のランダムアクセスメモリ（ＲＡＭ）３６を有する。一
組のコネクタ３８は、コネクタ３８にプラグ差込みができる他の資源４０に様々
なＡＬＣのＩ／Ｏターミナル２８を連結することができる。コネクタ３８は、ま
た、資源４０をバス２４に連結し、タイミング信号ＴＳを資源４０に送信する。
コネクタ３８にプラグ差込みされる他の資源４０は、例えば、別のメモリ、又は
、別のアモルファス論理回路のような高速信号処理デバイス、プログラム可能な
専用デジタルフィルタ、デジタルパターン発生器、カウンタ及びハードウェア論
理回路等を含んでいる。そのような高速信号処理デバイスは、獲得した測定信号
のリアルタイム処理を実施する際にアモルファス論理回路３０を補助することが
できる。プログラム可能なコンピュータのような一又はそれ以上のソフトウェア
プログラム可能なデバイスは、また、それらがリアルタイム以外で獲得した測定
データを処理する必要がある場合には、コネクタ３８にプラグ差込みされる。
【００１５】 測定開始前にチャネル１８と２０をプログラムするときに、ホストコンピュー
タ２２は、また、バス２４とバスインタフェース３２を介してプログラミングデ
ータをＡＬＣ３０のターミナル３４に送る。そのプログラミングデータはＡＬＣ
３０をプログラムして、それぞれのＩ／Ｏターミナル２８に届いた入力データを
論理的に処理をして他のＩ／Ｏターミナル２８において出力データを生成する。
ホストコンピュータ２２は、また、データをＲＡＭ３６の色々なアドレスに書き
込み、コネクタ３８を介してバス２４に接続されたいずれかのプログラム可能な
資源４０にプログラミングデータを提供することができる。
【００１６】 測定を実行するようにテスタ１０をプログラムした後で、ホストコンピュータ
は開始コマンドＳＴＡＲＴをバス２４を介してバスインタフェース３２に送る。
バスインタフェース３２は、ＡＬＣ３０のＩ／Ｏターミナル２８へ開始信号パル
スを送ることによって応答する。ＡＬＣ３０は、開始信号をすべてのチャネル１
８と２０に配信することによって、開始信号に応答するようにプログラムされ得
る。チャネル１８と２０は開始信号に答えて、すべてのチャネルの測定作業はタ
イミング信号ＴＳに同期された状態でそれらのプログラムされた測定作業を実施
する。測定中、ＤＵＴ１２の出力信号をサンプリングするアナログチャネル１８
とデジタルチャネル２０は、それらが生成する波形データシーケンスをＡＬＣ３
０のターミナル２８に送ることができる。ＡＬＣ３０は、それが波形データシー
ケンスを受信したときに波形データシーケンスを分析して、ＤＵＴ出力信号の特
性を決定し、その後、バスインタフェース３２とバス２４を介して出力データを
ホスト２２に送りその分析結果を報告するようにプログラムされ得る。測定中に
、ＡＬＣ３０は、また、チャネル１８と２０からの入力データに応答して、制御
信号をチャネル１８と２０に転送しそれらの作業過程を監督する。測定中、ＡＬ
Ｃ３０は、ＲＡＭ３６をリードライトアクセスして波形データシーケンスを分析
するときに資源４０を利用するようにしてもよい。
【００１７】 テスタ１０のアーキテクチュアは、それが測定データを獲得して処理する方法
やそれが測定データに応答する方法において大きな汎用性を付与する。例えば、
ＤＵＴ１２がアナログ入力ターミナル１４のうちの一つに提供されたアナログ波
形をデジタル化して、そのデジタル出力ターミナル１８のうちの８つに８ビット
の出力データワードシーケンスを生成するための８ビットのアナログ−デジタル
コンバータであることを想定して下さい。アナログチャネル１８のうちの一つを
使用してアナログ波形をそのアナログターミナル１４に送り、そのデジタルチャ
ネルのうちの８つを用いて該８つのデジタル出力ターミナルに現れるＤＵＴ出力
データビットを周期的にサンプリングして波形データシーケンスを生成すること
によって、ＤＵＴ１２の挙動を測定することが可能である。例えば、ＡＬＣ３０
は、波形データシーケンスに対して離散フーリエ分析を実施して、その周波数成
分を決定するようにプログラムされる。
【００１８】 ＤＵＴ１２に対するアナログ測定信号入力を生成するアナログチャネル１８は
、ＡＬＣ３０によって供給された入力波形データシーケンスをアナログ測定信号
に変換するためのデジタル−アナログコンバータを有する。ホストコンピュータ
２２は、テスタ１０をプログラミングして幾つかの方法でその波形データシーケ
ンスを生成する。それは、例えば、ＡＬＣ３０の内部論理システムの幾つかをプ
ログラムして直接的にデータシーケンスを発生するようにしてもよい。ホストコ
ンピュータ２２は測定前にＲＡＭ３６のうちの一つにデータシーケンスを予めロ
ードしておき、ＡＬＣ３０をプログラムしてそのデータシーケンスを前記ＲＡＭ
から読み出してそれを測定中にアナログチャネルに送ることもできる。さもなけ
れば、プログラム可能なパターン発生器がコネクタ３８にプラグ差込みされてい
る場合には、ホストコンピュータ２２はそのパターン発生器をプログラムして波
形データシーケンスを発生し、そして、ＡＬＣ３０をプログラムしてそのシーケ
ンスを適切なアナログチャネル１８に送るようにしてもよい。
【００１９】 ＤＵＴ１２の出力波形データシーケンスを獲得する各デジタルチャネル２０は
、それらがそれぞれ８ビットワードのそのデータシーケンスを獲得したときにそ
れをＡＬＣ３０に送る。ホストコンピュータ２２はＡＬＣ３０をプログラムして
幾つかの方法でＤＵＴ出力データシーケンスを処理することができる。リアルタ
イム分析が必要でない場合には、ホストコンピュータ２２はＡＬＣ３０をプログ
ラムして単純にデータシーケンスを一又はそれ以上のＲＡＭ３６に書き込むよう
にしてもよい。測定終了後、ホストコンピュータはそのデータシーケンスをＲＡ
Ｍ３６から読み込み必要な分析を実行することができる。リアルタイム分析が必
要である場合には、ホストコンピュータ２２はＡＬＣ３０をプログラムしてデー
タをデジタルチャネル２０から受け取ったときにデータに対するフーリエ分析を
直接実行して、測定完了後のホストへの引き続いての配信のためにその分析結果
をＲＡＭ３６に記憶する。フーリエ分析の一部又はすべてを実施することができ
るデジタルフィルタ又は他の資源４０がソケット３８にプラグ差込みされている
場合、ホストコンピュータ２２はＡＬＣ３０をプログラムして入力データを前記
資源４０に送ると共に、該資源の出力データを受け取って更なる処理を行うこと
が可能である。
【００２０】 ホストコンピュータ２２はテスタ１０をプログラムして、デジタルデータシー
ケンスをＤＵＴ１２に送るように一組のデジタルチャネル２０をプログラムし、
アナログチャネル１８のうちの一つのデジタイザを用いてＤＵＴのアナログ出力
信号をデジタル化し、そして、ＡＬＣ３０をプログラムして前記アナログチャネ
ル１８によって生成された波形データシーケンスを分析することによって、アナ
ログ方法によってデジタル−アナログコンバータを測定することができる。
【００２１】 ＤＵＴ出力波形データの分析が、比較的に低速なホストコンピュータ２２によ
るよりもむしろ、アモルファス論理回路３０又は他の各種の資源４０の比較的に
高速のハードウェア論理システムによって実行されるので、測定が完了された後
の非常に低速で行われるよりもむしろ、分析はデータが獲得されたときにリアル
タイムで実行される。測定が獲得したデータのリアルタイム処理と「非リアルタ
イム」処理の双方を含んでいる場合、テスタのアーキテクチュアはリアルタイム
処理装置と非リアルタイム処理装置の間の柔軟な相互作業を可能にする。測定中
に、データ処理タスクのうちのリアルタイム部分は、アモルファス論理回路３０
又は他の高速のハードウェア論理資源４０によって実行される。データ処理タス
クのうちの非リアルタイム部分は、後でホストコンピュータ２２又はコンピュー
タによって実行されるか、又は、コネクタ３８を介してアクセスされる他の比較
的に低速のデータ処理資源によって実行される。このことは、他のデバイスの測
定を開始するためにテスタを利用可能にする。
【００２２】 プログラム可能な論理アレイやプログラム可能なゲートアレイのようなアモル
ファス論理回路と、広範なデジタル信号処理用途に使用するためにそれらがプロ
グラムされる方法は当業者には周知であるので、図１のＡＬＣ３０はこれ以上詳
しく説明しない。ホストコンピュータ２２、タイミング信号発生器２６、バスイ
ンタフェース回路３２、ＲＡＭ３６、そして、例えばプログラム可能なコンピュ
ータやプログラム可能な専用デジタルフィルタやデジタルパターン発生器やカウ
ンタやハードウェア論理回路のような資源４０も当業者には周知であり、これ以
上ここでは詳述しない。
【００２３】 図２は図１のアナログテスタチャネル１８をブロック図形式で図示している。
アナログチャネル１８は、それぞれがシーケンサ５４によって制御されている、
デジタル−アナログコンバータ（ＤＡＣ）５０とデジタイザー５２を有する。Ｄ
ＡＣ５０は、図１のＡＬＣ３０からの入力波形データに応答して、その入力デー
タの値によって制御される大きさの出力アナログ信号を生成する。シーケンサ５
４は、制御信号をＤＡＣ５０に転送し図１のＡＬＣ３０から何時入力データを獲
得すべきか、ＤＵＴ入力ターミナルを何時ドライブすべきか、そして、その出力
信号を何時トライステートすべきかをＤＡＣに知らせる。デジタイザー５２はシ
ーケンサ５４からの制御信号に応答して、ＤＵＴ出力信号をサンプリングしＤＵ
Ｔ出力信号の大きさを表すデータ値を図１のＡＬＣ３０に送る。バス２４を経由
したホスト２２からのデータによってプログラムされたシーケンサ５４は、ＴＳ
タイミング信号に関連してその出力制御信号のタイミングを取る。図１のＡＬＣ
３０からの制御信号は、そのプログラムされた一連の作業を何時始めて何時終了
し何時分岐するのかをシーケンサ５４に知らせる。プログラム可能なシーケンサ
やＤ／Ａコンバータやデジタイザは当業者には周知であるので、デバイス５０，
５２，５４はこれ以上詳しくは説明しない。
【００２４】 図３は図１のデジタルテスタチャネル２０をブロック図形式で図示している。
テスタチャネル２０は、バス２４経由で図１のホストからのベクタデータシーケ
ンスを記憶するためのベクタメモリ６０を有する。測定は一連の測定サイクルで
構成され、ベクタデータシーケンスのそれぞれの「ベクタ」はチャネルが１測定
サイクル中に実施すべき一つの作業又は一組の作業を示すデータワードである。
測定の開始において、図１のＡＬＣ３０は開始信号をシーケンサ６１に転送して
それぞれの測定サイクルの開始を示すタイミング信号ＴＳのうちの一つに応答し
て、ベクタメモリ６０にアドレス読み込みを始めるようにシーケンサに知らせる
。シーケンサ６１からのそれぞれの入力アドレスに応じて、ベクタメモリ６０は
タイミング及びフォーマッティング回路６２に次の測定サイクルのためのベクタ
を読み出す。タイミング及びフォーマッティング回路６２は、測定開始前に提供
されたホストコンピュータ２２（図１）からの入力プログラミングデータによっ
て決定された方法で前記ベクタをデコードして、ドライブ回路６４及び／又は比
較回路６６への制御信号入力を生成する。
【００２５】 ドライブ回路６４はＤＵＴへの測定信号入力を発生する。タイミング及びフォ
ーマッティング回路６２へのベクタ入力は、測定中にドライブ回路６４に信号を
送ってその出力測定信号のステートを何時変更するかを前記タイミング及びフォ
ーマッティング回路に知らせる。その測定信号は、論理的にハイであるか、論理
的にローであるか、又は、トライステートのいずれかにすることができる。
【００２６】 比較回路６６はＤＵＴ出力信号をサンプリングしてそのステートを決定する。
タイミング及びフォーマッティング回路６２へのベクタ入力は、また、測定中に
それが比較回路６６に信号を送ってＤＵＴ出力信号を何時サンプリングするかを
前記タイミング及びフォーマッティング回路に知らせる。ある作動モードにおい
ては、タイミング及びフォーマッティング回路６２は、「予測」データを比較回
路６６に供給して、それぞれの測定サイクルに対してＤＵＴ出力信号の予測され
る論理ステートを示す。ＤＵＴ出力信号が予測されるステートでないと比較回路
６６が決定したとき、それは図１のＡＬＣ３０への不合格信号入力ＦＡＩＬをア
サートする。他の作動モードにおいては、比較回路６６は単純にＤＵＴ出力デー
タステートをサンプリングし、サンプリングされた信号ステートを示すデータビ
ットを直接ＡＬＣ３０に送り、ＤＵＴ出力信号のステートがハイでもローでもな
い場合には不合格信号ＦＡＩＬをアサートする。図１のホストコンピュータ２２
からのデータによってプログラムされたレベル発生器６８は、基準電圧信号をド
ライブ回路６４と比較回路６６に供給し、ハイ論理レベルとロー論理レベルを示
す。
【００２７】 図１のＡＬＣ３０は、それがその作動をスタートし、分岐し、停止させるよう
にするシーケンサ６１に制御信号を供給し、シーケンサ６１は制御信号をＡＬＣ
３０に送り返して測定の終了に達した時点を示すようにプログラムされる。
【００２８】 図３のデジタルチャネル２０の構成要素６０，６１，６２，６４，６８は当業
者には周知であるので、これ以上詳しくは説明しない。
【００２９】 ＤＵＴ出力信号の挙動を表す波形データのリアルタイムデータ分析を実施する
ためのアモルファス論理を採用した集積回路テスタを前記のように明示し説明し
てきた。前記明細書は本発明の好適な実施の形態を記載してきたものであるが、
当業者は、本発明から逸脱することなく、そのより広範な諸相において前記の実
施の形態に多くの改変をなすことが可能である。したがって、添付の特許請求の
範囲は、本発明の真の範囲や精神の範囲内にある前記のような改変をすべて保護
することを意図したものである。
【図面の簡単な説明】
【図１】 被測定集積回路（ＩＣ）デバイス（ＤＵＴ）を測定するための本発明に関する
汎用ＩＣテスタをブロック図形式で図示している。
【図２】 図１のアナログテスタチャネルをより詳細なブロック図形式で図示している。
【図３】 図１のデジタルテスタチャネルをより詳細なブロック図形式で図示している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディントマン・ブライアン・ジェイ アメリカ合衆国，オレゴン州 97013，キ ャンビー，エヌ ダブリュー ベーカー ドライブ 2375 Ｆターム(参考） 2G132 AA01 AB02 AC03 AE14 AE23 AL09

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 被測定集積回路（ＩＣ）デバイス（ＤＵＴ）であって複数の
    入力ターミナルと出力ターミナルを有し、前記ＤＵＴ入力ターミナルにおいて受
    信したＤＵＴ入力信号に応答して、前記ＤＵＴ出力ターミナルにＤＵＴ出力信号
    を生成するものに対して測定を実行する集積回路（ＩＣ）テスタであって、前記
    ＩＣテスタが、 複数の第１のテスタチャネルであって、それぞれが前記ＤＵＴ入力ターミナル
    のうちの対応するものに接続され、第１の入力プログラミングデータによってプ
    ログラムされて測定中に経時変化する測定信号を対応するＤＵＴ入力ターミナル
    に供給するものと、 複数の第２のテスタチャネルであって、それぞれが前記ＤＵＴ出力ターミナル
    のうちの対応するものに接続され、第２の入力プログラミングデータによってプ
    ログラムされて対応するＤＵＴ出力ターミナルから転送されたＤＵＴ出力信号の
    経時変化する挙動を表すデータシーケンスを生成するものと、 アモルファス論理回路（ＡＬＣ）であって、複数のＡＬＣ入力ターミナルと複
    数のＡＬＣ出力ターミナルと第３の入力プログラミングデータによって決定され
    る方法で前記ＡＬＣ入力ターミナルと複数のＡＬＣ出力ターミナルの間を相互接
    続する複数の論理ゲートを有し、前記論理ゲートが前記ＡＬＣ入力データを受け
    取って、それらが相互接続されている方法に関連して前記ＡＬＣ入力データへの
    論理応答時に前記ＡＬＣ出力データを生成するものであり、前記ＡＬＣ入力ター
    ミナルがＡＬＣ入力データとして前記第２のチャネルのそれぞれによって生成さ
    れたデータシーケンスを受け取り、そして、前記ＡＬＣが前記ＡＬＣ出力ターミ
    ナルにおいて、その入力ターミナルへ供給されたサンプリングデータシーケンス
    への論理応答時にＡＬＣ出力データを生成するものを有するＩＣテスタ。
  2. 【請求項２】 更に、前記測定に先立って前記第１と第２と第３のプログラ
    ミングデータを出力として生成するコンピュータと、 前記第１のプログラミングデータを前記第１のテスタチャネルに、前記第２の
    プログラミングデータを前記第２のテスタチャネルに、そして、前記第３のプロ
    グラミングデータを前記ＡＬＣに搬送するバス手段とを有することを特徴とする
    前記請求項１に記載のＩＣテスタ。
  3. 【請求項３】 前記バス手段が、また、前記ＡＬＣ出力データの少なくとも
    一部を前記コンピュータに搬送することを特徴とする前記請求項２に記載のＩＣ
    テスタ。
  4. 【請求項４】 前記ＡＬＣ出力データが前記少なくとも一つのＤＵＴ出力信
    号の特性を表していることを特徴とする前記請求項１に記載のＩＣテスタ。
  5. 【請求項５】 更に、前記ＡＬＣ入出力ターミナルのうちの一つずつに接続
    されたメモリ手段であって、前記ＡＬＣ出力ターミナルにおいて生成されたＡＬ
    Ｃ出力データを受け取って記憶し、記憶されたデータを読み出して前記ＡＬＣ入
    力ターミナルにおいてそれをＡＬＣ入力データとして提供するものを有すること
    を特徴とする前記請求項１に記載のＩＣテスタ。
  6. 【請求項６】 更に、ＡＬＣ出力データを受け取って処理しＡＬＣ入力デー
    タを生成するハードウェアデータ処理手段と、 前記ハードウェアデータ処理手段を収容して保持するコネクタ手段であって、
    前記ハードウェアデータ処理手段を前記ＡＬＣ入出力ターミナルのうちの一つず
    つに接続し、そして、前記ＡＬＣからのＡＬＣ出力データを前記ハードウェアデ
    ータ処理手段に送り、そして、前記ハードウェアデータ処理手段からのＡＬＣ入
    力データを前記ＡＬＣに送るものを有することを特徴とする前記請求項１に記載
    のＩＣテスタ。
  7. 【請求項７】 更に、データシーケンスを発生するためのデータ発生手段と
    、 前記データ発生手段を収容して保持するコネクタ手段であって、前記データ発
    生手段を前記ＡＬＣ入力ターミナルのうちの一つずつに接続し、そして、前記デ
    ータシーケンスをＡＬＣ入力データとして前記ＡＬＣに送るものを有することを
    特徴とする前記請求項１に記載のＩＣテスタ。
  8. 【請求項８】 前記第１と第２のテスタチャネルのそれぞれが、また、前記
    ＡＬＣ出力ターミナルのうちの少なくとも一つに接続されてＡＬＣ出力データを
    受信し、前記第１と第２のテスタチャネルのそれぞれによって受信された出力デ
    ータがそれらの作動を制御することを特徴とする前記請求項１に記載のＩＣテス
    タ。
  9. 【請求項９】 被測定集積回路（ＩＣ）デバイス（ＤＵＴ）であって複数の
    入力ターミナルと出力ターミナルを有し、前記ＤＵＴ入力ターミナルにおいて受
    信したＤＵＴ入力信号に応答して、前記ＤＵＴ出力ターミナルにおいてＤＵＴ出
    力信号を生成するものに対して測定を実行する集積回路（ＩＣ）テスタであって
    、前記ＩＣテスタが、 複数の第１のテスタチャネルであって、それぞれが前記ＤＵＴ入力ターミナル
    のうちの対応するものに接続され、第１の入力プログラミングデータによってプ
    ログラムされて第１の入力制御データに応じて測定中に経時変化する測定信号を
    対応するＤＵＴ入力ターミナルに供給するものと、 複数の第２のテスタチャネルであって、それぞれが前記ＤＵＴ出力ターミナル
    のうちの対応するものに接続され、第２の入力プログラミングデータによってプ
    ログラムされて第２の入力制御データに応じて対応するＤＵＴ出力ターミナルか
    ら転送されたＤＵＴ出力信号の経時変化する挙動を表すデータシーケンスを生成
    するものと、 アモルファス論理回路（ＡＬＣ）であって、複数のＡＬＣ入力ターミナルと複
    数のＡＬＣ出力ターミナルと第３の入力プログラミングデータによって決定され
    る方法で前記ＡＬＣ入力ターミナルと複数のＡＬＣ出力ターミナルの間を相互接
    続する複数の論理ゲートを有し、前記論理ゲートが前記ＡＬＣ入力データを受け
    取って、それらが相互接続されている方法に関連して前記ＡＬＣ入力データへの
    論理応答時に前記ＡＬＣ出力データを生成するものであり、前記ＡＬＣ入力ター
    ミナルがＡＬＣ入力データとして前記第２のチャネルのそれぞれによって生成さ
    れたデータシーケンスを受け取り、そして、前記ＡＬＣが前記ＡＬＣ出力ターミ
    ナルにおいて、その入力ターミナルへ供給されたサンプリングデータシーケンス
    への論理応答時にＡＬＣ出力データを生成し、前記ＡＬＣ出力ターミナルのうち
    の少なくとも一つが前記第１と第２のテスタチャネルに接続されて、前記第１と
    第２の入力制御データとしてＡＬＣ出力データを送るものを有するＩＣテスタ。
  10. 【請求項１０】 更に、前記測定に先立って前記第１と第２と第３のプログ
    ラミングデータを出力として生成するコンピュータと、 前記第１のプログラミングデータを前記第１のテスタチャネルに、前記第２の
    プログラミングデータを前記第２のテスタチャネルに、そして、前記第３のプロ
    グラミングデータを前記ＡＬＣに搬送するバス手段とを有することを特徴とする
    前記請求項９に記載のＩＣテスタ。
  11. 【請求項１１】 前記ＡＬＣ出力データの少なくとも一部が前記ＤＵＴ出力
    信号のうちの少なくとも一つの特性を表していることを特徴とする前記請求項９
    に記載のＩＣテスタ。
  12. 【請求項１２】 更に、前記ＡＬＣ入出力ターミナルのうちの一つずつに接
    続されたメモリ手段であって、前記ＡＬＣ出力ターミナルにおいて生成されたＡ
    ＬＣ出力データを受け取って記憶し、記憶されたデータを読み出して前記ＡＬＣ
    入力ターミナルにおいてそれをＡＬＣ入力データとして提供するものを有するこ
    とを特徴とする前記請求項９に記載のＩＣテスタ。
  13. 【請求項１３】 更に、ＡＬＣ出力データを受け取って処理してＡＬＣ入力
    データを生成するハードウェアデータ処理手段と、 前記ハードウェアデータ処理手段を収容して保持するコネクタ手段であって、
    前記ハードウェアデータ処理手段を前記ＡＬＣ入出力ターミナルのうちの一つず
    つに接続し、そして、前記ＡＬＣからのＡＬＣ出力データを前記ハードウェアデ
    ータ処理手段に送り、そして、前記ハードウェアデータ処理手段からのＡＬＣ入
    力データを前記ＡＬＣに送るものを有することを特徴とする前記請求項９に記載
    のＩＣテスタ。
  14. 【請求項１４】 更に、データシーケンスを発生するためのデータ発生手段
    と、 前記データ発生手段を収容して保持するコネクタ手段であって、前記データ発
    生手段を前記ＡＬＣ入力ターミナルのうちの一つずつに接続し、そして、前記デ
    ータシーケンスをＡＬＣ入力データとして前記ＡＬＣに送るものを有することを
    特徴とする前記請求項９に記載のＩＣテスタ。
  15. 【請求項１５】 被測定集積回路（ＩＣ）デバイス（ＤＵＴ）であって複数
    の入力ターミナルと出力ターミナルを有し、前記ＤＵＴ入力ターミナルにおいて
    受信したＤＵＴ入力信号に応答して、前記ＤＵＴ出力ターミナルにおいてＤＵＴ
    出力信号を生成するものに対して測定を実行する集積回路（ＩＣ）テスタであっ
    て、前記ＩＣテスタが、 複数の第１のテスタチャネルであって、それぞれが前記ＤＵＴ入力ターミナル
    のうちの対応するものに接続され、第１の入力プログラミングデータによってプ
    ログラムされて第１の入力制御データに応じて測定中に経時変化する測定信号を
    対応するＤＵＴ入力ターミナルに供給するものと、 複数の第２のテスタチャネルであって、それぞれが前記ＤＵＴ出力ターミナル
    のうちの対応するものに接続され、第２の入力プログラミングデータによってプ
    ログラムされて第２の入力制御データに応じて対応するＤＵＴ出力ターミナルか
    ら転送されたＤＵＴ出力信号の経時変化する挙動を表すデータシーケンスを生成
    するものと、 アモルファス論理回路（ＡＬＣ）であって、複数のＡＬＣ入力ターミナルと複
    数のＡＬＣ出力ターミナルと第３の入力プログラミングデータによって決定され
    る方法で前記ＡＬＣ入力ターミナルと複数のＡＬＣ出力ターミナルの間を相互接
    続する複数の論理ゲートを有し、前記論理ゲートが前記ＡＬＣ入力データを受け
    取って、それらが相互接続されている方法に関連して前記ＡＬＣ入力データへの
    論理応答時に前記ＡＬＣ出力データを生成するものであり、前記ＡＬＣ入力ター
    ミナルがＡＬＣ入力データとして前記第２のチャネルのそれぞれによって生成さ
    れたデータシーケンスを受け取り、そして、前記ＡＬＣが前記ＡＬＣ出力ターミ
    ナルにおいて、その入力ターミナルへ供給されたサンプリングデータシーケンス
    への論理応答時にＡＬＣ出力データを生成し、前記ＡＬＣ出力ターミナルのうち
    の少なくとも一つが前記第１と第２のテスタチャネルに接続されて、前記第１と
    第２の入力制御データとしてＡＬＣ出力データを送るものと、 前記測定に先立って前記第１と第２と第３のプログラミングデータを出力とし
    て生成するコンピュータと、 前記第１のプログラミングデータを前記第１のテスタチャネルに、前記第２の
    プログラミングデータを前記第２のテスタチャネルに、そして、前記第３のプロ
    グラミングデータを前記ＡＬＣに搬送し、前記ＤＵＴ出力信号のうちの少なくと
    も一つの特性を表している前記ＡＬＣ出力データの少なくとも一部を前記コンピ
    ュータに搬送するバス手段とを有するＩＣテスタ。
  16. 【請求項１６】 更に、前記ＡＬＣ入出力ターミナルのうちの一つずつに接
    続されたメモリ手段であって、前記ＡＬＣ出力ターミナルにおいて生成されたＡ
    ＬＣ出力データを受け取って記憶し、記憶されたデータを読み出して前記ＡＬＣ
    入力ターミナルにおいてＡＬＣ入力データとして提供するものを有することを特
    徴とする前記請求項１５に記載のＩＣテスタ。
  17. 【請求項１７】 更に、ＡＬＣ出力データを受け取って処理しＡＬＣ入力デ
    ータを生成するハードウェアデータ処理手段と、 前記ハードウェアデータ処理手段を収容して保持するコネクタ手段であって、
    前記ハードウェアデータ処理手段を前記ＡＬＣ入出力ターミナルのうちの一つに
    接続し、そして、前記ＡＬＣからのＡＬＣ出力データを前記ハードウェアデータ
    処理手段に送り、そして、前記ハードウェアデータ処理手段からのＡＬＣ入力デ
    ータを前記ＡＬＣに送るものを有することを特徴とする前記請求項１６に記載の
    ＩＣテスタ。
  18. 【請求項１８】 更に、データシーケンスを発生するためのデータ発生手段
    と、 前記データ発生手段を収容して保持するコネクタ手段であって、前記データ発
    生手段を前記ＡＬＣ入力ターミナルのうちの一つずつに接続し、そして、前記デ
    ータシーケンスをＡＬＣ入力データとして前記ＡＬＣに送るものを有することを
    特徴とする前記請求項１６に記載のＩＣテスタ。
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