JP2002528725A - ディスクベースのデータストリーミング機能を有する集積回路テスタ - Google Patents
ディスクベースのデータストリーミング機能を有する集積回路テスタInfo
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
集積回路テスタ（１０）は、それぞれが各測定サイクル中にＩＣデバイス（１４）の個別のターミナルにおいて測定作業を実施する一組のテスタチャネル（Ｃｈ（１）…Ｃｈ（ｎ））と、測定中にテスタチャネル（Ｃｈ（１）…Ｃｈ（ｎ））に対するスキャンデータ又はプログラムデータを読み出すためのリムーバブルディスクを具有するディスクドライブ（２０）を有する。各テスタチャネルは、一組の命令を記憶する命令メモリ（３０）を有し、そして、各テスタチャネルは測定中にその記憶された命令を実行する。命令のうちの幾つかは、次の測定サイクル中にＤＵＴターミナルにおいてテスタチャネルが実行すべき特定の測定作業を直接的に示すベクタデータを含んでいる。各命令のうちの他のものは、テスタチャネルに命じて、特定の数（Ｎ）のシリアルデータビットがディスクドライブ（２０）から読み込まれたときにそれらを獲得し、Ｎ個のシリアルデータビットのうちの対応するもののステートによって示される次のＮテストサイクルのそれぞれの期間中において作業を実行する。
Description
【０００１】発明の背景 発明の技術分野 本発明は、一般的には集積回路テスタに関するが、より詳細には、測定中のデ
ータ源としてディスクドライブを使用するテスタに関する。
ータ源としてディスクドライブを使用するテスタに関する。
【０００２】 関連技術の説明 代表的な集積回路（ＩＣ）テスタは、測定されるべきＩＣのそれぞれのターミ
ナルに対して個別のチャネルを有する。それぞれのチャネルは、ＩＣターミナル
に測定信号を供給するか、若しくは、前記ターミナルに現れるＩＣ出力のステー
トをサンプリングしてそのステートを決定するピンエレクトロニクス回路を有す
る。代表的なＩＣテスタは、測定を連続する測定サイクルで構成するが、各測定
サイクルに先立って各チャネルのピンエレクトロニクス回路は測定サイクル中に
ピンエレクトロニクス回路が実行すべき測定作業を参照する入力「ベクタ」（命
令）を受信する。各テスタチャネルは、また、測定中にローカルなピンエレクト
ロニクス回路に供給されるべき一連のベクタを記憶するためのベクタメモリも有
する。テスタはプログラムされて、適切なベクタシーケンスを各チャネルのベク
タメモリにロードする。測定中、シーケンサーが逐次各チャネルのベクタメモリ
にアドレスして、それが各測定サイクルに対して一つのベクタを読み出し、それ
をピンエレクトロニクス回路に転送するようにする。
ナルに対して個別のチャネルを有する。それぞれのチャネルは、ＩＣターミナル
に測定信号を供給するか、若しくは、前記ターミナルに現れるＩＣ出力のステー
トをサンプリングしてそのステートを決定するピンエレクトロニクス回路を有す
る。代表的なＩＣテスタは、測定を連続する測定サイクルで構成するが、各測定
サイクルに先立って各チャネルのピンエレクトロニクス回路は測定サイクル中に
ピンエレクトロニクス回路が実行すべき測定作業を参照する入力「ベクタ」（命
令）を受信する。各テスタチャネルは、また、測定中にローカルなピンエレクト
ロニクス回路に供給されるべき一連のベクタを記憶するためのベクタメモリも有
する。テスタはプログラムされて、適切なベクタシーケンスを各チャネルのベク
タメモリにロードする。測定中、シーケンサーが逐次各チャネルのベクタメモリ
にアドレスして、それが各測定サイクルに対して一つのベクタを読み出し、それ
をピンエレクトロニクス回路に転送するようにする。
【０００３】 通常の入出力ターミナルに加えて、幾つかのＩＣは、また、「スキャン」ター
ミナルも有するが、それは測定中のあるポイントでテスタを稼働して内部ＩＣノ
ードの確認されたステートにする。テスタが適切なシリアルデータシーケンスを
ＩＣスキャンターミナルのうちの一つに供給したとき、ＩＣは出力データシーケ
ンスを他のＩＣスキャンターミナルに生成するが、そのデータシーケンスは各種
の内部ＩＣノードのステートを示す。様々な内部ノードの各ステートが確認され
るべきポイントにＩＣ測定が到達したとき、通常のＩＣ入力ターミナルをドライ
ブするテスタチャネルは、その出力測定信号を特定のステートに保持するが、一
方、スキャンターミナルにアクセスしているチャネルは入力されたスキャンデー
タをＩＣに供給して結果としてのＩＣ出力スキャンデータを獲得する。
ミナルも有するが、それは測定中のあるポイントでテスタを稼働して内部ＩＣノ
ードの確認されたステートにする。テスタが適切なシリアルデータシーケンスを
ＩＣスキャンターミナルのうちの一つに供給したとき、ＩＣは出力データシーケ
ンスを他のＩＣスキャンターミナルに生成するが、そのデータシーケンスは各種
の内部ＩＣノードのステートを示す。様々な内部ノードの各ステートが確認され
るべきポイントにＩＣ測定が到達したとき、通常のＩＣ入力ターミナルをドライ
ブするテスタチャネルは、その出力測定信号を特定のステートに保持するが、一
方、スキャンターミナルにアクセスしているチャネルは入力されたスキャンデー
タをＩＣに供給して結果としてのＩＣ出力スキャンデータを獲得する。
【０００４】 通常の測定サイクル中は、スキャンターミナルにアクセスしている各テスタチ
ャネルは「アイドル」状態である。なぜならば、それらが入力スキャンデータを
ＩＣに送らないし、ＩＣからも出力スキャンデータを獲得しないからである。し
かし、スキャンターミナルにアクセスしている各チャネルは、それでもなお、通
常の各測定サイクル中にはそれを適切なステートに保持するために、それぞれの
測定サイクル中に入力ベクタを必要とする。従って、スキャンターミナルにアク
セスしているチャネルのためのベクタメモリは、チャネルに対してスキャン測定
サイクル中に何をすべきかを知らせるベクタを提供するだけではなく、その上に
全ての通常の測定サイクルのためのベクタも提供しなくてはならない。スキャン
測定サイクル中においては、通常のＩＣ入出力にアクセスしているテスタチャネ
ルが決められたステートにＩＣ入力信号を単純に保持してＩＣ出力信号のサンプ
リングを停止するという点で、前記テスタチャネルは「アイドル」状態である。
にもかかわらず、それぞれのそのようなＩＣ入力ターミナル又は出力ターミナル
にアクセスしているテスタチャネルは、それでもなお、各スキャン測定サイクル
中にそれに何をすべきかを命じる入力ベクタを必要としている。従って、テスタ
チャネルが通常のＩＣ入出力ターミナル又はスキャンターミナルにアクセスして
いるか否かにかかわらず、そのベクタメモリは全ての通常の測定サイクルや全て
のスキャン測定サイクルのベクタを記憶してそれを提供しなければならない。測
定が多くの通常の測定サイクルと多くのスキャン測定サイクルの双方を有する場
合、ベクタメモリは大規模にならざるを得ない。
ャネルは「アイドル」状態である。なぜならば、それらが入力スキャンデータを
ＩＣに送らないし、ＩＣからも出力スキャンデータを獲得しないからである。し
かし、スキャンターミナルにアクセスしている各チャネルは、それでもなお、通
常の各測定サイクル中にはそれを適切なステートに保持するために、それぞれの
測定サイクル中に入力ベクタを必要とする。従って、スキャンターミナルにアク
セスしているチャネルのためのベクタメモリは、チャネルに対してスキャン測定
サイクル中に何をすべきかを知らせるベクタを提供するだけではなく、その上に
全ての通常の測定サイクルのためのベクタも提供しなくてはならない。スキャン
測定サイクル中においては、通常のＩＣ入出力にアクセスしているテスタチャネ
ルが決められたステートにＩＣ入力信号を単純に保持してＩＣ出力信号のサンプ
リングを停止するという点で、前記テスタチャネルは「アイドル」状態である。
にもかかわらず、それぞれのそのようなＩＣ入力ターミナル又は出力ターミナル
にアクセスしているテスタチャネルは、それでもなお、各スキャン測定サイクル
中にそれに何をすべきかを命じる入力ベクタを必要としている。従って、テスタ
チャネルが通常のＩＣ入出力ターミナル又はスキャンターミナルにアクセスして
いるか否かにかかわらず、そのベクタメモリは全ての通常の測定サイクルや全て
のスキャン測定サイクルのベクタを記憶してそれを提供しなければならない。測
定が多くの通常の測定サイクルと多くのスキャン測定サイクルの双方を有する場
合、ベクタメモリは大規模にならざるを得ない。
【０００５】 フィールドプログラマブルゲートアレイのようなプログラマブル論理デバイス
（ＰＬＤ’ｓ）は、特別のプログラミング入力ターミナルに加えられるデータシ
ーケンスをプログラムすることによって、各種の論理操作を実行するようにプロ
グラムされている。ＩＣテスタがＰＬＤを測定するとき、それは一つのテスタチ
ャネルを使用して一連のプログラミングデータをプログラミング入力ターミナル
に供給してＰＬＤをある所望の方法でプログラムし、そして、ＰＬＤの通常のＩ
Ｃ入出力ターミナルにアクセスしているテスタチャネルを使用してその論理測定
をする。完全にＰＬＤを測定するためには、テスタはＰＬＤを幾つかの異なる論
理動作をするようにプログラムされ、そして、プログラムされるたびにＰＬＤの
論理動作を測定する。
（ＰＬＤ’ｓ）は、特別のプログラミング入力ターミナルに加えられるデータシ
ーケンスをプログラムすることによって、各種の論理操作を実行するようにプロ
グラムされている。ＩＣテスタがＰＬＤを測定するとき、それは一つのテスタチ
ャネルを使用して一連のプログラミングデータをプログラミング入力ターミナル
に供給してＰＬＤをある所望の方法でプログラムし、そして、ＰＬＤの通常のＩ
Ｃ入出力ターミナルにアクセスしているテスタチャネルを使用してその論理測定
をする。完全にＰＬＤを測定するためには、テスタはＰＬＤを幾つかの異なる論
理動作をするようにプログラムされ、そして、プログラムされるたびにＰＬＤの
論理動作を測定する。
【０００６】 プログラミングデータをＰＬＤのプログラミング入力に供給する方法は、スキ
ャンデータをＩＣスキャンターミナルに提供することと同じである。テスタがシ
リアルデータストリームを、ＰＬＤプログラミングターミナルに供給するか、又
は、ＩＣスキャン入力ターミナルに供給するかにかかわらず、全てのチャネルの
ベクタメモリは全てのプログラミングサイクル中に、又は、スキャンサイクル中
に、そして、通常の測定サイクル中にもベクタを提供しなくてはならない。
ャンデータをＩＣスキャンターミナルに提供することと同じである。テスタがシ
リアルデータストリームを、ＰＬＤプログラミングターミナルに供給するか、又
は、ＩＣスキャン入力ターミナルに供給するかにかかわらず、全てのチャネルの
ベクタメモリは全てのプログラミングサイクル中に、又は、スキャンサイクル中
に、そして、通常の測定サイクル中にもベクタを提供しなくてはならない。
【０００７】 ベクタメモリを大規模にしてしまう要求を少なくする一つの方法は、各チャネ
ルに個別のシーケンサを提供して測定中に何度もベクタのフローを停止すること
ができるようにすることであった。例えば、測定の最初のＮサイクルが通常の測
定サイクルであり、測定の次のＭサイクルがスキャン測定サイクルであるとする
。第１の測定サイクル中に、それぞれのチャネル内のシーケンサが前記チャネル
のベクタメモリの第１のアドレスをリードアドレスして、それがローカルなピン
エレクトロニクス回路にベクタを読み出すようにする。スキャンターミナルにア
クセスしているチャネルにおいては、そのベクタはピンエレクトロニクス回路に
命じてスキャンターミナルを通常の測定作動にとって適切なステートにする。次
のＮ−１回の測定サイクルにおいては、スキャンターミナルにアクセスしている
チャネルのそれぞれのシーケンサが単純にそのベクタメモリを同じアドレスに保
持して、第１のベクタメモリのアドレスのベクタが繰り返しピンエレクトロニク
ス回路に送られるようにする。その間に、最初のＮ回の測定サイクルにおいては
、通常のＩＣ入出力ターミナルにアクセスしている各チャネルのシーケンサは引
き続き通常の方法でそのローカルベクタメモリのアドレスをインクリメントして
、それが一連のベクタをピンエレクトロニクス回路に提供するようにする。Ｎ＋
１回目の測定サイクルでは、スキャンターミナルにアクセスしている各チャネル
内のシーケンサがそれらのベクタメモリのアドレスをインクリメントし始め、そ
れぞれのピンエレクトロニクス回路がスキャン測定を実行することを始めるよう
にする。通常のＩＣ入力／出力ターミナルにアクセスしている各チャネル内のシ
ーケンサはそれらのベクタメモリをインクリメントすることを停止して、スキャ
ン測定のＭサイクル中にそれらのピンエレクトロニクス回路がメモリアドレスＮ
＋１でベクタを引き続き受信するようにする。このようなテスタアーキテクチュ
アはまたＰＬＤを測定することに関連しても有効である。なぜならば、シーケン
サがプログラミングサイクル中は通常のＩＣ入力／出力ターミナルにアクセスし
ている各チャネル内でベクタのフローを一時停止し、更に、前記シーケンサが論
理測定サイクル中もＰＬＤプログラミングターミナルにアクセスしている各チャ
ネル内でベクタのフローを停止することができるからである。
ルに個別のシーケンサを提供して測定中に何度もベクタのフローを停止すること
ができるようにすることであった。例えば、測定の最初のＮサイクルが通常の測
定サイクルであり、測定の次のＭサイクルがスキャン測定サイクルであるとする
。第１の測定サイクル中に、それぞれのチャネル内のシーケンサが前記チャネル
のベクタメモリの第１のアドレスをリードアドレスして、それがローカルなピン
エレクトロニクス回路にベクタを読み出すようにする。スキャンターミナルにア
クセスしているチャネルにおいては、そのベクタはピンエレクトロニクス回路に
命じてスキャンターミナルを通常の測定作動にとって適切なステートにする。次
のＮ−１回の測定サイクルにおいては、スキャンターミナルにアクセスしている
チャネルのそれぞれのシーケンサが単純にそのベクタメモリを同じアドレスに保
持して、第１のベクタメモリのアドレスのベクタが繰り返しピンエレクトロニク
ス回路に送られるようにする。その間に、最初のＮ回の測定サイクルにおいては
、通常のＩＣ入出力ターミナルにアクセスしている各チャネルのシーケンサは引
き続き通常の方法でそのローカルベクタメモリのアドレスをインクリメントして
、それが一連のベクタをピンエレクトロニクス回路に提供するようにする。Ｎ＋
１回目の測定サイクルでは、スキャンターミナルにアクセスしている各チャネル
内のシーケンサがそれらのベクタメモリのアドレスをインクリメントし始め、そ
れぞれのピンエレクトロニクス回路がスキャン測定を実行することを始めるよう
にする。通常のＩＣ入力／出力ターミナルにアクセスしている各チャネル内のシ
ーケンサはそれらのベクタメモリをインクリメントすることを停止して、スキャ
ン測定のＭサイクル中にそれらのピンエレクトロニクス回路がメモリアドレスＮ
＋１でベクタを引き続き受信するようにする。このようなテスタアーキテクチュ
アはまたＰＬＤを測定することに関連しても有効である。なぜならば、シーケン
サがプログラミングサイクル中は通常のＩＣ入力／出力ターミナルにアクセスし
ている各チャネル内でベクタのフローを一時停止し、更に、前記シーケンサが論
理測定サイクル中もＰＬＤプログラミングターミナルにアクセスしている各チャ
ネル内でベクタのフローを停止することができるからである。
【０００８】 ＰＬＤが大規模になったとき、ＰＬＤに供給されねばならないプログラミング
データの量は非常に大きくなり、かつてプログラミングされたＰＬＤを測定する
ために必要であったベクタよりもより大きな記憶容量が必要となる。幾つかの集
積回路テスタは通常の測定サイクルにとって必要なベクタを保持するために十分
なほど大きなベクタメモリをチャネルに提供し、更に、スキャンデータ又はプロ
グラミングデータを記憶する大きな中央のメモリを提供する。測定のスキャン相
又はプログラミング相においては、バスが、大きな中央のメモリから読み出され
たスキャンデータ又はプログラミングデータを被測定デバイスのスキャン又はプ
ログラミングターミナルにアクセスしている（各）テスタチャネルに転送する。
通常の測定サイクル中は、全てのチャネルは通常の方法でそのローカルベクタメ
モリからベクタを獲得する。
データの量は非常に大きくなり、かつてプログラミングされたＰＬＤを測定する
ために必要であったベクタよりもより大きな記憶容量が必要となる。幾つかの集
積回路テスタは通常の測定サイクルにとって必要なベクタを保持するために十分
なほど大きなベクタメモリをチャネルに提供し、更に、スキャンデータ又はプロ
グラミングデータを記憶する大きな中央のメモリを提供する。測定のスキャン相
又はプログラミング相においては、バスが、大きな中央のメモリから読み出され
たスキャンデータ又はプログラミングデータを被測定デバイスのスキャン又はプ
ログラミングターミナルにアクセスしている（各）テスタチャネルに転送する。
通常の測定サイクル中は、全てのチャネルは通常の方法でそのローカルベクタメ
モリからベクタを獲得する。
【０００９】 中央のメモリは、各チャネルに対してスキャン又はプログラミングデータを生
成するように命じるのに必要なベクタシーケンスを直接に記憶するよりもむしろ
、各チャネルが被測定ＩＣのスキャン又はプログラミングターミナルに提供すべ
き一連のスキャン又はプログラミングデータビットを直接記憶する。スキャン又
はプログラミングデータがテスタチャネルに到達したとき、デコーダが前記デー
タのそれぞれのビットを、ローカルなピンエレクトロニクス回路がスキャン又は
プログラミングデータビットをＩＣに送るのに適切なベクタに変換する。ピンエ
レクトロニクス回路に命じて単独のスキャン又はプログラミングデータビットを
発生するためには、複数ビットのベクタが必要であるので、中央のメモリにベク
タを記憶するよりもスキャン又はプログラミングデータを記憶することの方がよ
り有効である。
成するように命じるのに必要なベクタシーケンスを直接に記憶するよりもむしろ
、各チャネルが被測定ＩＣのスキャン又はプログラミングターミナルに提供すべ
き一連のスキャン又はプログラミングデータビットを直接記憶する。スキャン又
はプログラミングデータがテスタチャネルに到達したとき、デコーダが前記デー
タのそれぞれのビットを、ローカルなピンエレクトロニクス回路がスキャン又は
プログラミングデータビットをＩＣに送るのに適切なベクタに変換する。ピンエ
レクトロニクス回路に命じて単独のスキャン又はプログラミングデータビットを
発生するためには、複数ビットのベクタが必要であるので、中央のメモリにベク
タを記憶するよりもスキャン又はプログラミングデータを記憶することの方がよ
り有効である。
【００１０】 ＩＣとＰＬＤとそれらが測定される方法がより複雑となる場合には、実際的で
はないほどの大規模な中央メモリが各チャネルにスキャン又はプログラミングデ
ータを供給するのに必要とされた。必要なのは、非常に多量のスキャン又はプロ
グラミングデータを効率よく記憶してそれらを集積回路テスタの各チャネルに供
給するシステムである。
はないほどの大規模な中央メモリが各チャネルにスキャン又はプログラミングデ
ータを供給するのに必要とされた。必要なのは、非常に多量のスキャン又はプロ
グラミングデータを効率よく記憶してそれらを集積回路テスタの各チャネルに供
給するシステムである。
【００１１】発明の要約 本発明は、スキャン若しくはプログラミングターミナルと通常の信号入出力タ
ーミナルを有するタイプの集積回路（ＩＣ）を測定するためのＩＣテスタに関す
る。
ーミナルを有するタイプの集積回路（ＩＣ）を測定するためのＩＣテスタに関す
る。
【００１２】 本発明に関する集積回路（ＩＣ）テスタは、それぞれが各測定サイクル中に被
測定ＩＣデバイス（ＤＵＴ）の個別のターミナルにおいて測定作業を実施する一
組のテスタチャネルを有する。そのテスタは、また、測定中にテスタチャネルに
対してスキャンデータ又はプログラミングデータを読み出すためのリムーバブル
ディスクを具有するディスクドライブを有する。各テスタチャネルは、一組の命
令を記憶する命令メモリを有し、そして、各テスタチャネルが測定中にその記憶
された命令を実行する。その命令のうちの幾つかは、次の測定サイクル中にＤＵ
Ｔターミナルにおいてテスタチャネルが実行すべき特定の測定作業を直接的に示
すベクタデータＶＥＣＴＯＲを含んでいる。各命令のうちの他のものは、テスタ
チャネルに命じて、ディスクドライブから特定の数（Ｎ）のシリアルデータビッ
トが読み込まれたときにそれらを獲得し、Ｎ個のシリアルデータビットのうちの
対応するもののステートによって示される次のＮテストサイクルのそれぞれの期
間中において作業を実行する。
測定ＩＣデバイス（ＤＵＴ）の個別のターミナルにおいて測定作業を実施する一
組のテスタチャネルを有する。そのテスタは、また、測定中にテスタチャネルに
対してスキャンデータ又はプログラミングデータを読み出すためのリムーバブル
ディスクを具有するディスクドライブを有する。各テスタチャネルは、一組の命
令を記憶する命令メモリを有し、そして、各テスタチャネルが測定中にその記憶
された命令を実行する。その命令のうちの幾つかは、次の測定サイクル中にＤＵ
Ｔターミナルにおいてテスタチャネルが実行すべき特定の測定作業を直接的に示
すベクタデータＶＥＣＴＯＲを含んでいる。各命令のうちの他のものは、テスタ
チャネルに命じて、ディスクドライブから特定の数（Ｎ）のシリアルデータビッ
トが読み込まれたときにそれらを獲得し、Ｎ個のシリアルデータビットのうちの
対応するもののステートによって示される次のＮテストサイクルのそれぞれの期
間中において作業を実行する。
【００１３】 本明細書の結論部分は本発明の主題を特に指摘し明確に権利を主張している。
しかし、当該技術分野において通常の技量を有する者は、同じ参照符号が同じ部
材を指し示している添付の図面を参照して明細書の残りの部分を読むことによっ
て、本発明の構成と操作方法の双方を、さらにその効果と目的とを併せて、最も
よく理解する。
しかし、当該技術分野において通常の技量を有する者は、同じ参照符号が同じ部
材を指し示している添付の図面を参照して明細書の残りの部分を読むことによっ
て、本発明の構成と操作方法の双方を、さらにその効果と目的とを併せて、最も
よく理解する。
【００１４】好適な実施の形態の説明 テスタアーキテクチュア 図１は、本発明に関する集積回路（ＩＣ）テスタ１０をブロック図形式で図示
している。テスタ１０は、それぞれが測定中に被測定ＩＣデバイス（ＤＵＴ）１
４の個別のターミナルにおいて測定作業を実施するＮ個一組のテスタチャネルＣ
Ｈ（１）−ＣＨ（Ｎ）を有する。測定は一連の測定サイクルで構成されており、
それぞれの測定サイクル中に各チャネルＣＨ（１）−ＣＨ（Ｎ）はＤＵＴ入力信
号を特定のステートにドライブするか、若しくは、ＤＵＴ出力信号をサンプリン
グしてそのステートを決定する。
している。テスタ１０は、それぞれが測定中に被測定ＩＣデバイス（ＤＵＴ）１
４の個別のターミナルにおいて測定作業を実施するＮ個一組のテスタチャネルＣ
Ｈ（１）−ＣＨ（Ｎ）を有する。測定は一連の測定サイクルで構成されており、
それぞれの測定サイクル中に各チャネルＣＨ（１）−ＣＨ（Ｎ）はＤＵＴ入力信
号を特定のステートにドライブするか、若しくは、ＤＵＴ出力信号をサンプリン
グしてそのステートを決定する。
【００１５】 テスタ１０は、一組の論理信号入出力ターミナルに加えて、一組の「スキャン
」ターミナルを有するタイプのＤＵＴを測定するように調整されているが、前記
スキャンターミナルは別の方法では通常のＤＵＴ出力ターミナル経由でアクセス
できないようにして、テスタに内部ＤＵＴノードのステートを突き止めることを
可能にさせるものである。テスタ１０が適切なシリアルデータシーケンスをＤＵ
Ｔのスキャンターミナルの一つに供給するときで、通常のＤＵＴ論理信号入出力
ターミナルを決められたステートに保持している間は、ＤＵＴ１４はそのスキャ
ンターミナルの他のものに様々なＤＵＴ内部ノードのカレントステートを示す出
力データシーケンスを生成する。テスタ１０がスキャンターミナルを有するＤＵ
Ｔを測定するとき、そこには２つのタイプの測定サイクルがある。「論理測定」
サイクル中は、通常のＤＵＴ入力／出力ターミナルにアクセスするテスタチャネ
ルはＤＵＴを測定信号で作動させてその出力信号を監視してその応答を測定する
。スキャンターミナルにアクセスする各テスタチャネルは、それらが実際にＤＵ
Ｔに入力スキャンデータを供給しないし、ＤＵＴによって生成された出力スキャ
ンデータを監視しないという点で、アイドル状態である。「スキャン」サイクル
中は、通常のターミナルにアクセスするテスタチャネルは、スキャンターミナル
にアクセスしているテスタチャネルが入力スキャンデータをＤＵＴ１４に供給す
るか、又は、ＤＵＴ１４から出力スキャンデータを獲得している間は、アイドル
状態である。
」ターミナルを有するタイプのＤＵＴを測定するように調整されているが、前記
スキャンターミナルは別の方法では通常のＤＵＴ出力ターミナル経由でアクセス
できないようにして、テスタに内部ＤＵＴノードのステートを突き止めることを
可能にさせるものである。テスタ１０が適切なシリアルデータシーケンスをＤＵ
Ｔのスキャンターミナルの一つに供給するときで、通常のＤＵＴ論理信号入出力
ターミナルを決められたステートに保持している間は、ＤＵＴ１４はそのスキャ
ンターミナルの他のものに様々なＤＵＴ内部ノードのカレントステートを示す出
力データシーケンスを生成する。テスタ１０がスキャンターミナルを有するＤＵ
Ｔを測定するとき、そこには２つのタイプの測定サイクルがある。「論理測定」
サイクル中は、通常のＤＵＴ入力／出力ターミナルにアクセスするテスタチャネ
ルはＤＵＴを測定信号で作動させてその出力信号を監視してその応答を測定する
。スキャンターミナルにアクセスする各テスタチャネルは、それらが実際にＤＵ
Ｔに入力スキャンデータを供給しないし、ＤＵＴによって生成された出力スキャ
ンデータを監視しないという点で、アイドル状態である。「スキャン」サイクル
中は、通常のターミナルにアクセスするテスタチャネルは、スキャンターミナル
にアクセスしているテスタチャネルが入力スキャンデータをＤＵＴ１４に供給す
るか、又は、ＤＵＴ１４から出力スキャンデータを獲得している間は、アイドル
状態である。
【００１６】 テスタ１０は、また、一組の入出力ターミナルに加えて、プログラマブル論理
デバイス（ＰＬＤ）が実行すべき論理を定義するシリアルプログラミングデータ
を受信するための一又はそれ以上のプログラミングターミナルを有するタイプの
プログラマブル論理ゲートアレイのようなＰＬＤを測定するようにも調整されて
いる。ＰＬＤを測定するときは、測定が連続するプログラミング測定サイクルと
論理測定サイクルで構成されている。それぞれのＤＵＴプログラミングサイクル
中は、ＤＵＴプログラミングターミナルにアクセスしているテスタチャネルは、
ＤＵＴの論理信号入出力ターミナルにアクセスしているテスタチャネルがアイド
ル状態である間は、シリアルプログラミングデータのビットをＤＵＴに供給する
。ＤＵＴ論理測定サイクル中は、プログラミングターミナルにアクセスしている
テスタチャネルは、ＤＵＴ入出力ターミナルにアクセスしているテスタチャネル
がそれらの論理測定作業を実行している間は、アイドル状態である。
デバイス（ＰＬＤ）が実行すべき論理を定義するシリアルプログラミングデータ
を受信するための一又はそれ以上のプログラミングターミナルを有するタイプの
プログラマブル論理ゲートアレイのようなＰＬＤを測定するようにも調整されて
いる。ＰＬＤを測定するときは、測定が連続するプログラミング測定サイクルと
論理測定サイクルで構成されている。それぞれのＤＵＴプログラミングサイクル
中は、ＤＵＴプログラミングターミナルにアクセスしているテスタチャネルは、
ＤＵＴの論理信号入出力ターミナルにアクセスしているテスタチャネルがアイド
ル状態である間は、シリアルプログラミングデータのビットをＤＵＴに供給する
。ＤＵＴ論理測定サイクル中は、プログラミングターミナルにアクセスしている
テスタチャネルは、ＤＵＴ入出力ターミナルにアクセスしているテスタチャネル
がそれらの論理測定作業を実行している間は、アイドル状態である。
【００１７】 テスタ１０は、また、テスタチャネルＣＨ（１）−ＣＨ（Ｎ）に加えて、ホス
トコンピュータ１６と、システムディスクドライブ１７と、ディスクコントロー
ラ１８と、リムーバブルディスク２２を具有するディスクドライブ２０を有する
。ディスクドライブ１７は、ホストコンピュータ１６用のオペレーティングシス
テムと他のソフトウェアを格納する。それぞれの論理測定サイクル中、ＤＵＴ１
４の入力ターミナル又は出力ターミナルにアクセスしているそれぞれのテスタチ
ャネルＣＨ（１）−ＣＨ（Ｎ）は、それに測定サイクル中に何をなすべきかを命
じる命令を必要とする。ディスク２２は、測定中にＤＵＴ１４のターミナルにア
クセスすべきそれぞれのテスタチャネルＣＨ（１）−ＣＨ（Ｎ）に対する個別の
組の命令を記憶している。測定のためにテスタチャネルＣＨ（１）−ＣＨ（Ｎ）
をプログラムするために、ホストコンピュータ１６は、ディスクコントローラ１
８に信号を送ってディスク２２から各テスタチャネルＣＨ（１）−ＣＨ（Ｎ）に
対する命令を読み込み、そして、従来式のメモリバス２４を介してそれらの命令
をテスタチャネル内のアドレス可能な命令メモリに書き込むようにする。そして
、ホストコンピュータ１６は、開始信号ＳＴＡＲＴを全てのチャネルＣＨ（１）
−ＣＨ（Ｎ）に同時に送って、それらに測定を開始するように命じる。その後、
それぞれのチャネルＣＨ（１）−ＣＨ（Ｎ）はそのローカルな命令メモリ内に記
憶された命令を読み込んで実行し、各測定サイクルの最中にそれが何をすべきこ
とになっているかを確定する。測定中、中央のクロック信号発生器２６は、各チ
ャネルの作業を同期化するために周期的なマスタクロック信号（ＭＣＬＫ）を各
チャネルＣＨ（１）−ＣＨ（Ｎ）に供給する。
トコンピュータ１６と、システムディスクドライブ１７と、ディスクコントロー
ラ１８と、リムーバブルディスク２２を具有するディスクドライブ２０を有する
。ディスクドライブ１７は、ホストコンピュータ１６用のオペレーティングシス
テムと他のソフトウェアを格納する。それぞれの論理測定サイクル中、ＤＵＴ１
４の入力ターミナル又は出力ターミナルにアクセスしているそれぞれのテスタチ
ャネルＣＨ（１）−ＣＨ（Ｎ）は、それに測定サイクル中に何をなすべきかを命
じる命令を必要とする。ディスク２２は、測定中にＤＵＴ１４のターミナルにア
クセスすべきそれぞれのテスタチャネルＣＨ（１）−ＣＨ（Ｎ）に対する個別の
組の命令を記憶している。測定のためにテスタチャネルＣＨ（１）−ＣＨ（Ｎ）
をプログラムするために、ホストコンピュータ１６は、ディスクコントローラ１
８に信号を送ってディスク２２から各テスタチャネルＣＨ（１）−ＣＨ（Ｎ）に
対する命令を読み込み、そして、従来式のメモリバス２４を介してそれらの命令
をテスタチャネル内のアドレス可能な命令メモリに書き込むようにする。そして
、ホストコンピュータ１６は、開始信号ＳＴＡＲＴを全てのチャネルＣＨ（１）
−ＣＨ（Ｎ）に同時に送って、それらに測定を開始するように命じる。その後、
それぞれのチャネルＣＨ（１）−ＣＨ（Ｎ）はそのローカルな命令メモリ内に記
憶された命令を読み込んで実行し、各測定サイクルの最中にそれが何をすべきこ
とになっているかを確定する。測定中、中央のクロック信号発生器２６は、各チ
ャネルの作業を同期化するために周期的なマスタクロック信号（ＭＣＬＫ）を各
チャネルＣＨ（１）−ＣＨ（Ｎ）に供給する。
【００１８】 チャネルのアーキテクチュア 図２は、テスタチャネルＣＨ（１）をより詳細なブロック図形式で図示してい
る。各テスタチャネルＣＨ（２）−ＣＨ（Ｎ）も同様である。図２に関連して、
チャネルＣＨ（１）は、一連の命令を記憶するためのアドレス可能な命令メモリ
３０と、図１のディスクコントローラ１８が命令をメモリバス２４を介して命令
メモリ３０に書き込むことを可能にする従来式のメモリコントローラ３２を有す
る。測定開始の信号を送るために、ホストコンピュータ１６は開始信号ＳＴＡＲ
Ｔをパルス化して入力をステートマシーン３４に提供する。タイミング回路３６
は、「周期的クロック」信号（ＰＣＬＫ）をステートマシーン３４に入力として
供給する。タイミング回路３６はマスタクロック信号（ＭＣＬＫ）をタイミング
基準として受信し、各測定サイクルの開始をはっきりと示すためにＰＣＬＫ信号
を周期的にパルス化する。
る。各テスタチャネルＣＨ（２）−ＣＨ（Ｎ）も同様である。図２に関連して、
チャネルＣＨ（１）は、一連の命令を記憶するためのアドレス可能な命令メモリ
３０と、図１のディスクコントローラ１８が命令をメモリバス２４を介して命令
メモリ３０に書き込むことを可能にする従来式のメモリコントローラ３２を有す
る。測定開始の信号を送るために、ホストコンピュータ１６は開始信号ＳＴＡＲ
Ｔをパルス化して入力をステートマシーン３４に提供する。タイミング回路３６
は、「周期的クロック」信号（ＰＣＬＫ）をステートマシーン３４に入力として
供給する。タイミング回路３６はマスタクロック信号（ＭＣＬＫ）をタイミング
基準として受信し、各測定サイクルの開始をはっきりと示すためにＰＣＬＫ信号
を周期的にパルス化する。
【００１９】 開始信号ＳＴＡＲＴパルスを受信した後のＰＣＬＫ信号の最初のパルスの時に
、ステートマシーン３４はメモリコントローラ３２への最初の命令信号ＦＩＲＳ
Ｔ＿ＩＮＳＴ入力をパルス化する。このことはコントローラ３２に命じて、命令
メモリ３０のアドレス０に記憶されていた１０ビットの命令をアドレス呼び出し
する。命令はステートマシーン３４への入力として提供される２ビットのオプコ
ードと、マルチプレクサ３７へ入力として提供される８ビットのオペランドを含
んでいる。マルチプレクサ３７は８ビットの入力を３つ有し、各測定サイクルの
開始の直前にその８ビット入力のうちの一つをベクタデータ入力「ＶＥＣＴＯＲ
」としてフォーマッティング回路３８に転送する。ＰＣＬＫ信号は、測定サイク
ルの開始時点で、ベクタデータＶＥＣＴＯＲをフォーマッティング回路３８に同
期読み出しする。このベクタＶＥＣＴＯＲは、測定サイクル中にチャネルＣＨ（
１）がＤＵＴターミナルで実行すべき測定作業を示している。ベクタＶＥＣＴＯ
Ｒは、測定サイクルのある時点において、チャネルがＤＵＴターミナルへの測定
信号入力をハイ論理レベルか、ロー論理レベルか、若しくは、第３のステートの
いずれかにドライブすべきであることが可能である。あるいは、ベクタＶＥＣＴ
ＯＲは、測定サイクルのある時点において、チャネルがＤＵＴ出力信号をサンプ
リングしてそれが所定のステートにあるのか否かを決定すべきであることを示す
。
、ステートマシーン３４はメモリコントローラ３２への最初の命令信号ＦＩＲＳ
Ｔ＿ＩＮＳＴ入力をパルス化する。このことはコントローラ３２に命じて、命令
メモリ３０のアドレス０に記憶されていた１０ビットの命令をアドレス呼び出し
する。命令はステートマシーン３４への入力として提供される２ビットのオプコ
ードと、マルチプレクサ３７へ入力として提供される８ビットのオペランドを含
んでいる。マルチプレクサ３７は８ビットの入力を３つ有し、各測定サイクルの
開始の直前にその８ビット入力のうちの一つをベクタデータ入力「ＶＥＣＴＯＲ
」としてフォーマッティング回路３８に転送する。ＰＣＬＫ信号は、測定サイク
ルの開始時点で、ベクタデータＶＥＣＴＯＲをフォーマッティング回路３８に同
期読み出しする。このベクタＶＥＣＴＯＲは、測定サイクル中にチャネルＣＨ（
１）がＤＵＴターミナルで実行すべき測定作業を示している。ベクタＶＥＣＴＯ
Ｒは、測定サイクルのある時点において、チャネルがＤＵＴターミナルへの測定
信号入力をハイ論理レベルか、ロー論理レベルか、若しくは、第３のステートの
いずれかにドライブすべきであることが可能である。あるいは、ベクタＶＥＣＴ
ＯＲは、測定サイクルのある時点において、チャネルがＤＵＴ出力信号をサンプ
リングしてそれが所定のステートにあるのか否かを決定すべきであることを示す
。
【００２０】 ある特定の時点において、チャネルがＤＵＴターミナルへの測定信号入力をハ
イ論理レベルか、又は、ロー論理レベルか、若しくは、第３のステートにドライ
ブすべきであることをベクタＶＥＣＴＯＲが示している場合、フォーマッティン
グ回路３８が、ベクタＶＥＣＴＯＲによって示された測定サイクル中の時点でド
ライブハイ信号（ＤＨ）パルス又はドライブロー信号（ＤＬ）パルス若しくは第
３のステートの信号（Ｚ）のパルスをピンエレクトロニクス回路４０に送る。フ
ォーマッティング回路３８は、タイミング基準としてタイミング回路３６によっ
て生成された一組のタイミング信号ＴＩＭＩＮＧを使用する。タイミング信号Ｔ
ＩＭＩＮＧは周期的クロック信号ＰＣＬＫと同じ周波数を有してはいるが位相的
に分散されており、それらはそれぞれの測定サイクルをその間に測定作業が実行
される幾つかのタイムスロットに分割する。ピンエレクトロニクス回路４０はＤ
Ｈ又はＤＬ若しくはＺ信号パルスに応答して、ＤＵＴターミナルを適切なステー
トにドライブする。
イ論理レベルか、又は、ロー論理レベルか、若しくは、第３のステートにドライ
ブすべきであることをベクタＶＥＣＴＯＲが示している場合、フォーマッティン
グ回路３８が、ベクタＶＥＣＴＯＲによって示された測定サイクル中の時点でド
ライブハイ信号（ＤＨ）パルス又はドライブロー信号（ＤＬ）パルス若しくは第
３のステートの信号（Ｚ）のパルスをピンエレクトロニクス回路４０に送る。フ
ォーマッティング回路３８は、タイミング基準としてタイミング回路３６によっ
て生成された一組のタイミング信号ＴＩＭＩＮＧを使用する。タイミング信号Ｔ
ＩＭＩＮＧは周期的クロック信号ＰＣＬＫと同じ周波数を有してはいるが位相的
に分散されており、それらはそれぞれの測定サイクルをその間に測定作業が実行
される幾つかのタイムスロットに分割する。ピンエレクトロニクス回路４０はＤ
Ｈ又はＤＬ若しくはＺ信号パルスに応答して、ＤＵＴターミナルを適切なステー
トにドライブする。
【００２１】 ピンエレクトロニクス回路４０は、また、引き続きＤＵＴターミナルに現れる
ＤＵＴ出力信号をハイ及びロー論理レベルと比較し、そして、信号がハイ論理レ
ベルを上回っているか、又は、ロー論理レベルを下回っているかを示す一対の信
号ＣＨとＣＬを生成する。ベクタＶＥＣＴＯＲが、測定サイクルのある時点にお
いて、チャネルがＤＵＴ出力信号をサンプリングしてそれが所定のステートにあ
るか否かを決定すべきであることを示している場合、フォーマッティング回路３
８が適切な時点でＣＨ信号とＣＬ信号を調べて、それらをベクタデータＶＥＣＴ
ＯＲによって示された所定のステートと比較し、そして、ＣＨ信号とＣＬ信号が
所定のステートでない場合にはいつでもホストコンピュータ１６に不合格信号Ｆ
ＡＩＬパルスを転送する。
ＤＵＴ出力信号をハイ及びロー論理レベルと比較し、そして、信号がハイ論理レ
ベルを上回っているか、又は、ロー論理レベルを下回っているかを示す一対の信
号ＣＨとＣＬを生成する。ベクタＶＥＣＴＯＲが、測定サイクルのある時点にお
いて、チャネルがＤＵＴ出力信号をサンプリングしてそれが所定のステートにあ
るか否かを決定すべきであることを示している場合、フォーマッティング回路３
８が適切な時点でＣＨ信号とＣＬ信号を調べて、それらをベクタデータＶＥＣＴ
ＯＲによって示された所定のステートと比較し、そして、ＣＨ信号とＣＬ信号が
所定のステートでない場合にはいつでもホストコンピュータ１６に不合格信号Ｆ
ＡＩＬパルスを転送する。
【００２２】 それぞれの通常の測定サイクルの開始に先立って、ステートマシーン３４はメ
モリコントローラ３２への次の命令信号ＮＥＸＴ＿ＩＮＳＴ入力をパルス化して
、それが命令メモリ３０のアドレスをインクリメントするようにして、それが記
憶された次の命令を読み出すようにする。ステートマシーン３４への入力として
提供された２ビットのオプコードは、次の測定サイクル中のステートマシーン３
４の動作モードを示している。命令メモリ３０のそれぞれの１０ビットの命令出
力のうちの可能な４つの２ビットのオプコード値が以下にリストされている。
モリコントローラ３２への次の命令信号ＮＥＸＴ＿ＩＮＳＴ入力をパルス化して
、それが命令メモリ３０のアドレスをインクリメントするようにして、それが記
憶された次の命令を読み出すようにする。ステートマシーン３４への入力として
提供された２ビットのオプコードは、次の測定サイクル中のステートマシーン３
４の動作モードを示している。命令メモリ３０のそれぞれの１０ビットの命令出
力のうちの可能な４つの２ビットのオプコード値が以下にリストされている。
【００２３】 命令の組 「００」オプコードはステートマシーン３４を「通常のサイクル」モードにす
るが、そこでは、ＰＣＬＫ信号の次のパルスに応答して、ステートマシーン３４
はメモリコントローラ３２へ次の命令ＮＥＸＴ＿ＩＮＳＴのパルスを送って、命
令メモリ３０のリードアドレスをインクリメントし、そして、マルチプレクサ３
７への制御信号入力（ＳＥＬＥＣＴ）を設定して、次の測定サイクルのためにベ
クタＶＥＣＴＯＲ入力として命令メモリ３０の８ビットオペランド出力をフォー
マッティング回路３８へ通過させるようにする。
るが、そこでは、ＰＣＬＫ信号の次のパルスに応答して、ステートマシーン３４
はメモリコントローラ３２へ次の命令ＮＥＸＴ＿ＩＮＳＴのパルスを送って、命
令メモリ３０のリードアドレスをインクリメントし、そして、マルチプレクサ３
７への制御信号入力（ＳＥＬＥＣＴ）を設定して、次の測定サイクルのためにベ
クタＶＥＣＴＯＲ入力として命令メモリ３０の８ビットオペランド出力をフォー
マッティング回路３８へ通過させるようにする。
【００２４】 メモリ３０の命令出力内の「０１」オプコードはステートマシーン３４を「シ
リアル」モードにする。付随する８ビットの命令オペランドは後続する（２５６
までの）シリアルモードの測定サイクルの数Ｎを示している。ステートマシーン
３４はそのオペランドをカウンタ４２にロードし、スキャンデータバス４４上に
現れる１２ビットの「スキャン」データ値のうちの選択されたビット数Ｍをパラ
レルイン／シリアルアウト シフトレジスタ４６にロードし、そして、スキャン
信号ＳＣＡＮをパルス化して、ディスクコントローラ１８に命じて、次の１２ビ
ットのスキャンデータワードをディスク２２からスキャンデータバス４４上に読
み出すようにする。その後、ＰＣＬＫの次の各Ｍサイクルにおいて、ステートマ
シーン３４はシフトレジスタ４６からスキャンデータのビットをエンコーダ４８
にシフトする。エンコーダ４８はスキャンビットをマルチプレクサ３７の入力へ
供給される８ビットのベクタＶＥＣＴＯＲに変換する。ステートマシーン３４は
マルチプレクサ３７を設定して、エンコーダ４８の出力ベクタＶＥＣＴＯＲをフ
ォーマッティング回路３８へ通過させるようにする。ステートマシーン３４は、
また、各ＰＣＬＫ信号パルスの後でカウンタ４２を同期読み出しして、カウンタ
４２がそのカウントをデクリメントするようにする。一つＰＣＬＫ信号のＭ番目
ごとに、ステートマシーン３４はシフトイン信号ＳＨＩＦＴ＿ＩＮをパルス化し
て、バス４４上の１２ビットのスキャンデータワードの次のＭビットをシフトレ
ジスタ４６にロードし、そして、図１のディスクコントローラ１８に信号を送っ
てスキャンデータバス４４上に次のスキャンデータワードに置くようにする。カ
ウンタ４２のカウントが０に達したとき、ステートマシーン３４は次の命令信号
ＮＥＸＴ＿ＩＮＳＴをパルス化してメモリコントローラに命令メモリ３０のアド
レスをインクリメントするように命じ、次の測定サイクルのための命令を読み出
すようにする。
リアル」モードにする。付随する８ビットの命令オペランドは後続する（２５６
までの）シリアルモードの測定サイクルの数Ｎを示している。ステートマシーン
３４はそのオペランドをカウンタ４２にロードし、スキャンデータバス４４上に
現れる１２ビットの「スキャン」データ値のうちの選択されたビット数Ｍをパラ
レルイン／シリアルアウト シフトレジスタ４６にロードし、そして、スキャン
信号ＳＣＡＮをパルス化して、ディスクコントローラ１８に命じて、次の１２ビ
ットのスキャンデータワードをディスク２２からスキャンデータバス４４上に読
み出すようにする。その後、ＰＣＬＫの次の各Ｍサイクルにおいて、ステートマ
シーン３４はシフトレジスタ４６からスキャンデータのビットをエンコーダ４８
にシフトする。エンコーダ４８はスキャンビットをマルチプレクサ３７の入力へ
供給される８ビットのベクタＶＥＣＴＯＲに変換する。ステートマシーン３４は
マルチプレクサ３７を設定して、エンコーダ４８の出力ベクタＶＥＣＴＯＲをフ
ォーマッティング回路３８へ通過させるようにする。ステートマシーン３４は、
また、各ＰＣＬＫ信号パルスの後でカウンタ４２を同期読み出しして、カウンタ
４２がそのカウントをデクリメントするようにする。一つＰＣＬＫ信号のＭ番目
ごとに、ステートマシーン３４はシフトイン信号ＳＨＩＦＴ＿ＩＮをパルス化し
て、バス４４上の１２ビットのスキャンデータワードの次のＭビットをシフトレ
ジスタ４６にロードし、そして、図１のディスクコントローラ１８に信号を送っ
てスキャンデータバス４４上に次のスキャンデータワードに置くようにする。カ
ウンタ４２のカウントが０に達したとき、ステートマシーン３４は次の命令信号
ＮＥＸＴ＿ＩＮＳＴをパルス化してメモリコントローラに命令メモリ３０のアド
レスをインクリメントするように命じ、次の測定サイクルのための命令を読み出
すようにする。
【００２５】 メモリ３０の命令出力内の「１０」オプコードはステートマシーン３４を「一
時停止」モードにする。このモードは、チャネルがＮサイクル中において単一の
ステートのままにすべき時、例えば、他のチャネルがシリアルモードで作動中で
あるときに使用される。８ビットのオペランドは（２５６サイクルまでの）後続
する一時停止サイクル数Ｎを示している。ステートマシーン３４はそのオペラン
ドをカウンタ４２にロードし、そして、マルチプレクサ３７を設定して「一時停
止」ベクタＨＡＬＴをフォーマッティング回路３８へ通過させるようにする。一
時停止ベクタＨＡＬＴは、フォーマッティング回路３８に命じてＤＵＴピンを適
切なハイ又はロー若しくは第３のステートに設定する。そして、ステートマシー
ン３４はＰＣＬＫ信号の各パルスに対してカウンタ４２を同期作動させ、そして
、次の命令信号ＮＥＸＴ＿ＩＮＳＴをパルス化して命令メモリ３０から次の命令
を得る前にカウンタ４２が０にカウントダウンするまで待機する。
時停止」モードにする。このモードは、チャネルがＮサイクル中において単一の
ステートのままにすべき時、例えば、他のチャネルがシリアルモードで作動中で
あるときに使用される。８ビットのオペランドは（２５６サイクルまでの）後続
する一時停止サイクル数Ｎを示している。ステートマシーン３４はそのオペラン
ドをカウンタ４２にロードし、そして、マルチプレクサ３７を設定して「一時停
止」ベクタＨＡＬＴをフォーマッティング回路３８へ通過させるようにする。一
時停止ベクタＨＡＬＴは、フォーマッティング回路３８に命じてＤＵＴピンを適
切なハイ又はロー若しくは第３のステートに設定する。そして、ステートマシー
ン３４はＰＣＬＫ信号の各パルスに対してカウンタ４２を同期作動させ、そして
、次の命令信号ＮＥＸＴ＿ＩＮＳＴをパルス化して命令メモリ３０から次の命令
を得る前にカウンタ４２が０にカウントダウンするまで待機する。
【００２６】 「１１」オプコードはステートマシーン３４を「停止」モードにするが、そこ
ではそれは図１のホストコンピュータ１６への停止制御信号ＳＴＯＰ入力をパル
ス化して測定が完了したことを示す。そして、ステートマシーン３４は、次の開
始信号ＳＴＡＲＴのパルスが新たな測定開始の信号を送るまで待機している。
ではそれは図１のホストコンピュータ１６への停止制御信号ＳＴＯＰ入力をパル
ス化して測定が完了したことを示す。そして、ステートマシーン３４は、次の開
始信号ＳＴＡＲＴのパルスが新たな測定開始の信号を送るまで待機している。
【００２７】 制御データ 測定前にそれぞれのチャネルＣＨ（１）−ＣＨ（Ｎ）に命令を供給し、更に、
測定中に様々なチャネルにスキャンデータを供給することに加えて、ディスク２
２は、また、制御データを各チャネルに供給してチャネルの様々な作動特性を設
定する。測定開始前に、図１のディスクコントローラ１８がディスク２２からチ
ャネル命令を読み出してそれらを各チャネルＣＨ（１）−ＣＨ（Ｎ）の命令メモ
リ３０に書き込んだとき、ディスクコントローラは、また、ディスク２２から各
チャネル用の制御データを読み込み、そして、その制御データをメモリバス２４
とメモリコントローラ３２を介してチャネル内の一組のアドレス可能な制御レジ
スタ５０（図２）に書き込む。レジスタ５０に格納された制御データはシフトレ
ジスタ４６に１２ビットのスキャンデータワードのうちシフトインするのはどの
Ｍビットであるかを知らせる。そのチャネルが測定中にスキャンデータを使用す
るチャネルだけである場合にはＭは１２であり、そのチャネルのシフトレジスタ
４６がそれぞれのシフトイン信号ＳＨＩＦＴ＿ＩＮのパルスに応答して全ての１
２ビットのスキャンデータをシフトインする。例えば、４つのチャネルが測定中
にスキャンデータを使用している場合、制御データはそれぞれのチャネルのシフ
トレジスタ４６に命じて、１２ビットスキャンデータの特定の３つの組をシフト
インする。制御データは、また、何回スキャンビットがシフトインされているか
をステートマシーン３４に知らせて、ステートマシーン３４が連続するシフトイ
ンパルスＳＨＩＦＴ＿ＩＮの間で待機するのは何回の測定サイクルであるのかを
判るようにする。
測定中に様々なチャネルにスキャンデータを供給することに加えて、ディスク２
２は、また、制御データを各チャネルに供給してチャネルの様々な作動特性を設
定する。測定開始前に、図１のディスクコントローラ１８がディスク２２からチ
ャネル命令を読み出してそれらを各チャネルＣＨ（１）−ＣＨ（Ｎ）の命令メモ
リ３０に書き込んだとき、ディスクコントローラは、また、ディスク２２から各
チャネル用の制御データを読み込み、そして、その制御データをメモリバス２４
とメモリコントローラ３２を介してチャネル内の一組のアドレス可能な制御レジ
スタ５０（図２）に書き込む。レジスタ５０に格納された制御データはシフトレ
ジスタ４６に１２ビットのスキャンデータワードのうちシフトインするのはどの
Ｍビットであるかを知らせる。そのチャネルが測定中にスキャンデータを使用す
るチャネルだけである場合にはＭは１２であり、そのチャネルのシフトレジスタ
４６がそれぞれのシフトイン信号ＳＨＩＦＴ＿ＩＮのパルスに応答して全ての１
２ビットのスキャンデータをシフトインする。例えば、４つのチャネルが測定中
にスキャンデータを使用している場合、制御データはそれぞれのチャネルのシフ
トレジスタ４６に命じて、１２ビットスキャンデータの特定の３つの組をシフト
インする。制御データは、また、何回スキャンビットがシフトインされているか
をステートマシーン３４に知らせて、ステートマシーン３４が連続するシフトイ
ンパルスＳＨＩＦＴ＿ＩＮの間で待機するのは何回の測定サイクルであるのかを
判るようにする。
【００２８】 制御レジスタ２０に格納された制御データは、また、エンコーダ４８がレジス
タ４６のスキャンデータビット出力をどのようにしてベクタデータＶＥＣＴＯＲ
に変換するのかを決定し、それによって、シフトレジスタ４６からシフトアウト
されたスキャンデータビットの２つのステートのそれぞれに応答してチャネルが
行う作動を制御する。レジスタ５０内の制御データは、また、マルチプレクサ３
７への一時停止ベクタ入力ＨＡＬＴの値を設定して、チャネルが一時停止モード
にある間にＤＵＴターミナルにおいて行う作動を制御する。制御データは、また
、ＤＵＴ入力信号をドライブするとき、又は、ＤＵＴ出力信号のステートを確認
するときにピンエレクトロニクス回路４０が使用するハイ論理レベルとロー論理
レベルを設定する。
タ４６のスキャンデータビット出力をどのようにしてベクタデータＶＥＣＴＯＲ
に変換するのかを決定し、それによって、シフトレジスタ４６からシフトアウト
されたスキャンデータビットの２つのステートのそれぞれに応答してチャネルが
行う作動を制御する。レジスタ５０内の制御データは、また、マルチプレクサ３
７への一時停止ベクタ入力ＨＡＬＴの値を設定して、チャネルが一時停止モード
にある間にＤＵＴターミナルにおいて行う作動を制御する。制御データは、また
、ＤＵＴ入力信号をドライブするとき、又は、ＤＵＴ出力信号のステートを確認
するときにピンエレクトロニクス回路４０が使用するハイ論理レベルとロー論理
レベルを設定する。
【００２９】 レジスタ５０に格納された制御データは、また、タイミング回路３６に入力を
提供して、通常モードの作動中の周期的クロックＰＣＬＫの周波数を定義し、更
に、シリアル又は一時停止モードの動作中の周期的クロックＰＣＬＫの周波数を
定義する。シリアル又は一時停止モードの動作中、ステートマシーン３４はタイ
ミング回路３６への交替周波数信号（ＡＬＴ＿ＦＲＥＱ）入力をアサートし、タ
イミング回路がＰＣＬＫ周波数を示されたシリアル／一停止モードのレベルに設
定するようにする。通常モードの動作中、ステートマシーン３４はＡＬＴ＿ＦＲ
ＥＱ信号をデアサートして、タイミング回路３６がＰＣＬＫ周波数をその通常モ
ードのレベルに設定する。したがって、通常の測定サイクルの周波数が比較的に
ハイであるときは、ディスクコントローラ１８がスキャンデータビットをそれを
必要としているチャネルに送ることができる周波数を超えないように、タイミン
グ回路３６はシリアル又は一時停止モードの動作中にＰＣＬＫクロック周波数を
スローダウンするようにプログラミングされている。
提供して、通常モードの作動中の周期的クロックＰＣＬＫの周波数を定義し、更
に、シリアル又は一時停止モードの動作中の周期的クロックＰＣＬＫの周波数を
定義する。シリアル又は一時停止モードの動作中、ステートマシーン３４はタイ
ミング回路３６への交替周波数信号（ＡＬＴ＿ＦＲＥＱ）入力をアサートし、タ
イミング回路がＰＣＬＫ周波数を示されたシリアル／一停止モードのレベルに設
定するようにする。通常モードの動作中、ステートマシーン３４はＡＬＴ＿ＦＲ
ＥＱ信号をデアサートして、タイミング回路３６がＰＣＬＫ周波数をその通常モ
ードのレベルに設定する。したがって、通常の測定サイクルの周波数が比較的に
ハイであるときは、ディスクコントローラ１８がスキャンデータビットをそれを
必要としているチャネルに送ることができる周波数を超えないように、タイミン
グ回路３６はシリアル又は一時停止モードの動作中にＰＣＬＫクロック周波数を
スローダウンするようにプログラミングされている。
【００３０】 スキャンテスト スキャンターミナルを有するＤＵＴを測定するとき、スキャンターミナルにア
クセスしている各テスタチャネルの命令メモリ３０に記憶された一連の命令は、
シリアルモードと一時停止モードの間で前記チャネルを交替する。通常の入力タ
ーミナル又は出力ターミナルにアクセスしている各テスタチャネルの命令メモリ
３０に記憶された一連の命令は、通常モードと一時停止モードの間で交替する。
スキャンターミナルがアクティブである測定の一部期間中、それらのスキャンタ
ーミナルにアクセスしているチャネルはシリアルモードで動作するが、一方、他
のＤＵＴ入力／出力ターミナルにアクセスしているチャネルは一時停止ＨＡＬＴ
モードで動作する。ＤＵＴ入力／出力ターミナルがアクティブである測定の一部
期間中、スキャンターミナルにアクセスしているチャネルは一時停止モードで動
作するが、一方、他のＤＵＴ入力／出力ターミナルにアクセスしているチャネル
は通常モードで動作する。
クセスしている各テスタチャネルの命令メモリ３０に記憶された一連の命令は、
シリアルモードと一時停止モードの間で前記チャネルを交替する。通常の入力タ
ーミナル又は出力ターミナルにアクセスしている各テスタチャネルの命令メモリ
３０に記憶された一連の命令は、通常モードと一時停止モードの間で交替する。
スキャンターミナルがアクティブである測定の一部期間中、それらのスキャンタ
ーミナルにアクセスしているチャネルはシリアルモードで動作するが、一方、他
のＤＵＴ入力／出力ターミナルにアクセスしているチャネルは一時停止ＨＡＬＴ
モードで動作する。ＤＵＴ入力／出力ターミナルがアクティブである測定の一部
期間中、スキャンターミナルにアクセスしているチャネルは一時停止モードで動
作するが、一方、他のＤＵＴ入力／出力ターミナルにアクセスしているチャネル
は通常モードで動作する。
【００３１】 ＤＵＴプログラミング プログラミング入力ターミナルを有するＰＬＤのようなＤＵＴを測定するとき
は、プログラミングターミナルにアクセスしている各テスタチャネルの命令メモ
リ３０に記憶された一連の命令はシリアルモードで動作してプログラミングデー
タをＤＵＴに提供するが、一方、他のＤＵＴ入力／出力ターミナルにアクセスし
ているチャネルは一時停止ＨＡＬＴモードで動作する。ＤＵＴ論理が測定されて
いる測定の一部期間中、プログラミングターミナルにアクセスしているチャネル
は一時停止モードで動作するが、一方、他のＤＵＴ入力／出力ターミナルにアク
セスしているチャネルは通常モードで動作する。
は、プログラミングターミナルにアクセスしている各テスタチャネルの命令メモ
リ３０に記憶された一連の命令はシリアルモードで動作してプログラミングデー
タをＤＵＴに提供するが、一方、他のＤＵＴ入力／出力ターミナルにアクセスし
ているチャネルは一時停止ＨＡＬＴモードで動作する。ＤＵＴ論理が測定されて
いる測定の一部期間中、プログラミングターミナルにアクセスしているチャネル
は一時停止モードで動作するが、一方、他のＤＵＴ入力／出力ターミナルにアク
セスしているチャネルは通常モードで動作する。
【００３２】 ＤＵＴの各ターミナル毎に一つずつのチャネルを有するＩＣテスタが前記のよ
うに説明されてきた。本発明に関して、テスタは、測定前に命令を各チャネルに
供給するための、そして、測定中に各種のテスタチャネルにＩＣスキャンデータ
又はＤＵＴプログラミングデータを提供するためのリムーバブルディスクを備え
たディスクドライブを有する。ディスクドライブは安価に大量のデータを記憶す
ることができるので、本発明のディスクドライブの使用は、大量のスキャンデー
タ又はプログラミングデータを高価なメモリにまず記憶する必要なく、テストチ
ャネルが測定中にＤＵＴにそのスキャンデータ又はプログラミングデータを供給
することを可能にする。前記明細書は本発明の好適な実施の形態を記載してきた
ものであるが、当該技術分野において通常の技量を有する者、本発明から逸脱す
ることなく、そのより広範な諸相において前記の好適な実施の形態に多くの改変
をなすことが可能である。したがって、添付の特許請求の範囲は、本発明の真の
範囲や精神の範囲内にあるそのような改変を全て保護することを意図したもので
ある。
うに説明されてきた。本発明に関して、テスタは、測定前に命令を各チャネルに
供給するための、そして、測定中に各種のテスタチャネルにＩＣスキャンデータ
又はＤＵＴプログラミングデータを提供するためのリムーバブルディスクを備え
たディスクドライブを有する。ディスクドライブは安価に大量のデータを記憶す
ることができるので、本発明のディスクドライブの使用は、大量のスキャンデー
タ又はプログラミングデータを高価なメモリにまず記憶する必要なく、テストチ
ャネルが測定中にＤＵＴにそのスキャンデータ又はプログラミングデータを供給
することを可能にする。前記明細書は本発明の好適な実施の形態を記載してきた
ものであるが、当該技術分野において通常の技量を有する者、本発明から逸脱す
ることなく、そのより広範な諸相において前記の好適な実施の形態に多くの改変
をなすことが可能である。したがって、添付の特許請求の範囲は、本発明の真の
範囲や精神の範囲内にあるそのような改変を全て保護することを意図したもので
ある。
【図１】 本発明に関する集積回路（ＩＣ）テスタをブロック図形式で図示している。
【図２】 図１のテスタの代表的なチャネルをブロック図形式で図示している。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年８月２５日（２０００．８．２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (10)
- 【請求項１】 それぞれが各測定サイクル中に被測定ＩＣデバイス（ＤＵＴ
）の個別のターミナルにおいて測定作業を実施する複数のテスタチャネルと、 データを記憶して、前記テスタチャネルのうちのいずれか一つに対してデータ
を読み出すためのディスクドライブを有する集積回路（ＩＣ）テスタであって、 それぞれのテスタチャネルが一組の命令を記憶するための命令メモリを有し、 それぞれのテスタチャネルが測定中にその記憶された命令を実行し、 前記命令のうちのあるものが、実行テスタチャネルが測定サイクル中にＤＵＴ
ターミナルで実行すべき特定の測定作業を示すベクタＶＥＣＴＯＲを有し、更に
、 実行テスタチャネルがディスクドライブからカレントに読み出されるデータを
獲得すべきであることと該獲得されたデータによって示された作業を実行すべき
であることを前記命令のうちの他のものが示すＩＣテスタ。 - 【請求項２】 前記ディスクドライブがリムーバブルディスクドライブであ
ることを特徴とする前記請求項１に記載のＩＣテスタ。 - 【請求項３】 前記ディスクドライブがまたそれぞれのテスタチャネルに対
する個別の一組の命令を記憶し、更に、 前記測定の開始前に、ディスクドライブがそれぞれのテスタチャネルとそれぞ
れのテスタチャネルに対して前記一組の命令を読み出し、そして、その命令メモ
リに前記一組の命令を記憶することを特徴とする前記請求項１に記載のＩＣテス
タ。 - 【請求項４】 その間でディスクドライブから読み出されたデータがテスタ
チャネルによって実行されるべき測定作業を示している、後続の測定サイクル数
を前記命令のうちの他のものが示していることを特徴とする前記請求項１に記載
のＩＣテスタ。 - 【請求項５】 それぞれの命令がオプコードとオペランドを有しており、そ
のオプコードがチャネルの動作モードを示し、 オプコードが第１の動作モードを示し、オペランドがＤＵＴターミナルにおい
て実行されるべき作業を示し、更に、 オプコードが第２の動作モードを示し、チャネルがディスクドライブからカレ
ントに読み出される前記データを獲得し、更に、オペランドによって示された数
の測定サイクルの間に獲得されたデータによって示された前記作業を実施実施す
ることを特徴とする前記請求項１に記載のＩＣテスタ。 - 【請求項６】 オプコードが第３の動作モードを示しているとき、実行テス
タチャネルが命令を実行することを控える測定サイクル数をオペランドが示すこ
とを特徴とする前記請求項５に記載のＩＣテスタ。 - 【請求項７】 複数の入出力ターミナルと複数のスキャンターミナルを有す
るタイプの集積回路（ＩＣ）に対し測定を行うＩＣテスタであって、 それぞれが前記入出力ターミナルの個別のターミナルに接続された第１の複数
のテスタチャネルと、 それぞれが前記スキャンターミナルの個別のターミナルに接続された第２の複
数のテスタチャネルと、 スキャンデータを記憶してそれを読み出すディスクドライブと、 前記ディスクドライブから読み出されたスキャンデータを前記第２の複数のテ
スタチャネルのそれぞれに送るためのバスを有し、 前記第１と第２の複数のテスタチャネルのそれぞれが個別に一組の命令を記憶
するための命令メモリを有し、更に、測定中にその記憶された命令を実行し、 それぞれの実行された命令がオペランドを伴うオプコードを有し、 前記第１の複数のテスタチャネルによって実行された前記命令のうちのあるも
ののオプコードが、実行テスタチャネルが単一の測定サイクル中にＤＵＴターミ
ナルにおいて実行すべき特定の測定作業を付随するオペランドが示していること
を示し、更に、付随するオペランドによって示された数の測定サイクル中には実
行テスタチャネルが命令を実行することを一時停止すべきことを、前記第１の複
数のテスタチャネルによって実行される前記命令のうちの他のもののオプコード
が示し、更に、 実行テスタチャネルが付随するオペランドによって示された数の測定サイクル
の間に前記バスを介して送られてきた前記スキャンデータによって参照された一
連の測定作業を実行すべきであることを、前記第２の複数のテスタチャネルによ
って実行された前記命令のあるもののオプコードが示し、付随するオペランドに
よって示された複数の測定サイクルの間は実行テスタチャネルが命令を実行する
ことを一時停止すべきことを、前記第２の複数のテスタチャネルによって実行さ
れた前記命令のうちの他のもののオプコードが示すＩＣテスタ。 - 【請求項８】 前記第２の複数のテスタチャネルが命令の実行を一時停止し
ている測定サイクル中に前記第１の複数のテスタチャネルが命令を実行し、更に
、前記第１の複数のテスタチャネルが命令の実行を一時停止している測定サイク
ル中に前記第２の複数のテスタチャネルが命令を実行することを特徴とする前記
請求項７に記載のＩＣテスタ。 - 【請求項９】 前記ディスクドライブがリムーバブルディスクドライブであ
ることを特徴とする前記請求項７に記載のＩＣテスタ。 - 【請求項１０】 前記ディスクドライブがまたそれぞれのテスタチャネルに
対する個別の一組の命令を記憶し、更に、 前記測定の開始前に、ディスクドライブがそれぞれのテスタチャネルとそれぞ
れのテスタチャネルに対して前記一組の命令を読み出し、そして、その命令メモ
リに前記一組の命令を記憶することを特徴とする前記請求項７に記載のＩＣテス
タ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/181,939 US6181151B1 (en) | 1998-10-28 | 1998-10-28 | Integrated circuit tester with disk-based data streaming |
| US09/181,939 | 1998-10-28 | ||
| PCT/US1999/024060 WO2000025143A1 (en) | 1998-10-28 | 1999-10-25 | Integrated circuit tester with disk-based data streaming |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002528725A true JP2002528725A (ja) | 2002-09-03 |
Family
ID=22666446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000578666A Pending JP2002528725A (ja) | 1998-10-28 | 1999-10-25 | ディスクベースのデータストリーミング機能を有する集積回路テスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6181151B1 (ja) |
| EP (1) | EP1125140A4 (ja) |
| JP (1) | JP2002528725A (ja) |
| KR (1) | KR100634991B1 (ja) |
| WO (1) | WO2000025143A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008263A1 (ja) * | 2003-07-22 | 2005-01-27 | Advantest Corporation | パターン発生器、及び試験装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321352B1 (en) * | 1998-10-28 | 2001-11-20 | Credence Systems Corporation | Integrated circuit tester having a disk drive per channel |
| US6973606B2 (en) * | 2000-09-29 | 2005-12-06 | Intel Corporation | Partially distributed control mechanism for scanout incorporating flexible debug triggering |
| US7096398B1 (en) * | 2000-09-29 | 2006-08-22 | Intel Corporation | Distributed test control architecture |
| US6934728B2 (en) * | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US6937084B2 (en) * | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US20030023836A1 (en) * | 2001-06-01 | 2003-01-30 | Michael Catherwood | Shadow register array control instructions |
| US7007172B2 (en) * | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US20030028696A1 (en) * | 2001-06-01 | 2003-02-06 | Michael Catherwood | Low overhead interrupt |
| US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US7020788B2 (en) * | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US20020184566A1 (en) * | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US20030005268A1 (en) * | 2001-06-01 | 2003-01-02 | Catherwood Michael I. | Find first bit value instruction |
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| US6952711B2 (en) * | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US7406641B2 (en) * | 2003-06-30 | 2008-07-29 | Intel Corporation | Selective control of test-access ports in integrated circuits |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Ｉｃテスタ |
| US4931723A (en) * | 1985-12-18 | 1990-06-05 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
| EP0432292A1 (en) * | 1989-12-12 | 1991-06-19 | Advantest Corporation | Logic IC tester |
| US5225772A (en) * | 1990-09-05 | 1993-07-06 | Schlumberger Technologies, Inc. | Automatic test equipment system using pin slice architecture |
| DE4305442C2 (de) * | 1993-02-23 | 1999-08-05 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Testvektors |
| US5737512A (en) * | 1996-05-22 | 1998-04-07 | Teradyne, Inc. | Fast vector loading for automatic test equipment |
-
1998
- 1998-10-28 US US09/181,939 patent/US6181151B1/en not_active Expired - Fee Related
-
1999
- 1999-10-25 JP JP2000578666A patent/JP2002528725A/ja active Pending
- 1999-10-25 KR KR1020017004134A patent/KR100634991B1/ko not_active IP Right Cessation
- 1999-10-25 EP EP99971094A patent/EP1125140A4/en not_active Withdrawn
- 1999-10-25 WO PCT/US1999/024060 patent/WO2000025143A1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008263A1 (ja) * | 2003-07-22 | 2005-01-27 | Advantest Corporation | パターン発生器、及び試験装置 |
Also Published As
| Publication number | Publication date |
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| EP1125140A1 (en) | 2001-08-22 |
| WO2000025143A1 (en) | 2000-05-04 |
| US6181151B1 (en) | 2001-01-30 |
| EP1125140A4 (en) | 2004-12-29 |
| KR100634991B1 (ko) | 2006-10-17 |
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