KR20010051621A

KR20010051621A - 다수의 가상 논리 테스터를 지원하는 반도체 테스트 시스템

Info

Publication number: KR20010051621A
Application number: KR1020000066935A
Authority: KR
Inventors: 턴퀴스트제임스알란
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 1999-11-12
Filing date: 2000-11-11
Publication date: 2001-06-25
Also published as: DE10056160A1; US6557128B1; TW571112B; JP2001174522A; JP4380907B2; KR100499848B1

Abstract

상호에 대해 개별적으로 그리고 비동기적으로 동작하는 다수의 논리 테스터로서 행동하는 단일 반도체 테스트 시스템이 개시된다. 이 반도체 테스트 시스템은 테스트 프로그램을 실행함으로써 반도체 테스트 시스템의 전체적인 동작을 제어하기 위한 호스트 컴퓨터, 테스트 중인 반도체 장치(semiconductor device under test(DUT))의 할당된 핀에 테스트 패턴을 발생하고 이 결과의 DUT의 응답을 각각 평가하기 위한 복수의 핀 유닛, 상기 호스트 컴퓨터와 복수의 핀 유닛 간에 제공되어 데이터, 어드레스, 제어 신호 및 클럭을 송신하기 위한 핀 유닛 버스, 및 그룹 선택 어드레스가 호스트 컴퓨터에 의해 핀 유닛 버스에 놓이면 테스트 중인 장치의 입력/출력 핀에 대응하여 핀 유닛을 형성하기 위한 수단을 구비한다.

Description

다수의 가상 논리 테스터를 지원하는 반도체 테스트 시스템{SEMICONDUCTOR TEST SYSTEM SUPPORTING MULTIPLE VIRTUAL LOGIC TESTERS}

본 발명은 IC 및 LSI와 같은 반도체 장치를 테스트하기 위한 자동화 테스트 장비(ATE)와 같은 반도체 테스트 시스템에 관한 것으로, 더 상세하게는 종래의 단일 논리 테스터는 물론 서로에 대해 개별적이며 비동기적으로 각각 동작하는 다수의 논리 테스터로서 행동하는 단일 ATE 시스템에 관한 것이다.

자동화 테스트 장비(ATE) 또는 IC 테스터와 같은 반도체 테스트 시스템에 의해 IC 및 LSI와 같은 반도체 장치를 테스트하는데 있어서, 테스트될 반도체 장치에는 선정된 테스트 타이밍으로 그 적당한 핀에 테스트 신호(패턴)가 제공된다. 반도체 테스트 시스템은 테스트 신호에 응답해서 발생되는 테스트 중인 장치(device under test)로부터 출력 신호를 수신한다. 출력 신호는 테스트 중인 반도체 장치가 의도로 하는 기능을 정확하게 수행하는지의 여부를 판정하기 위해, 특정 타이밍에 예상된 값 신호와 비교될 스트로브 신호에 의해 샘플링된다.

도 1은 종래의 반도체 테스트 시스템의 예를 도시하는 개략 블럭도이다. 도 1의 반도체 테스트 시스템에서, 패턴 발생기(12)는 테스트 프로세서(11)로부터 테스트 데이터를 수신한다. 패턴 발생기(12)는 파 형성기(14)에 제공될 테스트 패턴 데이터, 및 패턴 비교기(17)에 제공될 예상 값 패턴을 발생한다. 타이밍 발생기(13)는 전체적인 테스트 시스템의 동작을 동기화시키는 타이밍 신호를 발생한다. 도 1에서, 타이밍 신호는 예를 들어, 패턴 발생기(12), 패턴 비교기(17), 파 형성기(14) 및 아날로그 비교기(16)에 공급된다.

타이밍 발생기(13)는 또한 파 형성기(14)에 테스트 사이클(테스터 속도) 펄스 및 타이밍 데이터를 제공한다. 패턴(테스트 벡터) 데이터는 "0" 및 "1", 즉 테스트 신호 파형의 상승과 하강 에지를 정의한다. 타이밍 데이터(타이밍 세트 데이터)는 테스트 사이클 펄스에 대한 파형의 상승 및 하강 에지의 타이밍(지연 시간)을 정의한다. 전형적으로, 타이밍 데이터는 또한 RZ(제로로 복귀), NRZ(제로로 비복귀) 또는 EOR(배타적 OR) 파형과 같은 파형 정보를 포함한다.

패턴 발생기(12)로부터의 패턴 데이터 및 타이밍 발생기(13)로부터의 테스트 사이클 펄스 및 타이밍 데이터에 기초하여, 파 형성기(14)는 특정 파형 및 타이밍을 갖는 테스트 신호를 형성한다. 파 형성기(14)는 이 테스트 신호를 드라이버(15)를 통해 DUT(19)에 송신한다. 파 형성기(14)는 드라이버(15)에 공급될 테스트 신호를 형성하는 세트/리셋 플립 플롭(도시되지 않음)을 포함한다. 드라이버(15)는 테스트 신호의 진폭, 임피던스, 및/또는 슬루율(slew rate)를 조정하고, 이 테스트 신호를 DUT(19)에 인가한다.

DUT(19)로부터의 응답 신호는 아날로그 비교기(16)에 의해 선정된 스트로브 타이밍에서 기준 전압과 비교된다. 결과로 나타나는 논리 신호가 패턴 비교기(17)에 제공되는데, 패턴 비교기에서는 아날로그 비교기(16)로부터의 결과로 나타나는 논리 패턴과, 패턴 발생기(12)로부터의 예상 값 패턴 간에 논리 비교가 수행된다. 패턴 비교기(17)는 두개의 패턴들이 서로 일치하는지의 여부를 점검함으로써, DUT(19)의 통과 또는 고장을 결정한다. 고장이 검출되면, 이와 같은 고장 정보가 고장 메모리(18)에 제공되고, 고장 분석을 수행하기 위해 패턴 발생기(12)로부터 DUT(19)의 고장 어드레스 정보와 함께 저장된다.

종래의 기술에서는, 이와 같은 반도체 테스트 시스템은 핀 당(per-pin) 아키텍쳐(architecture)(핀당 테스터)에 의해 또는 공유 자원 아키텍쳐(핀 클러스터 테스터)에 의해 형성된다.

여기서, 핀당 테스터는 신호와 같은 테스트 파라미터를 발생하기 위한 모든 하드웨어 자원이 테스트 시스템의 각 테스트 채널(테스트 핀)마다 독립적으로 제공되는 반도체 테스트 시스템을 지칭한다. 결국, 핀당 테스트에서는, 테스트 중인 반도체 장치를 위한 다양한 테스트 파라미터가 DUT의 각 핀마다 독립적으로 설정될 수 있다.

핀 클러스터 테스터는 타이밍 발생기와 같은 테스터 자원 및 기준 전압이 모든 또는 선정된 수의 테스트 채널(테스트 핀)에 대해 공통으로 사용되는 반도체 테스트 시스템을 지칭한다. 도 1에 도시된 것과 같은 공유 자원(클러스터 핀) 구조를 갖는 IC 테스터는 경제적이지만, 극히 복잡하고 고속인 최근의 IC 장치를 테스트하는데 충분히 유연한 것으로 사료된다. DUT의 각 단자 핀에 대해 테스트 파라미터를 공유하는 공유 자원 테스터와 비교하여, 핀당 테스터는, 다른 핀과는 독립적으로 DUT의 각 단자 핀에 대해 테스트 파라미터를 발생할 수 있고, 복잡한 테스트 패턴 및 타이밍이 보다 자유롭게 발생될 수 있기 때문에, 고속 LSI를 테스트하는데 적합하다. 전형적인 핀당 IC 테스터에서, 도 1의 타이밍 발생기(13)와 파 형성기(14)는 각각의 테스트 핀, 즉 DUT의 각 단자 핀에 개별적으로 제공된다.

반도체 테스트 산업에서는, 테스트 효율을 향상시키기 위해 다수의 장치를 병렬로 테스트할 필요가 있다. 다수의 장치를 병렬로 테스트할 수 있는 반도체 테스트 시스템이 존재한다. 도 2a 및 도 2b는 복수의 반도체 장치를 동시에 테스트하기 위한 기본 구성예를 도시한다. 도 2a에서는 두개의 테스트 헤드 (TH1,TH2)가 두개의 장치(DUT1,DUT2)를 병렬로 테스트하기 위해 자동 테스트 장비(ATE)에 접속되어 있다. 도 2b에서는, 두개의 장치(DUT1,DUT2)가 ATE(10)에 접속된 단일 테스트 헤드 (TH) 상에서 테스트된다.

그러나, 종래의 테스트 시스템에서는, 핀당 또는 핀 클러스터 아키텍쳐에서, 테스트 핀들은 테스트 프로그램의 완료가 될 때까지 함께 시작하고 실행하는 단일 그룹의 핀으로서 취급된다. 다른 말로 표현하면, 이들 종래의 테스트 시스템은 단일 패턴 메모리에 걸쳐 동일한 테스트 패턴을 복사함으로써 병렬 테스팅을 수행한다. 따라서, 상기 동작은, 각각의 장치가 동일한 테스트 패턴을 실행하고 DUT중의 하나에서 에러가 검출될 때에도 각 장치 상의 패턴이 완료할 때까지 실행하여야 한다는 단점이 있다.

따라서, 본 발명의 목적은, 각각의 논리 테스터가 상호에 대해 독립적이고 그리고 비동기적으로 동작하는 다수의 논리 테스터로서 기능하는 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은, 테스트될 반도체 장치의 요건에 따라 테스트 핀에 비추어 각각의 논리 테스터가 자유롭게 형성되는 다수의 논리 테스터로서 행동하는 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 다수의 장치에 대해 동기적 또는 비동기적 병렬 테스팅을 수행할 수 있는 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 복수의 테스트 프로그램을 병렬로 실행하고, 다수 장치의 병렬 테스팅을 위한 소프트웨어 프로그래밍을 단순화할 수 있는 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 저렴하고 높은 테스트 유연성과 테스트 효율성으로 가상의 다수의 논리 테스터를 지원하는 반도체 테스트 시스템을 제공하는 것이다.

본 발명에 따르면, 반도체 테스트 시스템은 테스트 프로그램을 실행함으로써 반도체 테스트 시스템의 전체적인 동작을 제어하기 위한 호스트 컴퓨터, 테스트 중인 반도체 장치의 할당된 핀에 테스트 패턴을 발생하고 DUT의 결과로 나타나는 응답을 각각 평가하기 위한 복수의 핀 유닛, 상기 호스트 컴퓨터와 복수의 핀 유닛 간에 제공되어 데이터, 어드레스, 제어 신호 및 클럭을 송신하기 위한 핀 유닛 버스, 및 그룹 선택 어드레스가 호스트 컴퓨터에 의해 핀 유닛 버스에 놓이면 테스트 중인 장치의 입력/출력 핀에 대응하여 핀 유닛을 형성하기 위한 수단으로 구성된다.

다수의 가상 테스터를 지원하는 본 발명의 테스트 시스템에서, 그룹 테스트 핀이 개별적인 테스트 중인 장치(DUT) 또는 시스템 온 칩(SoC)의 개별적인 서브시스템에 동적으로 할당된다. 이들 그룹들은 테스터 하드웨어에 의해 개별적으로 어드레스되며, 별개의 개별적인 테스트 시스템으로서 취급된다. 그룹 할당 및 선택은, 호스트 컴퓨터가 핀 유닛 버스 상에 그룹 선택 어드레스(GSA)를 기록하게하는 하드웨어 메커니즘을 통해 달성된다. 따라서, 본 발명은 단일 테스트 시스템상에서 복수의 서로 다른 IC 장치를 동시에 테스트하는 것을 가능하게 한다. 본 발명의 개념은 테스터 핀당 아키텍쳐 또는 핀 클러스터 아키텍쳐에 적용가능하다.

도 1은 사이클 기준으로 설명되는 테스트 데이터에 기초하여 테스트 신호와 테스트 스트로브를 발생하는 종래의 반도체 테스트 시스템의 구조예를 도시하는 개략 블럭도.

도 2a 및 도 2b는 반도체 테스트 시스템에 의해 테스트 중인 복수의 IC 장치(UDT)를 병렬로 테스트하기 위한 기본 구성을 도시하는 개략도.

도 3은 복수의 서로 다른 장치를 병렬로 테스트하기 위한 다수의 가상 논리 테스트를 지원하는 본 발명의 반도체 테스트 시스템의 기본 구조를 도시하는 개략도.

도 4는 그룹 어드레스 선택 데이터를 수신할 때 핀 유닛을 할당하기 위해 도 3의 반도체 테스트 시스템의 각 핀 유닛에 제공된 핀 유닛 기록 디코더의 구조 예를 도시하는 회로도.

도 5a 내지 도 5i는 핀 유닛을 선택하고 테스트 시작 신호를 발생하기 위한 도 4의 핀 유닛 그룹 디코더에 관련된 동작을 도시하는 타이밍 차트.

도 6은 본 발명의 다수의 가상 테스터 내의 각 핀 유닛에 대해 테스트 신호의 끝을 제공하기 위한 실시예를 도시하는 회로도.

도 7a 및 도 7b는 종래의 반도체 테스트 시스템과 본 발명의 다수의 가상 테스터에 대한 패턴 파일 레이아웃과 패턴 로딩 흐름을 도시하는 개략도.

도 8은 단일 테스트 헤드(test head)를 사용하는 본 발명의 반도체 테스트 시스템에서의 병렬 테스팅 동작을 도시하는 순서도.

도 9는 두개 이상의 테스트 헤드를 사용하는 본 발명의 반도체 테스트 시스템에서의 병렬 테스팅 동작을 도시하는 순서도.

도 10은 시스템 온 칩(SoC) IC 내의 기능 코어(functional cores)를 테스트하기 위한, 본 발명의 반도체 테스트 시스템에서의 병렬 테스팅 동작을 도시하는 순서도.

도 11은 세개의 DUT를 병렬로 테스트하기 위한, 본 발명의 반도체 테스트 시스템에서의 다수의 가상 논리 테스트의 소프트웨어/하드웨어 구조 예를 도시하는 블럭도.

도 12는 본 발명의 반도체 테스트 시스템에 의한 도 10의 병렬 테스팅 이전에, 일단의 가상 논리 테스터를 할당하기 위한 처리를 도시하는 순서도.

도 13은 본 발명의 반도체 테스트 시스템에서의 가상 논리 테스터에 의한 도 10의 병렬 테스팅을 수행하기 위한 처리를 도시하는 순서도.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 테스트 프로세서

12 : 패턴 발생기

13 : 타이밍 발생기

14 : 파 형성기

15 : 드라이버

16 : 아날로그 비교기

17 : 패턴 비교기

18 : 고장 메모리

19 : 테스트 중인 장치(DUT)

31 : 호스트 제어 시스템(시스템 메인 컴퓨터 또는 호스트 컴퓨터)

32 : 핀 유닛/호스트 제어기 인터페이스

33 : 핀 유닛 버스

35₁- 35_N: 핀 유닛

37 : DUT 로드 보드

41 : 그룹 선택 어드레스 레지스터

42 : 유닛 카드 어드레스 세트

43, 44 : 비교기

45, 46 : AND 게이트

47 : OR 게이트

48 : 디코더

49 : 플립플롭

53 : 핀 유닛 기록 디코더

본 발명의 반도체 테스트 시스템의 기본 구성은, 다수의 가상 논리 테스터를 지원하는 도 3에 도시되어 있다. 본 발명에서의 다수의 가상 테스터는 특수한 테스트 그룹 제어 하드웨어를 사용하여 다수의 테스트 프로그램을 동시에 실행하는 단일 ATE(자동 테스트 장비)로서 정의될 수 있다. 도 3의 예는 호스트 제어 시스템(시스템 메인 컴퓨터 또는 호스트 컴퓨터)(31), 핀 유닛/호스트 제어기 인터페이스(32), 핀 유닛 버스(33), 다수의 핀 유닛(35₁- 35_N) 및 DUT 로드 보드(37)를 포함한다.

호스트 제어 시스템(31)의 주요 일은 사용자 테스트 프로그램을 실행하고, 이 테스트 프로그램을, 핀 유닛을 형성하고 실행하며 테스트 결과를 검색하는 테스터 버스 데이터로 변환하는 것이다. 호스트 제어 컴퓨터는 단일 컴퓨터, 또는 테스트 시스템을 제어하는 소프트웨어를 각각 지원하는 상호접속된 컴퓨터의 네트워크일 수 있다. 예를 들어, 하나의 컴퓨터, 워크스테이션 또는 퍼스널 컴퓨터는 사용자 인터페이스를 제어할 수 있고, 테스트 시스템 하드웨어를 동작시키는데 필요한 실시간 기능을 제어하는 다른 컴퓨터에 접속될 수 있다.

핀 유닛/시스템 제어기 인터페이스(32)는 호스트 제어 시스템(31)을 핀 유닛 버스(33)에 인터페이스한다. 핀 유닛/시스템 제어기 인터페이스(32)는 두가지 형태: (1) 이것이 병렬 또는 직렬 통신 프로토콜을 지원하는 유연성 케이블을 거쳐 접속된 호스트 카드 및 타겟 버스 카드일 수 있고, (2) 이것이 단일 시스템 백플레인(backplane) 상의 두개의 구별되는 버스를 접속하는 인터페이스 카드일 수 있는 것 중의 하나를 취한다.

핀 유닛/시스템 제어기 인터페이스(32)는 호스트 제어 시스템(31)이 형성 및 제어 데이터를 핀 유닛(35₁- 35_N)에 개별적으로 또는 프로그램 가능 그룹에 기록할 수 있게 한다.

프로그램 가능 그룹은, 호스트 제어 시스템(31)으로 하여금 데이터 그룹 선택 어드레스(GSA)를 타겟 핀 유닛(35) 상의 프로그램 그룹 선택 어드레스 레지스터에 기록할 수 있게 하는 하드웨어 메커니즘으로서 정의된다. 특정 그룹 선택 어드레스가 적당한 그룹 자격자 및 목적지 레지스터 어드레스와 함께 어드레스 버스 상에 놓이면, 해당 GSA 그룹 데이터에 일치하는 모든 핀 유닛(35₁- 35_N)의 타겟 레지스터에 버스 데이터가 기록된다. 이와 같은 기능은 나중에 보다 상세히 설명되는 바와 같이, 각각의 핀 유닛(35) 내의 도 4에 도시된 핀 유닛 데이터 기록 데코더(53)에 의해 수행된다.

핀 유닛(35)은 할당된 테스트 핀에 대한 테스트 패턴을 발생하고, DUT(테스트 중인 장치) 핀의 결과로 나타나는 응답을 평가하는 것이다. 핀 유닛(35)은 대응하는 DUT 핀에 대한 테스트 패턴을 각각 발생할 수 있으며, 그로부터 결과로 나타나는 응답을 각각 평가할 수 있는 (64-256과 같은) 테스터 핀 유닛 그룹 보드로부터 할당된 가상 테스트 유닛에 맵핑된다. 본 발명에서는, 이와 같은 핀 유닛 할당은 호스트 제어 시스템(31)의 제어하에 자유로이 그리고 동적으로 다시 형성된다.

핀 유닛(35)에 대해 일반적으로 수행되는 하이 레벨 기능은 (1) 테스트 상태의 끝을 판독하고, (2) 테스트 패턴을 로드하고, (3) 테스트 패턴을 시작하고, (4) 패턴 고장 어드레스를 판독하고, (5) 핀 유닛을 형성하는 것과 같은 것이다. 원칙적으로, 이들은 현재의 ATE 시스템에 사용되는 것과 동일한 기능들이다. 이들 기능들은 가상 테스터를 나타내는 핀의 서브섹션 또는 그룹에 적용될 수 있다. 핀 유닛(35)은 처리를 간단히하고 빠르게 하기 위해 이들 기능의 일부를 국부적으로 처리하는 마이크로콘트롤러를 가질 수 있다.

가상 테스터 기술은 사이클에 기초한 테스터 또는 이벤트에 기초한 테스터 모두에 적용될 수 있다. 전형적인 사이클에 기초한 테스터에서는, 테스트 패턴은 테스트 속도, 지연 타이밍, 파형 및 벡터 설명을 포함하는 테스트 데이터에 기초하여 발생된다. 테스터 구조의 신규한 개념인 이벤트에 기초한 테스터에서는, 테스트 패턴은 값 변화 및 타이밍 정보에 기초하여 발생된다. 이벤트에 기초한 테스트 시스템에 관한 상세한 설명은 본 발명과 양수인이 동일한 미국특허 출원 제09/406,300호에 제시되어 있다.

상술한 바와 같이, 호스트 제어 시스템(31)은 핀 유닛(35₁- 35_N)과의 사용자 인터페이스로서 기능한다. 호스트 제어 시스템(31)은 사용자가 테스트의 시작 및 정지 동작을 인에이블시키고, 테스트 프로그램 및 다른 테스트 조건을 로드하거나 또는 테스트 결과 분석을 수행하도록 인에이블시킨다. 호스트 제어 시스템(31)은 핀 유닛 버스(33)를 통해 핀 유닛(35₁- 35_N)과 인터페이스한다. 상기 간단히 설명한 바와 같이, 호스트 제어 시스템(31)은 각 핀 유닛(35) 내의 핀 유닛 기록 디코더(53)에 그룹 선택 어드레스를 송신함으로써 핀 유닛(35)을 형성하고 할당한다.

도 4는 핀 유닛 기록 디코더(53)의 회로 예를 도시한다. 핀 유닛 기록 디코더는 호스트 제어 시스템(31)이, 단일 핀 유닛 또는 다수의 핀 유닛에의 기록을 그룹으로서 동시에 레지스트하는 것을 가능하게 한다. 본 발명에서, 가상 테스터 제어 동작은 그룹 레지스터 기록 기능을 사용하여 효율적으로 구현된다. 바람직하게, 핀 유닛 기록 디코더(53)는 각각의 핀 유닛(35)에 제공된다. 핀 유닛 기록 디코더(53)의 목적은 호스트 제어 시스템(31)으로부터의 그룹 선택 데이터 및 레지스터 어드레스 데이터를 검출하고, 명령어 및 데이터가 할당된 핀 유닛(35)의 내부 레지스터에 도달하는 것을 가능하게 한다. 도 4는 또한 제어 신호, 어드레스 데이터, 클럭 등을 송신하기 위한 핀 유닛 버스(33)의 신호 선을 도시한다.

도 4의 예에서, 핀 유닛 기록 디코더(53)는 그룹 선택 어드레스 레지스터(41), 유닛 카드 어드레스 세트(42), 비교기(43 및 44), AND 게이트(45 및 46), OR 게이트(47), 디코더(48), 및 플립플롭(49)를 포함한다. 핀 유닛 버스(53) 상의 신호 및 데이터의 예는, 마스터(시스템) 클럭, 데이터, 레지스터 어드레스, 카드/그룹 어드레스, 어드레스 인에이블 신호, 카드/그룹 선택 신호, 기록/판독 선택 신호, 및 핀 버스 클럭을 포함한다. 본 발명을 구현하는데 많은 방법이 존재하고, 도 6의 구성은 예시적인 목적만을 위해 도시된 하나의 예라는 것에 유의하여야 한다.

직접 핀 유닛 선택(그룹 기록 동작)에서, 어드레스 선은 호스트 제어 시스템(31)으로부터의 핀 유닛 어드레스(카드/그룹 어드레스) 및 핀 유닛 타겟 내부 레지스터 어드레스를 포함한다. 데이터 선은 타겟 레지스터에 기록되거나 그로부터 판독될 데이터를 포함한다. 여기서, 타겟 레지스터는 데이터 전송을 위해 모든 핀 유닛에 내부적으로 제공된 레지스터(도시안됨)이다. 판독/기록 신호, 카드/그룹 선택 신호 및 어드레스 인에이블 신호는 호스트 제어 시스템(31)에 의해 핀 유닛(35)이 명령된 거래를 수행하도록 지시된다.

보다 상세히, 도 4의 블럭도 및 도 5의 타이밍도에서, 호스트 제어 시스템(31)은 데이터 Di(도 5e)를 데이터 선 상에 놓으며, 카드/그룹 어드레스 GAi(도 5g) 및 핀 유닛 타겟 내부 레지스터 어드레스 RAi(도 5f)를 어드레스 선 상에 놓는다. 데이터 Di는 선택된 핀 유닛(35) 내의 타겟 레지스터에 전송될 것이다. 카드/그룹 어드레스 GAi는 타겟 그룹 식별 번호를 가리킨다.

레지스터(41) 내의 그룹 식별자가 카드/그룹 어드레스에 일치하면, 비교기(43)는 일치 신호를 발생한다. 선택적으로, 유닛 카드 어드레스 세트(42) 내의 어드레스가 카드/그룹 어드레스에 일치하면, 비교기(44)는 일치 신호를 발생한다. 유닛 카드 어드레스(42) 내의 어드레스는 핀 유닛을 유일하게 식별하기 위해 스위치 또는 특수 자동 구성 처리에 의해 설정된다. 비교기(43 및 44)로부터의 일치 신호는 AND 게이트(45 및 46)에 의해 상호 배타적이다. OR 게이트(47)가 디코더(48)에 인에이블 신호를 제공하므로써, 디코드된 레지스터 어드레스를 타겟 레지스터에 송신하게 된다.

AND 게이트(45 및 46)의 모두에는 또한 제어 신호, 즉 어드레스 인에이블 신호(도 5c), 카드/그룹 선택 신호(도 5h), 및 기록/판독 선택 신호가 제공된다. 그룹 기록 동작에서, 기록/판독 선택 신호는 기록 동작을 가리키는 하이(도 5d)로 설정되고, 카드/그룹 선택 신호는 그룹 기록 동작을 가리키는 로우로 설정된다. 호스트 제어 시스템(31)은 핀 버스 클럭(도 5b)의 타이밍에 따라 로우에서 하이로 그리고 하이에서 로우로 어드레스 인에이블 신호를 시퀀스한다. 따라서, 시퀀스의 완료시에, 만일 핀 유닛이 카드/그룹 어드레스 GAi에 표시된 값과 일치하는 레지스터를 가지고 있다면, 레지스터 어드레스 RAi에 의해 어드레스되는 모든 핀 유닛 내부 레지스터마다, 데이터 Di가 저장된다.

그룹 데이터 기록의 한가지 주요한 기능은, 가상 테스터 그룹에 동기화된 "시작 테스트" 신호를 송신하는 능력이다. 가상 테스터 그룹 모두 내의 핀 유닛(35)는 동일한 시스템 마스터 클럭 에지에 대한 테스팅을 시작한다. ATE 시스템의 한가지 일반적인 특징은, 모든 시스템 타이밍을 유도하는 마스터 시스템 클럭이 존재한다는 것이다. 타겟 레지스터가 디코더(48)에 의해 할당되면, 인에이블 신호가 플립플롭(49)에 제공되어, 도 5i의 타이밍도 및 다음 핀 버스 클럭의 타이밍에서 도 4의 회로도에 도시한 바와 같은 시작 테스트 신호를 발생한다.

본 발명의 주요한 특징 중의 하나는 다른 핀 유닛(35)에 할당된 테스트가 영향을 받지 않으면서, 핀 유닛(35)에 할당된 테스트를 종료하기 위해 핀 버스를 전파하는 핀 유닛(35)으로부터의 테스트 신호의 끝을 독립적으로 발생하는 능력이다. 호스트 제어 시스템(31)은 테스트 신호의 끝을 검출하고, 테스트 신호의 끝과 연관되었던 핀 유닛(35)에 대한 새로운 테스트로 진행할 수 있다. 도 6은 테스트 신호의 끝을 검출하는 이와 같은 능력을 실시하기 위한 회로도의 예를 도시한다.

적어도, 테스트 중인 장치로부터의 예상되지 않은 출력의 검출로부터 또는 테스트 패턴의 끝으로 인해 테스트의 종료가 발생할 수 있다. 종래에는, 테스트 신호의 끝은 제어 호스트 컴퓨터에 의해 모니터된다. 활성 "테스트의 끝" 신호의 검출시, 호스트 컴퓨터는 테스터 하드웨어로부터 테스트 결과를 검색하고 처리한다.

다수의 가상 테스터가 병렬로 동작하는 본 발명에서는, 호스트 제어 시스템(31)에 의해 모니터될 수 있는 다수의 "테스트의 끝" 신호를 검출할 필요가 있다. 도 6의 예에서, 핀 유닛 버스(33)는 가상 테스터 그룹에 동적으로 할당될 수 있는 다수의 "테스트의 끝" 신호를 포함한다. 가상 테스터 그룹 내에서, 각각의 핀 유닛은 핀 유닛 버스(33)의 할당된 선 상의 "신호의 끝" 신호를 어써트(assert)하는 능력을 가져야만 한다.

이것은 "테스트의 끝" 신호에 대한 핀 유닛(35)의 표준 유선 "OR" 구성을 사용하므로써 달성될 수 있다. 따라서, 도 6의 예에서, 핀 유닛(35₁- 35_N)의 각각은 멀티플렉서(52), 선택 레지스터(54) 및 개방 콜렉터 드라이버(Dr)를 구비한다. 예를 들어, 에러의 검출로 인해, 테스트 신호의 끝은 선택 레지스터(54)로부터의 데이터에 의해 선택되는 멀티플렉서(52)에 제공된다. 따라서, 테스트 신호의 끝은 선택된 개방 콜렉터 드라이버(Dr)를 통해 핀 유닛 버스(33), 및 호스트 제어 시스템(31)에 전달된다.

다수의 DUT 논리 테스팅을 위한 가상 테스터 기술로 각각의 가상 테스터가 모든 다른 가상 테스터에 동기적으로 또는 비동기적으로 실행할 수 있게 된다. 각각의 가상 테스터는 모든 다른 것과는 개별적으로 실행하는 그 자신의 테스트 패턴을 가지고 있다. 다수의 장치를 위한 가상 테스트 패턴의 디스크 기억용량은 그 표준 ATE 패턴의 그것보다 약 N배 작은 이점이 있다. 이와 같은 메모리 감소의 이유는 도 7a 및 도 7b를 참조하여 다음에서 간단히 설명된다.

디스크 기억용량의 이와 같은 감소는, 도 7a에 도시된 바와 같이 다수의 장치를 병렬로 테스트하기 위한 표준 ATE 시스템에서, 하나의 서브 패턴(63A)이 단일 패턴 파일(61A)에서 반복적으로 곱해진다는 사실에서 나온다. 서브 패턴(63A)은 하나의 장치를 테스트하는데 필요한 테스트 패턴이다. 따라서, 파일의 전체적인 크기는 서브 패턴(SP) x 패턴이 반복되는 회수(PR), 즉 SP x PR에 의해 계산된다. 그러나, 도 7b에 도시한 것과 같은 가상 테스터에서는, 서브 패턴 파일(63B) 또는 하나의 장치를 테스트하는 패턴이 재사용되고 각각의 가상 테스터에 로드된다. 따라서, 전체 패턴 파일(61B)의 크기는 서브 패턴 파일(63B)의 크기이다.

다수(병렬)의 DUT 논리 테스팅을 위한 종래의 ATE 시스템에서의 테스트 패턴은 타겟 장치의 수평으로 반복되는 테스트 패턴으로 구성된다. 이는 테스트 패턴이 모든 장치상에서 한번에 병렬로 그리고 동기적으로 실행하여야 하는 제약이 있다. 동기성 전용 동작의 제약은, 다른 DUT 중의 임의의 DUT가 여전히 테스트되는 동안에 수렴하는 것으로 이미 밝혀진 장치가 테스트 패턴의 다른 부분을 이동시키기는 것을 허용하지 않는다는 것이다. 그러나, 본 발명에서는, 가상 테스터를 구성하는 대응하는 핀 유닛에 대한 테스트 신호의 끝을 검출함으로써, DUT가 신규한 것으로 대체되고, 새로운 테스트가 다른 가상 테스터 예와는 별도로 개시된다.

첫번째로, 비동기성 병렬 테스팅은 전체적인 테스트 시간을 감소시킨다. 비동기성 테스팅에서, 각각의 DUT 테스팅 작업은 그 최대 속도로 이동하는 것이 허용되고, 다른 장치가 테스트되는 동안에는 (동기성 테스팅에서와 같이) 그 테스트 패턴을 동기적으로 실행하는 것을 대기할 필요가 없다. 동기성 테스팅은 전체적인 테스트 시간을 보다 길게 하는, 재동기화의 스케쥴링을 필요로 한다.

도 8 및 9는 본 발명의 다수의 가상 논리 테스터에서의 다수 DUT 테스팅의 도면을 도시한다. 종래의 ATE 논리 테스트 시스템 상에서는, 병렬 테스팅을 실시하는 간단한 스케쥴링 알고리즘이 존재하지 않고, 각각의 테스트 프로그램이 테스트될 장치 및 연관된 테스트 패턴으로 주문받아 만들어지는 다수의 테스팅을 지원하는 본 발명의 반도체 테스트 시스템 상에서는, 도 2b에 도시한 것과 같은 배치 로드 핸들러 상에서의 장치의 병렬 테스팅은 간단한 알고리즘을 사용하여 용이하게 달성될 수 있다. 이와 같은 알고리즘의 예는 도 8의 순서도에 도시되어 있다.

첫번째 단계(S11)에서, 테스트 플랜이 테스트 시스템에 로드된다. 테스트 플랜은 병렬로 테스트될 "N DUTs"를 가리킨다. 단계(S12)에서, 시스템은 핀 할당 세트를 형성하고, 핀 할당을 하드웨어에서의 "N" 가상 테스트로서 예를 들어 설명한다. 다음에, 프로세서는 "N" 테스트 프로그램을 예를 들어 설명하고, 각각을 각각의 가상 테스터에 맵핑하는 단계(S13)로 진행한다. 단계(S14)에서, 모든 테스트 프로그램 작업은 동기적으로 또는 비동기적으로 시작한다. 이 단계에서, 선택된 핀 유닛은 테스트 패턴을 DUT에 병렬로 공급하고, DUT로부터의 응답 출력을 평가한다.

단계(S16)에서, 프로세스는 모든 테스트 프로그램 작업이 정지하기를 대기한다. 모든 테스트 프로그램 작업이 테스트 핸들러 상의 DUT에 대해 정지하면, 단계(S17)에서 시스템은 모든 테스트 결과를 비닝(binning)하기 위해 테스트 핸들러에 출력한다. 따라서, 테스트된 DUT는 테스트 결과에 따라 분류된다. 단계(S18)에서, 프로세스는 테스트 핸들러에게 테스트 헤드로부터 DUT를 방출하도록 지시한다. 단계(S19)에서는, 테스트된 반도체 장치가 마지막 DUT인지의 여부가 판정된다. 만일 테스트된 장치가 최종 DUT이면, 단계(S20)에서 프로세스는 종료하고, 만일 그렇지 않으면, 프로세스는 단계(S14)로 복귀하여 모든 반도체 장치들이 테스트될 때까지 단계(S14-S19)의 절차를 반복한다.

다수의 테스팅을 지원하는 본 발명의 반도체 테스트 시스템 상에서, 도 2a에 도시된 것과 같은 다수의 단일 DUT 핸들러 상의 장치의 병렬 테스팅은 간단한 알고리즘을 사용하여 용이하게 달성될 수 있다. 이와 같은 알고리즘의 예가 도 9의 순서도에 도시되어 있다.

첫번째 단계(S21)에서, 테스트 플랜이 테스트 시스템에 로드된다. 테스트 플랜은 병렬로 테스트될 "N DUTs"를 가리킨다. 이 테스트 플랜은 또한 DUT를 맵핑하는 테스트 핸들러를 가리킨다. 단계(S22)에서, 프로세스는 핀 할당 세트를 형성하고, 핀 할당을 하드웨어에서의 "N" 가상 테스터로서 예를들어 설명한다. 다음에, 프로세스는 "N" 테스트 프로그램을 예를 들어 설명하고 각각을 각각의 가상 테스터 및 테스트 핸들러에 맵핑하는 단계(S32)로 진행한다. 단계(S24)에서, 프로세스는 테스트 핸들러에 명령하여 N DUT를 로드하게 한다. 단계(S25)에서, 모든 테스트 프로그램 작업은 동기적으로 또는 비동기적으로 시작한다. 이 단계에서, 선택된 핀 유닛은 DUT에 테스트 패턴을 병렬로 공급하고 DUT로부터의 응답 출력을 평가한다.

단계(S26)에서, 프로세스는 모든 테스트 프로그램 작업의 정지를 대기한다. 모든 테스트 프로그램 작업이 테스트 핸들러 상의 DUT에 대해 정지하면, 프로세스는, 시스템이 모든 테스트 결과를 테스트 핸들러에 출력하여, DUT가 테스트 결과에 따라 분류되는 단계(S27)로 이동한다. 단계(S28)에서, 프로세스는 테스트 핸들러에 명령하여 테스트 헤드로부터 DUT를 방출하게 한다. 단계(S29)에서는 테스트된 반도체 장치가 최종 DUT 인지의 여부가 판정된다. 만일 테스트된 장치가 최종 DUT이면, 프로세스는 단계(S30)에서 종료하고, 그렇지 않으면 프로세스는 단계(S24)로 복귀하여 모든 반도체 장치들이 테스트될 때까지 단계(S24-S29)의 절차를 반복한다.

병렬 테스팅 SoC(시스템 온 칩(system-on-a-chip)) 서브 시스템에 대한 한가지 접근 방법은 개별적인 이산 논리 장치의 병렬 테스팅, 즉 SoC 장치 내의 코어에 테스트 신호 세트를 병렬로 인가하는 것과 유사하다. 동기성 또는 비동기성 병렬의 가상 테스터 능력을 사용함으로써, SoC 장치의 테스팅이 용이하게 처리될 수 있다. 종래의 테스트 시스템은 동기성 테스트 신호를 병렬로 인가할 수 있지만, 이들은 병렬로 비동기적으로 테스트 신호 세트를 인가할 수 없다. 비동기성 테스팅의 두가지 주요 장점은, (1) 일부의 서브시스템내 동작 상의 문제가 비동기성 테스팅에서 밝혀질 것이라는 것과, (2) 각각의 테스트 작업이 그 최대 속도로 이동하는 것이 가능하게 되고 테스트 중인 다른 서브시스템과 재동기하는 것이 필요하지 않기 때문에, 장치의 전체적인 테스트 시간이 감소될 것이라는 것이다.

본 발명의 가상 테스터 상에서 SoC 서브시스템을 비동기적으로 병렬로 테스트할 때, 도 10에 도시한 것과 같은 간단한 알고리즘이 사용될 수 있다. 도 10의 프로세스의 시작에서, 단계(S31)에서 테스트 플랜이 테스트 시스템에 로드된다. 테스트 플랜은 N 테스트 프로그램에 의해 병렬로 테스트될 N SoC 서브시스템을 가리킨다. 단계(S32)에서, 프로세스는 핀 할당 세트를 형성하고, 핀 할당을 "N" 가상 테스터로서 예를 들어 설명하고, 각각의 SoC 서브시스템의 각각의 가상 테스터 테스트 포트 핀을 맵핑한다. 다음에, 프로세스는 "N" 테스트 프로그램을 예를 들어 설명하고 각각의 SoC 서브시스템의 각각의 가상 테스터 테스트 포트 핀을 맵핑하는 단계(S33)으로 진행한다. 단계(S34)에서, 프로세스는 테스트 핸들러에 명령하여 SoC 장치를 로드하게 한다. 단계(S35)에서, 모든 테스트 프로그램 작업이 시작한다. 이 단계에서는, 할당된 가상 테스터는 테스트 패턴을 SoC 장치에 병렬로 공급하고, DUT로부터의 응답 출력을 평가한다.

단계(S36)에서, 프로세스는 모든 테스트 프로그램 작업의 정지를 대기한다. 모든 테스트 프로그램 작업이 테스트 핸들러 상의 SoC 서브시스템에 대해 정지하면, 프로세스는, 테스트 시스템이 모든 테스트 결과를 테스트 핸들러에 출력하여, 테스트 결과에 따라 SoC를 분류하는 단계(S37)로 이동한다. 단계(S38)에서, 프로세스는 테스트 핸들러에 명령하여 테스트 헤드로부터 SoC를 방출하게 한다. 단계(S39)에서는 테스트된 SoC가 최종 DUT 인지의 여부가 판정된다. 만일 테스트된 SoC가 최종 DUT이면, 프로세스는 단계(S40)에서 종료하고, 그렇지 않으면 프로세스는 단계(S34)로 복귀하여 모든 반도체 장치들이 테스트될 때까지 단계(S34-S39)의 절차를 반복한다.

가상 테스팅을 사용하는 이와 같은 SoC 방법의 장점은, 축약된 패턴 및 테스트 셋업에 매입되지 않고, 테스트되고 있는 각 서브시스템의 테스트 프로그램 및 패턴이 용이하게 식별되고 분리된다는 것이다. 이는 테스트 엔지니어가 SoC의 서브시스템 테스트 프로그램 및 테스트 패턴을 용이하게 개발하고 디버그하는 것을 가능하게 한다. 또한, 이와 같은 분리 능력은 용이한 서브시스템 특성화를 가능하게 한다.

도 11은 세개의 DUT를 병렬로 테스트하도록 형성된 가상 테스터 시스템의 소프트웨어 및 하드웨어 블럭도의 예를 도시한다. 본 예에서, 소프트웨어 프로그램 작업(82)(가상 테스트 작업 VT1), (83)(가상 테스트 작업 VT2) 및 (83) (가상 테스트 작업 VT3)은 주 테스트 프로그램(81)인 "테스트 플랜"에 의해 예를 들어 설명된 동일한 테스트 프로그램의 예이다. 본 예에서는, 테스트 프로그램에서 테스트 서비스 커널(86)로부터 송신된 단지 하나의 테스트 패턴 DTP가 존재하는 것으로 가정한다. 또한 장치 DUT-3는 단지 두개의 핀(DPI 및 DPO)을 갖는다고 가정한다. 테스트 패턴 DTP는 테스터 유닛 버스 드라이버(87) 및 테스터 유닛 버스 하드웨어 인터페이스(88)를 거쳐 핀 유닛(35₁- 35₆)(또는 도 11에서 핀 유닛(1-6))에 제공되는 개별적인 테스트 핀(DPI 및 DPO)에 대한 테스트 서브 패턴을 포함한다.

또한 도 12를 참조하면, 도 11의 구성에서 테스트 플랜 프로세스의 예는 다음과 같다. 단계(S51)에서, 테스트 플랜이 테스트 시스템에 로드된다. 다음에, 프로세스는 단계(S52)로 진행하여, 테스터 서비스 커널(86)로부터 핀 유닛(1 및 2)에 대한 핀 유닛 핸들 (RPDI 및 RPDO)를 얻음으로써 작업 VT1을 형성한다. 이들 핸들 RPDI 및 RPDO는 DUT1의 핀 DP1 및 DP0에 대한 그 기준으로서 가상 테스트 작업 VT1에 의해 사용될 것이다. 단계(S53)에서, 테스트 서브패턴 DTP는 DUT1의 핀 DPI에 대한 핀 유닛 RPDI(핀 유닛 1)으로 로드된다.

다음에, 프로세스는 핀 유닛 RPDI(핀 유닛1) 및 RPDO(핀 유닛2)을 가상 테스트 그룹 기준 RVTGROUP에 맵핑하는 단계(S54)로 진행한다. 가상 그룹을 생성하기 위해, 시스템은 각각의 그룹에 대해 고유의 그룹 선택 어드레스를 생성하는 핀 유닛을 제어하는데 사용할 수 있다. 가장 간단한 예에서, 이들은 "1"에서 시작하여 할당되고, 각각의 새로운 그룹에 대해 1씩 증가하는 정수이다. 이와 같은 고유의 그룹 번호는 해당 그룹에 대해 응답하는 것이 필요한 유닛의 GSA(그룹 선택 레지스터) 레지스터에 기록된다.

단계(S56)에서, 시스템은 그 테스트 핀에 대한 기준 RPDI 및 RPDO 및 RVTGROUP을 그 가상 테스트 그룹으로서 갖는 가상 테스트 작업 VT1을 인가한다. 다음에, 단계(S57)에서 모든 가상 테스트 작업이 할당되었는 지의 여부가 판정된다. 만일 그렇다면, 프로세스는 단계(S5)에서 종료하고, 그렇지 않으면, 프로세스는 단계(S58)로 진행하여 DUT2-DUT3 및 적당한 핀 유닛(3-6)을 사용하여 작업 VT2-VT3에 대해 단계(S52-S57)을 반복한다.

도 12의 프로세스에서의 테스트 플랜을 세팅한 후에, 병렬 테스트 처리가 도 13의 순서도에 도시한 바와 같이 실시된다. 도 13의 예에서, 프로세스는 핀 RPDI 및 RPDO의 테스트 레벨, 로드 및 구동 임계값을 포함하는 테스트 파라미터가 단계(S62)에서 세트되도록 단계(S61)에서 시작한다. 가상 테스트 그룹 (RVTGROUP)의 테스트는 단계(S63)에서 시작한다. 가상 테스터 그룹의 모든 핀 유닛을 함께 시작하기 위해, 고유의 GSA(그룹 선택 어드레스)가 그룹에 할당된다. 이는 그룹 선택 신호, 기록 선택 신호, RVTGROUP GSA 어드레스 및 올바른 유닛 제어 레지스터 어드레스를 사용하여 올바른 시작 제어 워드 데이터를 사용해서 하드웨어로서 실행될 수 있다.

단계(S64)에서, 프로세스는 가상 테스트 그룹 (RVTGROUP) 작업이 정지하기를 대기한다. 가상 테스트 그룹 작업이 DUT1-DUT3에 대해 정지하면, 시스템은 단계(S65)에서 가상 테스트 그룹에 대한 통과/고장 정보를 수신한다. 다음에, 프로세스는, 테스트 시스템이 가상 테스트 그룹 (RVTGROUP)의 모든 테스트 결과를 출력하는 단계(S65)로 진행한다. 단계(S66)에서, 프로세스는 테스트 핸들러에 명령하여 테스트 헤드로부터 DUT1-DUT3를 방출하도록 한다. 단계(S67)에서는, 테스트된 DUT가 최종 DUT인지의 여부가 판정된다. 만일 그렇다면, 프로세스는 단계(S70)에서 종료하고, 그렇지 않다면, 새로운 DUT가 로드되고, 프로세스는 단계(S62)로 돌아가 모든 DUT가 테스트될 때까지 단계(S62-68)의 처리를 반복한다.

상술한 바와 같이, 다수의 가상 테스팅을 지원하는 본 발명의 테스트 시스템에서는, 그룹 테스트 핀이 개별적인 DUT 또는 SoC의 개별적인 서브시스템에 동적으로 할당된다. 이들 그룹들은 테스트 하드웨어에 의해 개별적으로 어드레스되고 개별적인 테스트 시스템으로서 취급된다. 호스트 컴퓨터로 하여금 핀 유닛 버스에 그룹 선택 어드레스(GSA)를 기록하게 하는 하드웨어 메커니즘을 통해 그룹 할당 및 선택이 수행된다. 이들 가상 테스터 상에서 실행하는 테스트는 함께 또는 개별적으로 시작하여 독립적으로 종료될 수 있다. 따라서, 본 발명은 단일 테스트 시스템 상에서 서로 다른 복수의 IC 장치를 동시에 테스트하는 것을 가능하게 한다. 본 발명의 개념은 테스터 핀당 아키텍쳐 또는 핀 클러스터 아키텍쳐에 적용가능하다.

본 발명의 반도체 테스트 시스템은 다음과 같은 효과를 달성할 수 있다.

(1) SoC 장치 내의 서브시스템의 비동기 및 동기 병렬 테스팅을 가능하게 한다.

(2) 다수의 핀 유닛을 병렬 프로그래밍함으로써 빠른 테스터 구성

(3) 구성의 유연성

(4) 다수의 DUT 테스팅을 위한 하드웨어 제어를 단순화

(5) 다수의 DUT 시스템에 대한 소프트웨어 프로그래밍의 단순화

비록 바람직한 실시예만이 예시되고 설명되었지만, 본 발명의 사상 및 범위로부터 벗어나지 않고 상기 가르침에 비추어 그리고 첨부하는 특허청구의 범위 내에서 본 발명의 많은 수정 및 변형이 가능하다는 것을 알 것이다.

Claims

복수의 장치를 병렬로 테스트하기 위한 다수의 가상 테스터를 지원하는 반도체 테스트 시스템에 있어서,

테스트 프로그램을 실행함으로써 반도체 테스트 시스템의 전체적인 동작을 제어하기 위한 호스트 컴퓨터;

테스트 중인 반도체 장치의 할당된 핀에 대해 테스트 패턴을 발생하고, 상기 테스트 중인 장치의 결과로 나타나는 응답을 평가하기 위한 수단을 각각 갖는 복수의 핀 유닛;

상기 호스트 컴퓨터와 상기 복수의 핀 유닛 간에 제공되어, 데이터, 어드레스, 제어 신호 및 클럭을 송신하기 위한 핀 유닛 버스; 및

상기 호스트 컴퓨터에 의해 그룹 선택 어드레스가 상기 핀 유닛 버스에 놓이면 테스트 중인 장치의 입력 또는 출력 핀에 대응하는 상기 핀 유닛을 형성하기 위한 수단

을 구비하는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛을 형성하기 위한 수단은 상기 핀 유닛의 각각에 제공되어, 레지스터가 상기 호스트 컴퓨터에 의해 식별되면 상기 그룹 선택 어드레스가 대응하는 핀 유닛 내의 프로그램 그룹 선택 어드레스 레지스터에 기록되게 하는 핀 유닛 기록 디코더를 구비하는 반도체 테스트 시스템.
제1항에 있어서, 다수의 가상 테스터 상에서 실행하는 테스트는 함께 또는 개별적으로 시작하고, 독립적으로 종료하는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛의 각각은, 상기 테스트 중인 장치의 상기 입력 또는 출력핀의 각각이 상기 테스트 핀중의 대응하는 하나에 접속되어 있는, 상기 반도체 테스트 시스템의 하나 이상의 테스트 핀에 할당되는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛의 각각은 상기 그룹 내의 테스트 핀들의 수가 상기 호스트 컴퓨터의 제어하에 동적으로 변하는 상기 반도체 테스트 시스템의 테스트 핀 그룹에 할당되는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛의 각각은, 각각의 핀 유닛이 테스트 중인 복수의 장치 중의 하나를 독립적으로 테스트하도록, 상기 반도체 테스트 시스템의 테스트 핀 그룹에 할당되는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛의 각각은, 한 핀 유닛의 테스트 동작이 다른 핀 유닛과는 비동기적으로 또는 동기적으로 수행되는 방식으로, 각각의 핀 유닛이 복수의 테스트 중인 장치 중의 하나를 테스트하는 독립적인 테스터로 기능하도록 상기 반도체 테스트 시스템의 테스트 핀 그룹에 동적으로 할당되는 반도체 테스트 시스템.
제1항에 있어서, 상기 핀 유닛의 각각은, 한 핀 유닛의 테스트 동작이 다른 핀 유닛과 함께 또는 개별적으로 시작하고 다른 핀 유닛과는 별개로 종료하는 방식으로, 각각의 핀 유닛이 복수의 테스트 중인 장치 중의 하나를 테스트하는 독립적인 테스터로 기능하도록 상기 반도체 테스트 시스템의 테스트 핀 그룹에 동적으로 할당되는 반도체 테스트 시스템.
제2항에 있어서, 상기 핀 유닛 기록 디코더는

상기 프로그램 그룹 선택 어드레스 레지스터 내의 핀 유닛의 그룹 선택 어드레스를 식별하기 위한 수단;

테스트 데이터를 기록하기 위해 상기 핀 유닛 내의 타겟 레지스터가 속하는 그룹을 가리키는 상기 핀 유닛 버스로부터 그룹 어드레스 데이터를 수신하기 위한 수단;

상기 핀 유닛의 그룹 선택 어드레스 및 핀 유닛 버스로부터의 그룹 어드레스 데이터를 비교하고, 이들 사이에 일치점이 있으면 인에이블 신호를 발생하기 위한 수단; 및

상기 핀 유닛 내의 타겟 레지스터에 테스트 데이터를 기록하기 위해 상기 인에이블 신호를 수신하면 상기 그룹 어드레스 데이터를 디코드하기 위한 디코더

를 구비하는 반도체 테스트 시스템.
제9항에 있어서, 상기 핀 유닛을 분류(grouping)한 후에 마스터 클럭의 타이밍에서 테스트 시작 신호를 발생하기 위한 수단을 더 구비하는 반도체 테스트 시스템.
제1항에 있어서, 각각의 핀 유닛이 독립적인 테스터로서 기능하기 위해 반도체 테스트 시스템의 테스트 핀 그룹이 할당되어 있는, 각각의 핀 유닛으로부터의 테스트 신호의 종료를 발생하기 위한 수단을 더 구비하는 반도체 테스트 시스템.
제11항에 있어서, 상기 호스트 컴퓨터는 테스트 신호의 끝을 모니터하고, 다른 핀 유닛에서의 테스트 처리를 계속하면서 테스트 신호의 끝을 발생하는 상기 핀 유닛에 대한 테스트 처리를 정지시키는 반도체 테스트 시스템.
제11항에 있어서, 상기 호스트 컴퓨터는 테스트 신호의 끝을 모니터하고, 다른 핀 유닛에서의 테스트 처리를 계속하면서 새로운 테스트를 시작하기 위해 테스트 신호의 끝을 발생한 핀 유닛에 대한 테스트 중인 장치를 변경하는 반도체 테스트 시스템.
제11항에 있어서, 상기 호스트 컴퓨터는 테스트 신호의 끝을 모니터하고, 테스트 신호의 끝을 발생한 핀 유닛에 대해 테스트 핀의 분류를 다시 형성하고, 다른 핀 유닛에서의 테스트 처리를 계속하면서 새로운 테스트를 시작하기 위해 핀에 대해 테스트 중인 장치를 변경하는 반도체 테스트 시스템.
제11항에 있어서, 테스트 신호의 끝을 발생하기 위한 상기 수단은 상기 테스트 신호의 끝을 상기 핀 유닛 버스에 송신하기 위해 각각의 핀 유닛에 제공된 개방 콜렉터 드라이버를 포함하는 반도체 테스트 시스템.
복수의 장치를 병렬로 테스트하기 위한 다수의 가상 테스터를 지원하는 반도체 테스트 시스템에 있어서,

테스트 프로그램을 실행함으로써 반도체 테스트 시스템의 전체적인 동작을 제어하기 위한 호스트 컴퓨터;

테스트 중인 반도체 장치의 할당된 핀에 대해 테스트 패턴을 발생하고, 상기 테스트 중인 장치의 결과로 나타나는 응답을 평가하기 위한 수단을 각각 갖는 복수의 핀 유닛;

상기 호스트 컴퓨터와 상기 복수의 핀 유닛 간에 제공되어, 데이터, 어드레스, 제어 신호 및 클럭을 송신하기 위한 핀 유닛 버스;

상기 호스트 컴퓨터에 의해 그룹 선택 어드레스가 상기 핀 유닛 버스에 놓이면 테스트 중인 장치의 입력 또는 출력 핀에 대응하는 상기 핀 유닛을 형성하기 위한 수단; 및

다른 핀 유닛과 독립적으로 각각의 핀 유닛에 대해 테스트 프로세스를 시작하고 종료하기 위한 수단

을 구비하되, 각각의 핀 유닛이 다른 핀 유닛과는 동기적으로 또는 비동기적으로 상기 테스트 중인 장치중의 하나를 테스트하는 반도체 테스트 시스템.