JPH1073638A

JPH1073638A - 半導体試験装置

Info

Publication number: JPH1073638A
Application number: JP8228809A
Authority: JP
Inventors: Yoshitetsu Odashiro; 佳哲小田代; Masahiko Hata; 真彦秦
Original assignee: Toshiba Corp; Asia Electronics Co
Current assignee: Toshiba Corp; Asia Electronics Co
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 1998-03-17

Abstract

(57)【要約】（修正有）【課題】パーピンＴＧテスタにおいてシェアードＴＧ
テスタとの互換を可能とする。【解決手段】ＣＰＵ２１は、タイミングデータ格納用
レジスタファイル２６に「タイミングデータ」を書き込
み、各テスタチャネル２７−１〜３のクロック選択レジ
スタ２８−１〜３に「選択データ」を書き込む。一方、
内テスタチャネル２７−１では、各クロック選択レジス
タ２８−１の出力に対して、必要に応じてオフセットデ
ータを加算器２９−１により加算される。一致回路３０
−１により、アドレスカウンタ２５の出力と加算回路２
９−１の出力との一致がとれれば、レジスタファイル２
６から分配されたタイミングデータをタイミングデータ
格納用レジスタ３１−１に書き込む。このタイミングデ
ータにより、タイミング発生器３２−１は、タイミング
を発生し、波形発生器３３−１により、ピンエレクトロ
ニクス３４−１を経て試験信号を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置に
係り、特に、テスタチャネル毎に独立してタイミング発
生器を有する半導体試験装置に関し、複数のテスタチャ
ネルに対して共通に複数のタイミング発生器を有する半
導体試験装置とのソフトウェア互換性を持たせるように
したものである。

【０００２】さらに、本発明は、テスタチャネル毎に独
立してＤＣ（直流）測定器又はＤＣ（直流）レベル発生
器を有する半導体試験装置に関し、複数のテスタチャネ
ルに対して共通に複数のＤＣ測定器又はＤＣレベル発生
器を有する半導体試験装置とのソフトウェア互換性を持
たせるようにしたものである。

【０００３】

【従来の技術】一般に、複数のテスタチャネルを備えた
システムにおいて、複数のテスタチャネルに共通に複数
のタイミング発生器を有する半導体試験装置は、シェア
ードＴＧ（タイミング・ジェネレータ）テスタと呼ばれ
る。

【０００４】図８に、シェアードＴＧテスタの概略構成
図を示す。図８におけるシェアードＴＧテスタは、ＣＰ
Ｕ１０１、タイミング発生ユニット１０２及び各テスタ
チャネル部１０６−１〜４から構成される。タイミング
発生ユニット１０２は、タイミング発生部１０３を複数
個備える。さらに、タイミング発生部１０３は、タイミ
ングデータ格納用レジスタ１０４及びタイミング発生器
１０５等から構成される。また、テスタチャネル１０６
−１は、クロックセレクタ１０７−１、波形発生器１０
８−１、ピンエレクトロニクス１０９−１等から構成さ
れる。各テスタチャネル１０６−２〜４等も同様に構成
される。各ピンエレクトロニクス１０９−１〜４の出力
は、テストされる半導体装置の各ピンに接続される。

【０００５】このようなシェアードＴＧテスタにおい
て、ＣＰＵ１０１は、タイミング発生部１０３に対して
タイミングデータを供給するとともに、各テスタチャネ
ル１０６−１〜４のクロックセレクタ部１０７−１〜４
に対してクロック選択の情報を設定している。そして、
複数のタイミング発生器１０５−１〜４からクロックが
発生されると、各テスタチャネル部１０６−１〜４で
は、クロックセレクタ１０７−１〜４によって、発生さ
れたクロックの中から、各テスタチャネル１０６−２〜
４毎に所望のクロックを選択する。さらに、波形発生器
１０８−１〜４により波形発生を行い、ピンエレクトロ
ニクス１０９−１〜４を介して被試験半導体装置に信号
を供給する。

【０００６】つぎに、一般に、複数のテスタチャネルを
備えたシステムにおいて、各テスタチャネル毎に独立し
てタイミング発生器を有する半導体試験装置は、パーピ
ンＴＧテスタと呼ばれる。

【０００７】図９に、パーピンＴＧテスタの概略構成図
を示す。図９におけるシェアードＴＧテスタは、ＣＰＵ
１１１及び各テスタチャネル部１１２−１〜４から構成
される。テスタチャネル部１１２−１は、タイミングデ
ータ格納用レジスタ１１３−１、タイミング発生器１１
４−１、波形発生器１１５−１、ピンエレクトロニクス
１１６−１等から構成される。各テスタチャネル部１１
２−２〜４等も同様に構成される。各ピンエレクトロニ
クス１１６−１〜４の出力は、テストされる半導体装置
の各ピンに接続される。

【０００８】このようなパーピンＴＧテスタでは、各テ
スタチャネル部１１２−１〜４毎にタイミングデータを
格納するレジスタ１１３−１〜４を有しており、ＣＰＵ
１１１から各テスタチャネル部１１２−１〜４のタイミ
ングデータ格納用レジスタ１１３−１〜４にタイミング
データを設定している。このタイミングデータに基づ
き、タイミング発生器１１４−１により、波形発生器１
１５−１〜４は波形発生を行い、ピンエレクトロニクス
１１６−１〜４を介して被試験半導体装置に信号を供給
する。

【０００９】以上のように、シェアードＴＧテスタとパ
ーピンＴＧテスタでは、半導体装置の試験のためにタイ
ミング発生器により試験信号を発生する際のＣＰＵの処
理方法が異なっている。

【００１０】同様に、システムで共通に複数台のＤＣ測
定器を持つシェアードＤＣテスタと、テスタチャネル毎
にＤＣ測定器を持つパーピンＤＣテスタにおいても、Ｃ
ＰＵの処理方法が異なっている。さらにまた、システム
で共通に複数台のＤＣレベル発生器を持つシェアードレ
ベルテスタと、テスタチャネル毎にＤＣレベル発生器を
持つパーピンレベルテスタにおいても、同様に、ＣＰＵ
の処理方法が異なっている。

【００１１】

【発明が解決しようとする課題】前述のように、シェア
ードＴＧテスタとパーピンＴＧテスタではＣＰＵの処理
方法が異なるために、テストプログラムに互換性を持た
せることができず、またシステムソフトウェアもまった
く互換を持たせることができなかった。そして、システ
ムソフトウェアにおいては、タイミングデータの設定方
法が全く異なるため、相互にソフトウェア資産を活用す
ることができなかった。

【００１２】そのため、シェアードＴＧテスタ用に作成
されたテストプログラムは、あらかじめパーピンＴＧテ
スタ用のプログラムにプログラム変換を行う必要があ
り、また、シェアードＴＧテスタ用、パーピンＴＧテス
タ用の２種類のテストプログラムが存在するといったわ
ずらわしさがあった。

【００１３】さらに、シェアードＴＧテスタに比べて、
パーピンＴＧテスタでは、被測定デバイスに印加するテ
ストパラメータが各ピン独立に設定する機能を有する等
のために、ＣＰＵから設定されるデータ量が多く処理時
間が余計にかかり、結果的に半導体試験装置のスループ
ットを落としている原因となっている。

【００１４】同様に、シェアードＤＣテスタとパーピン
ＤＣテスタとの関係、シェアードレベルテスタとパーピ
ンレベルテスタとの関係についても、このような問題点
があった。

【００１５】本発明によると、シェアードＴＧテスタイ
メージのタイミングデータ格納用レジスタファイルを備
えることにより、ＣＰＵがシェアードテスタと同様の処
理を行うようにする。そして、これによりテストプログ
ラムをあらかじめ変換する必要もなく、テストプログラ
ムも互換性をもたせることができるようにすることを目
的とする。

【００１６】また、システムソフトウェアも大部分を共
用化し、シェアードＴＧテスタのソフトウェア資産を有
効に活用することを目的とする。

【００１７】さらに、タイミングデータ格納用レジスタ
ファイルから各テスタチャネルのタイミングデータ格納
用レジスタへ高速転送することにより、シェアードＴＧ
テスタに比べ若干のスループット低下はあるものの、従
来のパーピンＴＧテスタに比べ高速に処理することを目
的とする。

【００１８】本発明は、このようなパーピンＴＧテスタ
と同様に、パーピンＤＣテスタ及びパーピンレベルテス
タについても、上述のような目的を達成するものであ
る。

【００１９】

【課題を解決するための手段】本発明の概要は、以下の
通りである。パーピンＴＧテスタにおいて、シェアード
ＴＧテスタのタイミングデータ格納用レジスタと同等の
レジスタファイルを備え、ＣＰＵからのタイミングデー
タの設定はバスを通してこのレジスタファイルに対して
行う。この時、このレジスタファイルのアドレスとシェ
アードＴＧテスタのタイミング格納用レジスタのレジス
タアドレスを同じにすることで、シェアードＴＧテスタ
と同様のレジスタ書き込み動作となる。

【００２０】また、各テスタチャネルにクロック選択レ
ジスタを備え、このクロック選択レジスタにはＣＰＵか
らバスを通してクロック選択データを設定する。この動
作もシェアードＴＧテスタと同様の動作となる。

【００２１】これら２つの処理動作をシェアードＴＧテ
スタと同じくすることにより、シェアードＴＧテスタの
テストプログラムがそのまま使用できる。

【００２２】すべてのタイミングデータおよびクロック
選択データを設定し終えた時点で、このレジスタファイ
ルから各テスタピンの持つタイミングデータ格納用レジ
スタへ高速転送を行う。この時、テスタチャネル毎にク
ロック選択データ出力により転送されてきたタイミング
データをデコードし、各テスタチャネルのタイミングデ
ータ格納用レジスタに書き込む。この処理は新しくテス
タソフトウェアに付加する必要があるが、それ以外はシ
ェアードＴＧテスタのテスタソフトウェアを有効に利用
することができる。

【００２３】以上の説明の中で、タイミングデータをＤ
Ｃ測定条件に、また、クロック選択データをＤＣ測定条
件選択データにそれぞれ置き換えることにより、本発明
によるパーピンＤＣテスタに適用することができる。

【００２４】さらに、タイミングデータをＤＣレベル条
件、クロック選択データをＤＣレベル選択条件にそれぞ
れ置き換えることにより、本発明によるパーピンレベル
テスタに適用することができる。

【００２５】本発明の解決手段によると、制御手段によ
る書き込み制御に従い複数の試験条件データが記憶され
たファイル部と、前記ファイル部をアクセスするための
アドレス部とを備えたデータバッファ手段と、被試験半
導体装置の試験端子に対応して設けられた複数のテスタ
チャネル手段とを備え、前記テスタチャネル手段は、前
記制御手段の制御により前記テスタチャネル手段毎に固
有値が設定された選択部と、前記選択部に設定された前
記固有値に応じて、前記ファイル部から出力された複数
の前記試験条件データの中から所定の前記試験条件デー
タが書き込まれる試験条件データ格納部と、前記試験条
件データ格納部に書き込まれた前記試験条件データに基
づき前記被試験半導体装置に所定信号を供給する信号部
とを備えたことを特徴とする半導体試験装置を提供す
る。

【００２６】

【発明の実施の形態】まず、本発明に関する半導体試験
装置の第１の実施の形態について説明する。図１に、本
発明に係るパーピンＴＧテスタの概略構成図を示す。

【００２７】図１における半導体試験装置は、ＣＰＵ２
１、タイミングデータバッファ２２及び各テスタチャネ
ル２７−１〜３等から構成される。タイミングデータバ
ッファ２２は、スタートアドレスレジスタ２３、ストッ
プアドレスレジスタ２４、アドレスカウンタ２５及びタ
イミングデータ格納用レジスタファイル２６等を含む。
また、テスタチャネル２７−１は、クロック選択レジス
タ２８−１、加算器２９−１、一致回路３０−１、タイ
ミングデータ格納用レジスタ３１−１、タイミング発生
器３２−１、波形発生器３３−１及びピンエレクトロニ
クス３４−１等を備える。ここで、加算器２９−１は、
適宜省略することもできる。各テスタチャネル２７−２
〜３等も同様に構成される。テスタチャネルの個数は、
適宜所定数設けることができる。各テスタチャネル２７
−１〜３等の各ピンエレクトロニクス３４−１〜３の出
力は、被測定半導体装置の所定の各ピンにそれぞれ接続
され、試験信号、試験結果信号等の送受が行われる。

【００２８】つぎに、このような半導体試験装置の動作
について説明する。まず、ＣＰＵ２１は、タイミングデ
ータ格納用レジスタファイル２６に「タイミングデー
タ」を書き込む。このとき、レジスタファイル２６は、
従来のシェアードＴＧテスタのタイミングデータ格納用
レジスタと同等であり、レジスタアドレスも共通とする
ことにより、シェアードＴＧテスタと同等の処理でタイ
ミングデータを書き込むことができる。例えば、レジス
タファイル２６には、所定のアドレスの記憶領域に、タ
イミング発生器が試験信号を発生する所定タイミングを
示すタイミングデータが複数書き込まれ記憶されてい
る。タイミングデータとしては、ドライバ出力立上り／
立下りタイミング、ドライバオン・オフタイミング、期
待値比較タイミング等がある。また、タイミングデータ
としては、ひとつのピンに対して一つ設定される場合、
又は複数（例えば７個程度）設定される場合がある。

【００２９】また、ＣＰＵ２１は、各テスタチャネル２
７−１〜３のクロック選択レジスタ２８−１〜３に「選
択データ」を書き込む。この処理は、シェアードＴＧテ
スタと同様の処理動作である。すなわち、各ピン毎にＴ
Ｇ選択データを書き込むこととなる。

【００３０】これらの処理を行った後、レジスタファイ
ル２６から各テスタチャネルのタイミングデータ格納用
レジスタ３１に転送する処理に移る。レジスタファイル
２６はアドレスカウンタ２５によってアクセスされ、記
憶されたタイミングデータがテスタチャネル２７−１〜
３に分配される。一方、各テスタチャネル２７−１〜３
では、各クロック選択レジスタ２８−１〜３の出力に対
して、必要に応じてオフセットデータを加算器２９−１
〜３により加算した後、一致回路３０−１〜３に出力す
る。このオフセットデータは、クロック選択データとレ
ジスタファイルのアドレスとの整合をとるための固定デ
ータであり、例えば、各テスタチャネル間で共通の値と
することができる。ここで、加算器２９−１〜３を省略
して、各クロック選択レジスタ２８−１〜３から出力さ
れたそのままの選択データを、一致回路３０−１〜３に
出力してもよい。

【００３１】一致回路３０−１〜３では、アドレスカウ
ンタ２５の出力であるアドレスと加算回路２９−１〜３
の出力（加算回路２９−１〜３が備えられていない場合
は、クロック選択レジスタ２８−１〜３の出力）である
選択データとの一致をとる。この一致がとれれば、各々
のテスタチャネルに該当する所望のタイミングデータで
あると判断し、レジスタファイル２６から分配されたタ
イミングデータをタイミングデータ格納用レジスタ３１
−１〜３に書き込む。

【００３２】ここで、通常は、レジスタファイル２６に
記憶されたタイミングデータについての全てのアドレス
をアクセスしながら転送するが、スタートアドレスレジ
スタ２３及び／又はストップアドレスレジスタ２４によ
り、アドレスカウンタ２５に開始アドレス及び／又は停
止アドレスを設定できるようにすることで、特定のタイ
ミングデータのみを転送することが可能である。このよ
うに動作することにより、タイミング条件を変えながら
又特定パラメータを変化させながらテストを繰返し行う
ようなシュム−プロット、マージンテスト等において、
タイミングデータの転送時間を短縮させるために有効で
ある。

【００３３】以上の処理は、タイミング条件が変わらな
い限り行う必要がなく、タイミング条件変更の有無をテ
スタソフトウェアで管理することで、無駄な処理を行う
ことはない。

【００３４】その後、タイミングデータ格納用レジスタ
３１−１のタイミングデータにより、タイミング発生器
３２−１は、タイミングを発生し、波形発生器３３−１
により、入力波形を発生する。入力波形としては、例え
ば、データ、クロック等がある。ピンエレクトロニクス
３４−１は、接続された被試験半導体装置のピンにこの
入力波形を印加する。

【００３５】またその逆に、タイミングデータ格納用レ
ジスタ３１−１のタイミングデータにより、ピンエレク
トロニクス３４−１は、接続された被試験半導体装置の
ピンから出力結果信号等を受信する。

【００３６】図２に、本発明の動作に関するタイミング
チャートを示し、具体例を説明する。図２（ａ）中の個
々のＴＧ１〜５は、本発明に係るシェアードイメージの
「タイミングデータ」である。レジスタファイル２６か
らバスを介して、図２（ａ）に示すような期間におい
て、それぞれタイミングデータＴＧ１〜ＴＧ５等が、テ
スタチャネル２７−１〜３等に伝送される。タイミング
データＴＧの個数は、適宜設定することができる。

【００３７】また、図２（ｂ）は、アドレスカウンタ２
５から出力されるアドレスであり、「ＴＧ識別データ」
を示すものである。ここでは、例えば、カウンタ出力と
してシーケンシャルデータで構成されている。

【００３８】図２（ｃ）は、クロック選択データであ
り、各テスタチャネル毎（各ピン毎）に固定又は適宜設
定されるデータである。ここでは、テスタチャネル２７
−１において「２」と設定されている場合を想定する。
加算器２９−１を備えた場合は、この設定値に対し所定
の値が加算され、シフトすることができる。ここでは、
一例として、加算値は「０」とする。

【００３９】図２（ｄ）は、一致回路３０−１の出力で
あり、この例では、クロック選択データが「２」及び加
算値が「０」であるので、アドレス（ＴＧ識別データ）
が「２」の場合に一致となり、タイミングデータ書込命
令が出力される。そして、その場合のタイミングデータ
ＴＧ３が選択され、レジスタファイル２６からタイミン
グデータ格納用レジスタ３１−１に書き込まれることに
なる。

【００４０】以上の説明では、主に、各テスタチャネル
から被試験半導体装置の各ピンに対して試験信号等を供
給することについて説明したが、各テスタチャネルで
は、被試験半導体装置から試験結果信号等を受信するこ
とも可能である。以下に説明するような構成により、双
方向のテスタチャネルに適用することができる。

【００４１】図３に、双方向のテスタチャネルの要部の
概略構成図を示す。例えば、図１に示したテスタチャネ
ル２７−１において、クロック選択レジスタ２８−１、
加算器２９−１、一致回路３０−１、タイミングデータ
格納用レジスタ３１−１、タイミング発生器３２−１、
波形発生器３３−１及びピンエレクトロニクス３４−１
等の各構成を、入力（送信）側及び出力（受信）側の両
方について備えるようにすればよい。

【００４２】たとえば、タイミングデータ格納用レジス
タ３１−１については、入力側格納用レジスタ３１ａ−
１及び出力側格納用レジスタ３１ｂ−１を備える。ま
た、タイミング発生器３２−１については、入力タイミ
ング発生器３２ａ−１及び判定タイミング発生器３２ｂ
−１を備えるようにする。また、波形発生器３３−１に
ついては、入力側波形発生器３３ａ−１及び出力側判定
器３３ｂ−１を備えるようにする。また、ピンエレクト
ロニクス３４−１については、ドライバ回路３４ａ−１
及びコンパレータ回路３４ｂ−１を備える。コンパレー
タ回路３４ｂ−１としては、ハイレベル基準電圧Ｖoh及
びローレベル基準電圧Ｖolを備えた１対のコンパレータ
で構成することができる。また、入力サイクル及び出力
サイクルを切り換えるためのスイッチ３４ｃ−１を備
え、入出力サイクルを適宜切り換えるようにすることも
できる。

【００４３】上述のように、被試験半導体装置の各ピン
へは、入力側格納用レジスタ３１ａ−１の記憶内容に基
づき、入力タイミング発生器３２ａ−１、入力側波形発
生器３３ａ−１、ドライバ回路３４ａ−１を経て、試験
信号が供給される。一方、被試験半導体装置からは、出
力側格納用レジスタ３１ｂ−１の記憶内容に基づき、出
力側回路３４ｂ−１から入力された信号を、判定タイミ
ング発生器３２ｂ−１により発生された所定タイミング
で、出力側判定器３３ｂ−１により試験結果を判定す
る。ここで、出力側格納用レジスタ３１ｂ−１へのタイ
ミングデータの書き込み動作は、入力側格納用レジスタ
３１ａ−１の場合と同様に、ＣＰＵ２１、タイミングデ
ータバッファ２２、及びテスタチャネル２７−１内の、
クロック選択レジスタ２８−１、加算器２９−１、一致
回路３０−１等により制御することができる。

【００４４】つぎに、本発明に関する半導体試験装置の
第２の実施の形態について説明する。図４に、本発明に
係るパーピンＴＧテスタの他の概略構成図を示す。

【００４５】図４における半導体試験装置は、ＣＰＵ４
１、タイミングデータバッファ４２及び各テスタチャネ
ル４８−１〜３等から構成される。タイミングデータバ
ッファ４２は、スタートアドレスレジスタ４３、ストッ
プアドレスレジスタ４４、アドレスカウンタ４５、タイ
ミングデータ格納用レジスタファイル４６及びクロック
識別データ格納用レジスタファイル４７を含む。また、
テスタチャネル４８−１は、クロック選択レジスタ４９
−１、一致回路５０−１、タイミングデータ格納用レジ
スタ５１−１、タイミング発生器５２−１、波形発生器
５３−１及びピンエレクトロニクス５４−１等を含む。

【００４６】ここで、図１と同様に、加算器を、クロッ
ク選択レジスタ４９−１と一致回路５０−１との間に設
けることもできる。各テスタチャネル４８−２〜３等も
同様に構成される。各ピンエレクトロニクス５４−１〜
３の各出力は、被測定半導体装置の所定の各ピンにそれ
ぞれ接続される。

【００４７】つぎに、このような半導体試験装置の動作
について説明する。まず、第１の実施の形態と同様に、
ＣＰＵ４１は、タイミングデータ格納用レジスタファイ
ル４６に「タイミングデータ」を書き込む。このとき、
ＣＰＵ４１は、レジスタファイル４６のアドレスのデコ
ード結果により、所望の「クロック識別データ」を発生
し、クロック識別データ格納用レジスタファイル４７に
書き込む。タイミングデータ格納用レジスタファイル４
６のアドレスとクロック識別データ格納用レジスタファ
イル４７のアドレスは対応しているものとする。クロッ
ク識別データ格納用レジスタファイル４７には、ランダ
ム情報、ソート情報等が記憶されることになる。

【００４８】また、第１の実施の形態と同様に、ＣＰＵ
１より各テスタチャネル４８−１〜３のクロック選択レ
ジスタ４９−１〜３に、所望の「選択データ」を書き込
む。

【００４９】次に、レジスタファイル４６から各テスタ
チャネル４８−１〜３のタイミングデータ格納用レジス
タ５１−１〜３に転送する処理に移る。２つのレジスタ
ファイル４６及び４７は同一のアドレスカウンタ４５か
らの出力にアクセスされ、「タイミングデータ」と「ク
ロック識別データ」とが出力される。各テスタチャネル
４８−１〜３では前述の「クロック識別データ」と「選
択データ」との一致をとり、一致がとれれば所望のデー
タであると判断し、タイミングデータをタイミングデー
タ格納用レジスタ５１に書き込む。

【００５０】以後の動作は第１の実施の形態と同様であ
る。また、第１の実施の形態のように双方向の試験信号
等の授受にも適用することができる。

【００５１】つぎに、本発明に関する半導体試験装置の
第３の実施の形態について説明する。図５に、本発明に
係るパーピンＤＣテスタの概略構成図を示す。

【００５２】図５における半導体試験装置は、ＣＰＵ６
１、ＤＣ測定用バッファ６２及び各テスタチャネル６７
−１〜３等から構成される。ＤＣ測定用バッファ６２
は、スタートアドレスレジスタ６３、ストップアドレス
レジスタ６４、アドレスカウンタ６５及びＤＣ測定用レ
ジスタファイル６６を含む。また、テスタチャネル６７
−１は、クロック選択レジスタ６８−１、加算器６９−
１、一致回路７０−１、ＤＣ測定用レジスタ７１−１、
ＤＣ測定部７２−１及びピンエレクトロニクス７４−１
等を含む。ここで、加算器６９−１は、適宜省略するこ
ともできる。ＤＣ測定用レジスタ７１−１は、各ピンに
印可する電流値又は電圧値を記憶した印加値格納用レジ
スタ７１ａ−１、及び／又は、試験結果を判定するため
の閾値等の判定値を記憶した判定値格納用レジスタ７１
ｂ−１等を含む。各テスタチャネル６７−２〜３等も同
様に構成される。各ピンエレクトロニクス７３−１〜３
の各出力は、被測定半導体装置の所定の各ピンにそれぞ
れ接続される。

【００５３】つぎに、このような半導体試験装置の動作
について説明する。まず、ＣＰＵ６１は、レジスタファ
イル６６に「ＤＣ測定データ」を書き込む。「ＤＣ測定
データ」としては、例えば、「印加値」及び／又は「判
定値」等があり、これらを１つ又は複数適宜組み合わせ
て構成される。

【００５４】そして、第１の実施の形態と同様に、ＣＰ
Ｕ６１は、各テスタチャネル６７−１〜３のクロック選
択レジスタ６８−１〜３に「選択データ」を書き込み、
クロック選択レジスタ６８−１、加算器６９−１、一致
回路７０−１により、各々のテスタチャネルに該当する
所望のＤＣ測定データであることを判断し、レジスタフ
ァイル６６から分配されたＤＣ測定データをＤＣ測定用
レジスタ７１−１〜３に書き込む。例えば、「印加値」
データは印加値格納用レジスタ７１ａ−１に、また、
「判定値」データは判定値格納用レジスタ７１ｂ−１
に、それぞれ記憶される。

【００５５】その後、ＤＣ測定用レジスタ７１−１の印
加値格納用レジスタ７１ａ−１に書き込まれた「印加
値」により、ＤＣ測定部７２−１は、試験信号としての
ＤＣ電圧を発生する。ピンエレクトロニクス７４−１
は、接続された被試験半導体装置のピンにこの試験信号
を供給する。

【００５６】またその逆に、ピンエレクトロニクス７４
−１は、接続された被試験半導体装置のピンから試験結
果信号等を受信し、ＤＣ測定用レジスタ７１−１の判定
値格納レジスタ７１ｂ−１に書き込まれた「判定値」に
より、ＤＣ測定部７２−１は、試験結果信号を判定す
る。

【００５７】図６に、ＤＣ測定部の回路図の一例を示
す。ＤＣ測定部７２−１〜３としては、図６（ａ）に示
すようなＩＦＶＭ（電流印加電圧測定）回路、又は図６
（ｂ）に示すようなＶＦＩＭ（電圧印加電流測定）回路
等がある。テスタチャネルは、ＩＦＶＭ回路又はＶＦＩ
Ｍ回路を適宜備え、その出力は、被測定半導体装置の所
望のピンに接続される。これらＩＦＶＭ回路により供給
される電流値又はＶＦＩＭ回路により供給される電圧値
は、ＤＣ測定用レジスタ７１−１〜３の記憶内容により
設定される。

【００５８】第３の実施の形態は、第１及び第２の実施
の形態と同様に、様々な変形例を適用することができ
る。

【００５９】つぎに、本発明に関する半導体試験装置の
第４の実施の形態について説明する。図７に、本発明に
係るパーピンレベルテスタの概略構成図を示す。第４の
実施の形態は、第３の実施の形態のパーピンＤＣテスタ
の変形例である。

【００６０】図７における半導体試験装置は、ＣＰＵ８
１、ＤＣレベル用バッファ８２及び各テスタチャネル８
７−１〜３等から構成される。ＤＣレベル用バッファ８
２は、スタートアドレスレジスタ８３、ストップアドレ
スレジスタ８４、アドレスカウンタ８５及びＤＣレベル
用レジスタファイル８６を含む。また、テスタチャネル
８７−１は、クロック選択レジスタ８８−１、加算器８
９−１、一致回路９０−１、ＤＣレベル用レジスタ９１
−１、ＤＣレベル発生器９２−１及びピンエレクトロニ
クス９４−１等を含む。ここで、加算器９９−１は、適
宜省略することもできる。各テスタチャネル８７−２〜
３等も同様に構成される。各ピンエレクトロニクス９４
−１〜３の各出力は、被レベル半導体装置の所定の各ピ
ンにそれぞれ接続される。

【００６１】つぎに、このような半導体試験装置の動作
について説明する。まず、ＣＰＵ８１は、レジスタファ
イル８６に「ＤＣレベルデータ」を書き込む。「ＤＣレ
ベルデータ」は、例えば、ピンＩＣで発生する基準電圧
（電流）について、ＤＣレベルをピン毎に設定・選択し
たものである。例えば、ハイ側入力基準電圧Ｖih及び／
ロー側入力基準電圧Ｖil、ハイ側出力基準電圧Ｖoh及び
／ロー側出力基準電圧Ｖol等のデータがあり、１つ又は
複数の所定の組合せが適宜選択される。

【００６２】そして、第１の実施の形態と同様に、ＣＰ
Ｕ８１は、各テスタチャネル８７−１〜３のクロック選
択レジスタ８８−１〜３に「選択データ」を書き込み、
クロック選択レジスタ８８−１、加算器８９−１、一致
回路９０−１により、各々のテスタチャネルに該当する
所望のＤＣレベルデータであることを判断し、レジスタ
ファイル８６から分配されたＤＣレベルデータをＤＣレ
ベル用レジスタ９１−１〜３に書き込む。

【００６３】その後、ＤＣレベル用レジスタ９１−１に
書き込まれた「ＤＣレベルデータ」により、ＤＣレベル
発生器９２−１は、所定のＤＣレベルを発生する。ピン
エレクトロニクス９４−１は、接続された被試験半導体
装置のピンにこの電圧又は電流レベルを供給する。

【００６４】第４の実施の形態は、第１乃至第３の実施
の形態と同様に、様々な変形例を適用することができ
る。

【００６５】

【発明の効果】従来において、パーピンＴＧテスタのタ
イミングデータ格納用レジスタとシェアードＴＧテスタ
のタイミングデータ格納用レジスタのフォーマットが異
なるため、ＣＰＵの処理方法、およびタイミングデータ
フォーマットが異なりテストプログラムの互換性を保つ
ことができなかった。つまり、シェアードＴＧテスタで
は、タイミング格納用レジスタファイル１０４に複数の
ＴＧタイミングデータを記憶し、各ピン毎のＴＧ選択デ
ータをクロックセレクタ１０７−１に記憶する。一方、
パーピンＴＧテスタでは、ピン番号をＣＰＵ１１１に記
憶し、ＴＧデータをタイミングデータ格納レジスタ１１
３に書き込む。よって、シェアードＴＧテスタのテスト
プログラムをパーピンＴＧテスタのプログラムとして使
用する場合、あらかじめプログラムを変換する事が必須
であった。

【００６６】本発明においては、タイミング格納用レジ
スタファイル２６、４６に複数のＴＧタイミングデータ
を記憶し、各ピン番号をクロック選択レジスタ２８に記
憶する。これにより、パーピンＴＧテスタにシェアード
ＴＧ仮想のタイミングデータ格納用レジスタファイルを
付加することでＣＰＵの処理方法を同じにでき、テスタ
ソフトウェアも大部分をシェアードＴＧテスタとパーピ
ンＴＧテスタて共用できる。

【００６７】また、タイミングデータ格納用レジスタフ
ァイルの容量、クロック選択レジスタのビット数、等に
拡張性を持たせておく事により対応できるＴＧ数も容易
に拡張できる。また、ピン数の拡張に対しても容易に対
応でき、かつタイミングデータの転送時間も一定である
ためスループットも低下しない。

【００６８】さらに、タイミングデータの転送はハード
ウェア転送としているため、転送中はＣＰＵの演算処理
等のプログラム実行が可能となるためテストタイムの短
縮を図る事が可能である。

【００６９】さらに、レジスタファイルの容量を大きく
持つ事により、テストプログラム中の複数のテストのタ
イミング条件を全て格納でき、各テストでは必要なタイ
ミングデータのみを転送することでテスト毎にＣＰＵか
らレジスタファイルにタイミングデータを書き込む必要
がない。

【００７０】また、クロック識別データ格納用レジスタ
ファイル４７を備えることにより、このレジスタファイ
ルに同一ＴＧの異なるタイミング値を格納することがで
き、これによりシュム−プロット等の様な同一ＴＧのタ
イミングデータを繰り返しスキャンさせながらテストを
行う場合、ＣＰＵから繰り返しレジスタファイルにタイ
ミングデータを書く必要がない。

【００７１】以上、シェアードＴＧテスタとパーピンＴ
Ｇテスタについての効果であるが、本発明によるシェア
ードＴＧテスタとの互換を可能としたパーピンＤＣテス
タ、および本発明によるシェアードレベルテスタとの互
換を可能としたパーピンレベルテスタにおいても、同様
の効果を奏することができる。

【図面の簡単な説明】

【図１】本発明に係るパーピンＴＧテスタの概略構成
図。

【図２】本発明の動作に関するタイミングチャート。

【図３】双方向のテスタチャネルの要部の概略構成図。

【図４】本発明に係るパーピンＴＧテスタの他の概略構
成図。

【図５】本発明に係るパーピンＤＣテスタの概略構成
図。

【図６】ＤＣ測定部の回路図の一例。

【図７】本発明に係るパーピンレベルテスタの概略構成
図。

【図８】シェアードＴＧテスタの概略構成図

【図９】パーピンＴＧテスタの概略構成図。

【符号の説明】

２１ＣＰＵ２２タイミングデータバッファ２３スタートアドレスレジスタ２４ストップアドレスレジスタ２５アドレスカウンタ２６タイミングデータ格納用レジスタファイル２７−１〜３テスタチャネル２８−１〜３クロック選択レジスタ２９−１〜４加算器３０−１〜３一致回路３１−１〜３タイミングデータ格納用レジスタ３２−１〜３タイミング発生器３３−１〜３波形発生器３４−１〜３ピンエレクトロニクス４７クロック識別データ格納用レジスタファイル

Claims

【特許請求の範囲】

【請求項１】制御手段による書き込み制御に従い複数の
試験条件データが記憶されたファイル部と、前記ファイ
ル部をアクセスするためのアドレス部とを備えたデータ
バッファ手段と、被試験半導体装置の試験端子に対応して設けられた複数
のテスタチャネル手段とを備え、前記テスタチャネル手段は、前記制御手段の制御により前記テスタチャネル手段毎に
固有値が設定された選択部と、前記選択部に設定された前記固有値に応じて、前記ファ
イル部から出力された複数の前記試験条件データの中か
ら所定の前記試験条件データが書き込まれる試験条件デ
ータ格納部と、前記試験条件データ格納部に書き込まれた前記試験条件
データに基づき前記被試験半導体装置に所定信号を供給
する信号部とを備えたことを特徴とする半導体試験装
置。
【請求項２】前記データバッファ手段は、複数の前記試
験条件データを格納する前記ファイル部と同じ容量を有
し、複数の識別データを格納し、前記アドレス部により
アクセスされる識別ファイル部をさらに備え、前記識別データと各テスタチャネルの前記選択部に設定
された前記固有値との一致に従って、前記試験条件デー
タ格納部に所定の前記試験条件データを書き込むことを
特徴とした請求項１に記載の半導体試験装置。
【請求項３】前記データバッファ手段は、前記アドレス部に開始値及び／又は停止値を設定するカ
ウンタ部をさらに備えることにより、前記レジスタファイルに記憶された複数の前記試験条件
データのうちの任意の前記試験条件データのみを出力す
ることを可能としたことを特徴とする請求項１又は２に
記載の半導体試験装置。
【請求項４】前記テスタチャネルは、前記選択部に設定された前記固有値を所定数加算して新
たな固有値とする加算部をさらに備えたことを特徴とす
る請求項１乃至３のいずれかに記載の半導体試験装置。
【請求項５】前記信号部は、前記試験条件データ格納部に書き込まれた前記試験条件
データにより、所定の試験条件を発生する試験条件発生
部と、前記試験条件発生部により、所定の信号を出力する波形
発生部と、被試験半導体装置に前記所定の信号を出力するインター
フェース部とを備えたことを特徴とする請求項１乃至４
のいずれかに記載の半導体試験装置。
【請求項６】前記信号部は、前記試験条件発生部により発生された所定の試験条件に
より、前記被試験半導体装置からの所定の信号を前記イ
ンターフェース部を介して入力する判定部とをさらに備
えたことを特徴とする請求項５に記載の半導体試験装
置。
【請求項７】前記試験条件データは、タイミングデータ
であることを特徴とする請求項１乃至６のいずれかに記
載の半導体試験装置。
【請求項８】前記タイミングデータは、１つのアドレス
に対して、１個又は複数個のタイミングを含むことを特
徴とする請求項７に記載の半導体試験装置。
【請求項９】前記タイミングデータは、シェアードＴＧ
テスタと同等のタイミングデータを用いてパーピンＴＧ
テスタとして機能することを特徴とする請求項７又は８
に記載の半導体試験装置。
【請求項１０】前記試験条件データは、ＤＣ試験条件デ
ータであることを特徴とする請求項１乃至６のいずれか
に記載の半導体試験装置。
【請求項１１】前記ＤＣ試験条件データは、１つのアド
レスに対して、印加値、判定値又はこれらの組合せを１
個又は複数個含むことを特徴とする請求項１０に記載の
半導体試験装置。
【請求項１２】前記ＤＣ試験条件データは、シェアード
ＤＣテスタと同等のＤＣ試験条件データを用いてパーピ
ンＤＣテスタとして機能することを特徴とする請求項１
０又は１１に記載の半導体試験装置。
【請求項１３】前記試験条件データは、ＤＣレベル条件
データであることを特徴とする請求項１乃至６のいずれ
かに記載の半導体試験装置。
【請求項１４】前記ＤＣレベル条件データは、１つのア
ドレスに対して、高レベル及び／又は低レベルの基準電
圧又は基準電流を１組又は複数組備えたことを特徴とす
る請求項１３に記載の半導体試験装置。
【請求項１５】前記ＤＣレベル条件データは、シェアー
ドレベルテスタと同等のＤＣレベル条件データを用いて
パーピンレベルテスタとして機能することを特徴とする
請求項１３又は１４に記載の半導体試験装置。