JPH11503830A - 電子部品を並列に自動的に試験する装置 - Google Patents

Abstract

(57)【要約】 複数の電子部品を、全ての上記電子部品の同一ピン（ｉ）で構成されるグループで並列に自動的に試験する装置は、・それぞれのデータバス（Ｂ_i1、Ｂ_i2）によって輸送される、同一ピン（ｉ）の各グループ毎の試験プログラミングデータを含む主メモリ（１０）と、・同一ピン（ｉ）の各グループ毎の試験プログラミング可能化手段（ＩＶ_i、５０）と、・同一ピン（ｉ）の各グループに関連付けられ、上記主メモリ（１０）から上記試験プログラミングデータを受信し、それを上記同一ピン（ｉ）のグループのピンに印加するようになっている少なくとも１つの試験回路（２０）と、を含んでいる。本発明によれば、上記装置は、同一ピン（ｉ）の同じグループの各ピン毎に試験プログラミング可能化手段（ＩＶ₁、６０₁；ＩＶ₂、６０₂）を更に含んでいる。応用には、部品を並列に自動的に試験することが含まれる。

Description

【発明の詳細な説明】 電子部品を並列に自動的に試験する装置 本発明は、電子部品を並列に自動的に試験する装置に関する。 販売されている殆どのディジタル電子部品は、出荷される前にそれらの製造者 によって数回試験される。 部品試験装置は２つの機能を有している。第１に、例えば論理０または論理１ のディジタル信号を生成し、第２に、所定の試験表と比較することによって出力 状態の変化を確認する。生成される信号のタイミング及びレベル、及び比較され る信号はプログラム可能である。一般に部品試験装置は、被試験部品の全ての機 能ピンにおいて同時に信号を生成及び／または比較しなければならない。 生成される信号及び／または比較される信号を限定することは、通常は極めて 複雑である。マイクロプロセッサの試験には、同一シーケンス内に数百万の０ま たは１の列が必要になることが多い。信号を限定するために、周期の概念を使用 してより簡単な信号を限定する時間帯を決定する。この信号は、時間マーカとし ても知られているタイミングデータと、例えば遷移のようなイベントとに分解さ れる。 従って、機能試験は、各ラインが周期に対応している試験プログラミングメモ リを走査することによって実行される。このメモリの内容は、その期間内の各ピ ン毎の信号を限定しているタイミング及びイベントデータを表している。タイミ ング及びイベントデータは、特に、試験プログラミングメモリの走査を制御する 命令によって補足される。この命令は、被試験回路の全ての機能ピンに共通であ る。最も一般的な命令は、次のラインを読み出す命令である（命令 INC）。 メモリの走査を基本とするこのアーキテクチャは、所与の時点に被試験電子回 路のピンに何が起こるのかを先験的に正確に知ることができると仮定していると いう意味で、確定的である。 論理試験装置はいろいろな部分を有している。即ち、 ・プログラミングシステム及びプログラミング主メモリ、 ・当該ピンに印加しなければならない刺激、即ち強制（forcing）信号を生成 するためのシステム、及び部品からの応答信号を比較するためのシステムを含む 各ピン毎の試験回路、 ・確認すべき部品の制約に刺激を適合させるための１つまたはそれ以上のイン タフェースシステム、即ち測定ヘッド。 刺激発生器／コンパレータの数は 32 乃至 1,024であることができ、本説明で は発生器／コンパレータの数は 256に制限されている。例えば、各々が 256のア ダプタを含む２つの測定ヘッドを使用することができる。 試験のコスト、及び試験装置が占める表面積を最適化するために、複数のヘッ ドの同一のピンを同じ試験回路に、即ち同じ刺激発生器／比較システムに接続す ることができる。一般に発生器／比較部分の出力のマルチプレクサ（信号当たり １つ、及びピン当たり１つ）が、信号を１つのヘッドまたは他のヘッドに導く。 従って、１つの部品がヘッド No.１上で試験されている間に、別の部品がヘッド No.２上で操作され、またその逆にもなる。これは、１つのヘッドを追加するこ とによって試験装置の容量を増加させる。典型的には、もし試験時間が操作時間 と同一であれば、１つのヘッドを追加すると試験装置の容量は２倍になる。 部品が同一である場合に、２つのヘッドを同時に使用して両ヘッドに並列に同 一の刺激を印加する試験装置が提唱されている。同様に、受信した応答信号が、 異なる回路によって同時に表と比較される。次に試験装置は２つの結果、即ちヘ ッド No.１からの結果と、ヘッド No.２からの結果とを発生する。このように生 成される信号及び被試験部品が同一であるために、ヘッド No.１とヘッド No.２ とに同一の表が与えられれば、生成回路及び表比較回路を重複させるだけで試験 装置の容量は実際に２倍になる。 従って、並列試験によれば、単一の部品を試験するのと同じように、ｎ部品を 同時に試験することができる。勿論、同時試験は同一のヘッドまたは２つ以上の ヘッドによって遂行することができる。本発明はこれらの変形の両方を取り扱う ものである。 実際には電子部品は、試験回路によって公知の手法で並列に試験される。これ らの各試験回路は、各部品の同一ピンのグループのピンを試験するようになって いる。 試験回路の生成システムは、刺激、即ち強制信号を被試験部品の同一ピンに印 加するようになっている２つの強制回路を含む。これらの強制信号は、試験プロ グラミング主メモリによって制御される２つのタイミング発生器によって形成さ れる。 比較システムは、強制信号に対する応答信号をピンから受ける２つのコンパレ ータ回路を含む。これらの応答信号は、試験プログラミングメモリによって供給 される表から２つの他のタイミング発生器によって供給される参照信号と比較さ れる。 以下の説明において試験信号という表現は、強制信号を、または応答信号を特 定的に指すものではない。 ピンのグループを試験する試験回路では、１つの部品のピンは他の部品の同じ ピンと１対１で対応している。同一のピンに強制信号を同期して加え、比較する ようなこの特定の並列試験方法は、動作が総合的に既知であり、１つの部品と別 の部品とにおいて同一であるような部品の最も一般的な場合に最適である。 米国特許第 4,594,544号は、被試験部品の同一ピンのグループのピンを同時に 可能化して、上記同一ピンが同時に同一の試験プログラミングデータを受信でき るようにする手段を開示している。これは、それ以前に試験装置を使用できなく するような多量の時間を消費した個々のピンに順次にアドレスすることを回避す る。 しかしながら、例えば電気的な接続不良のような種々の理由から、特定の被試 験電子部品に属する個々のピンのグループの所与のピンを試験しないようにする 必要があるかも知れない。 この要求に合致することを目的として本発明は、電子部品を、全ての上記電子 部品の同一ピンで構成されるグループで、並列に自動的に試験するために、 ・同一ピンの各グループ毎の試験プログラミングデータ（このデータはそれぞ れのデータバスによって輸送される）を含む主メモリと、 ・同一ピンの各グループ毎の試験プログラミング可能化手段と、 ・同一ピンの各グループに関連付けられ、上記主メモリから上記試験プログラ ミングデータを受信し、それを上記同一ピンのグループのピンに印加するように なっている少なくとも１つの試験回路と、 を含む装置を提唱する。注目すべきことは、この装置が、同一ピンの同じグルー プの各ピン毎に試験プログラミング可能化手段をも含んでいることである。 従って、上記米国特許に記載のグループ可能化手段を使用することによって、 また、例えば本発明の試験装置のピン可能化手段を使用して欠陥ピンとして識別 された１つまたは多分より多くのピンを試験から外す機能を有することによって 被試験部品の同一ピンのグループを全体的に付勢することができる。 本発明の一つの特定の実施例では、同一ピンのグループのための上記試験プロ グラミング可能化手段はグループ可能化命令によって制御されるグループ可能化 回路を備え、上記グループの各ピン毎の上記試験プログラミング可能化手段は対 応するデータバス上で上記グループ可能化回路と直列であってピン可能化命令に よって制御されるピン可能化回路を備えている。 この実施例を使用することを可能にする本発明の有利な特色は、上記ピン可能 化命令を表す制御信号によって制御されて対応するピンのための試験プログラミ ングデータを伝送する回路を、上記ピン可能化回路が含むことである。 本発明によれば、もし上記制御信号がグループ可能化命令をも表していれば、 ２つの型の可能化を組合わせることさえも可能である。 添付図面に基づく以下の説明は、本発明がどのように構成されているか、及び それがどのように実現されるかを示すものである。 図１は、電子部品を並列に試験するための装置の回路図である。 図２は、本発明による試験装置の可能化回路の回路図である。 図１に示す試験装置の詳細は、フランス特許出願第 94 15559 号に開示されて おり、以下に本発明を理解する上で不可欠の部品だけを説明する。 試験プログラミングメモリ、または主メモリ１０は、試験機能シーケンスを実 行させる命令を含んでいる。 主メモリ１０の各アドレス１２は、 ・全ての被試験ピンに共通で、主メモリの走査を制御する命令１４。CALLM 及 び RPTM は位相同期シーケンスを呼び出す命令である。これらの命令が呼び出さ れると位相同期回路が作動し、従って主メモリ１０の、またはサブルーチンの走 査を制御する。命令 RPTM は、位相が同期するまで同一ラインを実行する。命令 CALLMは、位相が同期するまで一連の命令を実行する。即ち命令 CALLMは、メモ リをループする。命令 INCは単に次のラインへ進めるだけである。 ・このメモリアドレスの内容の実行中に使用するタイミングの型の限定１６。 タイミングの型は試験装置の全てのピンに共通であり、各ピンに特定のメモリ位 置のアドレスに（そのアドレスに対応する時間値を限定するように）対応してい る。この時間値限定アーキテクチャは、米国特許第 5,212,443号に開示されてい る「ピンシーケンサ」アーキテクチャに対応している。 ・送られる信号、または比較される信号の論理内容（例えば、０または１）に 対応する表１８。この表は、各ピンに特定である。試験装置は、被試験部品から 応答信号を受け、それを表１８からのデータと比較する。 試験プログラミング主メモリ１０は、各ピン毎に生成される信号を限定する。 従って、メモリ１０内のデータから刺激（即ち、強制信号）を生成し、表１８か らのデータと比較される応答信号を受信する各ピン毎に、同一の信号生成または 比較機能が限定される。 これは同一の試験回路２０によって遂行される。各試験回路は１つのピンに割 当てられ、第１に例えば２つのヘッドまたは部品１及び２上の部品に強制信号を 送る強制回路２４（イベント発生器）と、第２にヘッドまたは部品１及び２から 応答信号を受けてこれらの信号を表１８内のデータと比較するコンパレータ回路 ２６とを並列に制御する１組のタイミング発生器２２からなる。 この１組のタイミング発生器２２は、強制信号の前縁を生成しなければならな い時点と、応答信号と表１８との比較を開始しなければならない時点と、比較を 終了させなければならない時点とを限定する。コンパレータ回路２６は比較を実 行し、表と一致、または不一致の何れかの結果を発生する。この結果は、比較を 実行した各ピンと、各部品とに特定のものである。図２には、この結果が、ヘッ ド１については「結果１」、ヘッド２については「結果２」で示されている。全 てのピンの“ｏｒ”論理演算子を、ヘッド１についてはＯＲゲート２８に、また ヘッド２についてはＯＲゲート３０に印加することによって、その組と表との一 致、または不一致を見出すことができる。 図１の並列試験装置のブロック線図は、図２に示すような同一ピンの各グルー プ毎の試験プログラミング可能化手段によって補足することができる。図２には ２つの部品１及び２の同一のピンｉの１つのグループしか示してない。２つの部 品ではなく、各々が複数の部品をグループ化する２つの測定ヘッドでも同じよう に動作させることができる。 ピンｉのグループを可能化するこれらの手段は、米国特許第 4,594,544号“Pa rticipate register”に詳細に開示されている。要約すれば、第１に、上記グル ープ可能化手段は主メモリ１０からの試験プログラミングデータを輸送するバス Ｂ_i1、Ｂ_i2上に配置され、第２に、これらは本質的に上記主メモリ１０と試験回 路２０との間のグループ可能化回路５０及びグループ可能化命令ＩＶ_iとを備え ている。 図２に示す回路図において、グループ可能化回路５０は本質的に、グループ内 の各ピン毎に１つずつのＡＮＤゲート５１、５２を備えている。これらの各ＡＮ Ｄゲートは対応するバスＢ_i1、Ｂ_i2からプログラミングデータを第１の入力に受 け、共通グループ可能化命令ＩＶ_iを第２の入力に受けている。もし命令ＩＶ_iビ ットが１になってグループを可能化すれば、そのグループのための試験プログラ ミングデータが全てのＡＮＤゲート５１、５２によって試験回路２０へ全面的に 伝送される。一方、もし命令ＩＶ_iビットが０になってグループ全体を不能化す れば、全てのピンｉはその試験から除外される。 例えば、ＩＶ_iのビットが１になってグループを可能化している時に１つのピ ンだけを不能化できるようにするために、図２の回路には、同一ピンｉの同じグ ループの各ピン毎に試験プログラミング可能化手段を設けてある。 図２の実施例に示すように、グループの各ピン毎の上記可能化手段は、対応す るデータバスＢ_i1、Ｂ_i2上でグループ可能化回路と直列のピン可能化回路６０₁ 、６０₂を備え、このピン可能化回路は、ピン可能化命令ＩＶ₁、ＩＶ₂によって 制御される。 図２のピン可能化回路６０₁、６０₂は、対応するピンのための試験プログラミ ングデータを伝送する回路６１₁、６１₂を含んでいる。本実施例では、これ らの回路６１₁、６１₂は、ピン可能化命令ＩＶ₁、ＩＶ₂を表している制御信号Ｓ Ｃ₁、ＳＣ₂によって制御されるＤ型フリップフロップである（例えば、ピン可能 化命令ビットが０であってピンを可能化しないのであれば、制御信号も０ビット 値を取るので、Ｄ型フリップフロップ及びそのピンのためのプログラミングデー タの伝送が不能化される）。 これは、ピン可能化命令ＩＶ₁、ＩＶ₂と、Ｄ型フリップフロップ６１₁、６１₂ の動作に必要なクロック信号Ｈとが印加されているＡＮＤゲート６２₁、６２₂か ら制御信号ＳＣ₁、ＳＣ₂が出力される結果である。 勿論、グループ可能化命令ＩＶ_iを全てのＡＮＤゲート６２₁、６２₂の入力に 印加することができる。その効果は、もしある同一ピンｉのグループを不能化す るのであれば、その全てのグループ可能化回路６０₁、６０₂を無効にすることで ある。 一方、たとえグループが全体としては可能化されるとしても、他のピンには影 響を与えることなく、所与のピンを排除する（対応するピン可能化回路６０₁ま たは６０₂のピン可能化命令ＩＶ₁またはＩＶ₂ビットを０にして）ことが常に可 能である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムルジュ ジャン ルイ フランス エフ−42660 サン ロマン レ アテュー ラ プランシェット （番 地なし)

Claims (1)

1. 【特許請求の範囲】 (1) 複数の電子部品を、全ての上記電子部品の同一ピン（ｉ）で構成されるグル ープで並列に自動的に試験する装置であって、 それぞれのデータバス（Ｂ_i1、Ｂ_i2）によって輸送される、同一ピン（ｉ） の各グループ毎の試験プログラミングデータを含む主メモリ（１０）と、 同一ピン（ｉ）の各グループ毎の試験プログラミング可能化手段（ＩＶ_i、 ５０）と、 同一ピン（ｉ）の各グループに関連付けられ、上記主メモリ（１０）から上 記試験プログラミングデータを受信し、それを上記同一ピン（ｉ）のグループの ピンに印加するようになっている少なくとも１つの試験回路（２０）と、 を含んでおり、上記装置は更に、 同一ピン（ｉ）の同じグループの各ピン毎に試験プログラミング可能化手段 （ＩＶ₁、６０₁；ＩＶ₂、６０₂） を含んでいることを特徴とする装置。 (2) 同一ピンのグループのための上記試験プログラミング可能化手段は、グルー プ可能化命令（ＩＶ₁）によって制御されるグループ可能化回路（５０）を備え 、上記グループの各ピン毎の上記試験プログラミング可能化手段は、対応するデ ータバス（Ｂ_i1；Ｂ_i2）上で上記グループ可能化回路（５０）と直列であってピ ン可能化命令（ＩＶ₁、ＩＶ₂）によって制御されるピン可能化回路（６０₁；６ ０₂）を備えていることを特徴とする請求項(1)に記載の装置。 (3) 上記ピン可能化回路（６０₁；６０₂）が、上記ピン可能化命令（ＩＶ₁、Ｉ Ｖ₂）を表す制御信号（ＳＣ₁；ＳＣ₂）によって制御されて対応するピンのため の試験プログラミングデータを伝送する回路（６１₁；６１₂）を含んでいること を特徴とする請求項(2)に記載の装置。 (4) 上記制御信号（ＳＣ₁；ＳＣ₂）は、グループ可能化命令（ＩＶ₁）をも表し ていることを特徴とする請求項(3)に記載の装置。 (5) 上記伝送回路はＤ型フリップフロップ（６１₁；６１₂）であり、上記制御信 号は上記ピン可能化命令（ＩＶ₁；ＩＶ₂）が入力に印加されているＡＮＤ ゲート（６２₁；６２₂）から供給されることを特徴とする請求項(3)に記載の装 置。 (6) 上記グループ可能化命令（ＩＶ₁）も上記ＡＮＤゲート（６２₁；６２₂）の 入力に印加されていることを特徴とする請求項(4)及び(5)に記載の装置。