JP4330284B2 - テストパターンやストローブ信号の発生装置及びタイミングデータへの遅延時間の挿入方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体デバイスをテストするためのイベント型半導体テストシステムに関する。特に本発明は、イベントデータに基づいてテストパターンやストローブ信号を発生する装置及びタイミングデータへの遅延時間の挿入方法であり、他のイベントに影響を及ぼさずに、特定のイベントのタイミングデータに容易に遅延時間を挿入できるイベント型テストシステムに関する。
【0002】
【従来の技術】
半導体テストシステムによって、ICやLSIのような半導体デバイスをテストする場合には、被試験半導体デバイスにはその該当するピンに、あらかじめ定めたテストタイミングで、ICテスタにより生成されたテスト信号すなわちテストパターンを供給する。そしてICテスタは、被試験デバイスからのテスト信号に応答した出力信号を受信する。その出力信号を所定のタイミングによるストローブ信号でストローブすなわちサンプルし、被試験デバイスが正常に機能しているかどうかを検証するために、期待値データと比較する。
【0003】
伝統的な半導体テストシステムでは、テスト信号やストローブ信号等のタイミングは、半導体テストシステムのテスタレートあるいはテスタサイクルを基準として規定されている。このようなテストシステムは、サイクル型テストシステムとも呼ばれている。また、イベント型テストシステムと呼ばれる別のタイプのテストシステムがあり、このテストシステムでは、テスト信号とストローブ信号は、イベントメモリからのイベントデータに基づき、各ピン毎(パーピン)に直接的に生成される。本発明は、このようなイベント型半導体テストシステムに関するものである。
【0004】
イベント型テストシステムでは、イベントという概念が用いられている。このイベントとは被試験半導体デバイスのテストに使用するテスト信号等のロジック状態の変化点をあらわしている。例えば、このようなロジック状態の変化点には、テスト信号の立ち上がりエッジや下がりエッジ、あるいはストローブ信号のタイミングエッジ等が相当する。各イベントのタイミングは、基準時点からの時間長として定義される。一般に、このような基準時点は、直前のイベントのタイミングである。あるいは基準時点は、全イベントに共通した固定のスタート時点としてもよい。
【0005】
イベント型テストシステムでは、タイミングメモリ(イベントメモリ)に格納するタイミングデータは、サイクル型テストシステムのように全てのテストサイクルについて個別に波形、ベクタ、遅延時間等の複雑な情報を含む必要がないので、タイミングデータの記述を大幅に単純化することができる。イベント型テストシステムでは、上述のように、イベントメモリに格納する各イベント用のタイミング(イベント)データは、一般に、現在イベントと直前イベント間の時間差(遅延時間)で表現している。このようなイベント間の時間差(デルタタイム)は、固定した共通のスタート点からの時間差(絶対時間)で表現する場合と異なり、その時間差値は小さいので、イベントメモリ内のデータのサイズを小さくでき、その結果イベントメモリの容量を減少させることができる。
【0006】
高いタイミング精度を実現するために、イベント間の時間差(遅延時間値)は、基準クロックサイクルの整数倍データ(整数部、またはイベントカウント)と基準クロックサイクルの端数データ(端数部、またはイベントバーニア)との組み合わせにより規定している。イベントカウントとイベントバーニア間のタイミング関係を、第3図(A)−第3図(E)のタイミングチャートに示す。この例では、第3図(A)の基準クロック(マスタークロック、またはシステムクロックとも言う)は、クロックサイクル(周期、または時間間隔とも言う)Tを有している。イベント0、イベント1、イベント2は、第3図(C)に示すようなタイミング関係になっている。
【0007】
イベント1は、イベント0を基準にして記述するために、両イベント間の時間差(遅延時間)△V1として定義し、イベントメモリに格納する。イベント2のタイミングは、イベント1からの時間差(遅延時間)△V2により定義し、イベントメモリに格納する。同様に、第3図(E)のイベント3のタイミングは、イベント2からの時間差(遅延時間)△V3により定義し、イベントメモリに格納する。イベント型テストシステムでは、イベントメモリ内のタイミングデータを読み出し、全ての以前のイベントのタイミングデータと加算して、現在のイベントの最終的なタイミングを決定する。
【0008】
従って、第3図(C)の例では、第3図(B)のタイミング関係を、イベント1を生成するために用いる。ここで第3図(B)のタイミング関係においてN1Tは、イベントカウント値(整数部データ)であり、基準クロック周期TのN1倍をあらわしており、△1Tは、イベントバーニア値(端数部データ)であり、基準クロック周期Tの端数値をあらわしている。同様に、イベント0を基準にして第3図(E)のイベント3を生成するには、以前のイベントの全てのタイミングデータを、N3T+△3Tという総合的な時間差を生成するよう加算する。ここでN3Tは、イベントカウント値であり、基準クロック周期TのN3倍をあらわしており、△3Tは、イベントバーニア値であり、基準クロック周期Tの端数値をあらわしている。
【0009】
実際のデバイスのテストにおいては、被試験デバイスのあるピンにおいては、印加するテスト信号は長時間、例えば数百ミリセカンド等のような間にわたって何ら変化せず、一方他の大部分のピンにおけるテスト信号は、数十ナノセカンドあるいは数百ナノセカンドのようなより高いレートで変化する。すなわち2のイベント間の時間差は大きく異なり、可能な最大の時間差を表現するためには、多くのデータビット数を必要とする。半導体テストシステムは、例えば数百のテストチャンネル(ピン)を有する大きなシステムであり、その各テストチャンネルにイベントメモリを備える必要がある。したがって、テストシステムの総合的なコストを低くするためには、各イベントメモリの容量を最小にすることが望ましい。
【0010】
【発明が解決しようとする課題】
従って、本発明の目的は、半導体テストシステムの動作に影響を及ぼさずに、2つのイベント間の時間差を拡大するために、指定されたイベントのタイミングデータに延期時間を挿入することができるイベント型半導体テストシステムおよびイベント発生方法を提供することにある。
【0011】
また、本発明の他の目的は、イベント間の長い時間差や短い時間差を表現する少数のデータビットを用いたタイミングデータをイベントメモリに蓄積し、各種のタイミングを有するイベントを連続して生成することができるイベント型半導体テストシステムとイベント発生方法を提供することにある。
【0012】
また、本発明の更に他の目的は、小容量のイベントメモリ内にタイミングデータを格納しそのタイミングデータを変更して、以前のイベントからのデルタタイム(時間差)を基にしたイベントを生成することができるイベント型半導体テストシステムとイベント発生方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明は、各種のタイミングでイベントを生成してDUTにテスト信号を供給し、ストローブ信号のタイミングでDUTの出力信号を評価することにより被試験電子デバイス(DUT)をテストするためのイベント型テストシステムである。イベントのタイミングは、イベントメモリのタイミングデータを変えることによって自由に変更することができる。このようなイベントメモリは、2つのイベント間に大きな時間差のあるタイミングデータを格納する場合であっても、比較的小容量でかつ短かいワード長により構成できる。
【0014】
本発明において、イベントデータに基づいてテストパターンやストローブ信号を発生する装置は、各イベントのタイミングデータとイベントタイプデータを格納するためのイベントメモリと、指定されたイベントのタイミングデータに遅延時間を挿入する手段とにより構成されている。イベントメモリにおける現在のイベントのタイミングデータは、直前のイベントからの遅延時間として表現され、割り当てられた数のデータビットを用いて記述している。指定されたイベントのタイミングデータに遅延時間を挿入することにより、割り当てられたデータビット数で表現可能な時間長よりも遥かに長い総合遅延時間を有するイベントを発生することができる。この遅延時間の挿入手段は、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返す手段を含んでいる。
【0015】
本発明の他の態様において、遅延時間の挿入手段は、指定されたイベントに追加の遅延時間を加えるためのNOP(ノンオペレーション)イベントとそのNOPイベントタイプデータを挿入する手段を含んでいる。これにより、テストシステムは、特別の動作を行なわずに追加の遅延時間を挿入することができる。
【0016】
本発明の第1と第2の態様において、イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データ(整数部データ)で構成された遅延カウントデータと、基準クロック周期の端数データ(端数部データ)で構成された遅延バーニアデータとで構成されている。更に、本発明の第1と第2の態様において、このような遅延時間の挿入は、現在イベントの意図する長さの総合的遅延時間を達成するために、複数回繰り返して実行することもできる。
【0017】
また、本発明の更に他の態様は、半導体デバイスのテストに用いるイベントのタイミングデータに遅延時間を挿入する方法である。本発明の方法は、イベントメモリに各イベントのタイミングデータとイベントタイプデータを格納するステップと、指定されたイベントのタイミングデータに遅延時間を挿入するステップとにより構成されている。イベントメモリにおける現在のイベントのタイミングデータは、直前のイベントからの遅延時間として表現され、割り当てられた数のデータビットを用いて記述している。指定されたイベントのタイミングデータに遅延時間を挿入することにより、割り当てられたデータビット数で表現可能な時間長よりも遥かに長い総合遅延時間を有するイベントを発生することができる。この遅延時間の挿入ステップは、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返すことにより、あるいは指定されたイベントにNOP(ノンオペレーション)イベントを挿入するとともにイベントタイプデータとしてNOPを挿入することにより、テストシステムにおいて特別の動作を行なわずに、追加の遅延時間を挿入することができる。
【0018】
本発明によれば、イベント型半導体テストシステムは、半導体デバイスを評価するために、イベントメモリ内に格納されたイベントデータを用いて各種タイミングのイベントを形成することができる。各イベントのタイミングは、以前のイベント間との時間差(デルタタイム)により定義される。イベント間のデルタタイムは、そのイベント間に遅延時間を挿入することにより容易に拡張することができ、そのような拡張によりイベントメモリの最大ワード長により可能な遅延時間よりはるかに大きな総合的デルタタイムを形成することができる。本発明の1の態様において、本発明のイベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントより直前のイベントを繰り返すことにより実行する。また本発明の別の態様において、イベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントについてNOP(ノンオペレーション)を呼び出して行う。
【0019】
【発明の実施の形態】
第1図は、本発明のイベント型テストシステムの基本的構成を示す概略ブロック図である。イベント型テストシステムは、システムバス14に接続されたホストコンピュータ12とバスインタフェース13、インターナルバス15、アドレスコントロールロジック18、フェイルメモリ17、イベントカウントメモリ20とイベントバーニアメモリ21により構成したイベントメモリ、イベントサミング・スケーリングロジック22、イベント発生器24、及びピンエレクトロニクス26を有している。イベント型テストシステムは、被試験半導体デバイス(DUT)28を評価する。この被試験半導体デバイス28は、例えばランダムアクセスメモリ(RAM)やフラッシュメモリ等のメモリIC、またはマイクロプロセッサやデジタルシグナルプロセッサ等のロジックICであり、ピンエレクトロニクス26に接続される。
【0020】
ホストコンピュータ12の例としては、UNIXオペレーテイングシステムを搭載したワークステーションである。ホストコンピュータ12は、テスト動作の開始と停止、テストプログラムや他のテストコンデイション(条件)のロード、ホストコンピュータによるテスト結果解析を行うためのユーザインタフェースとして機能する。ホストコンピュータ12は、システムバス14とバスインタフェース13とを介してハードウエア・テストシステムとインタフェースする。図にはないが、ホストコンピュータ12は、好ましくは他のテストシステムやコンピュータネットワークからテスト情報を送受信するためにコミュニケーションネットワーク(通信回線)と接続される。
【0021】
インターナルバス15は、ハードウエア・テストシステム内のバスであり、アドレスコントロールロジック18、フェイルメモリ17、イベントサミング・スケーリングロジック22、及びイベント発生器24のような、ほとんどの機能ブロックと接続している。アドレスコントロールロジック18の例は、ハードウエア・テストシステム専用のテスタプロセッサであり、一般にユーザがアクセスすることはできない。アドレスコントロールロジック18は、ホストコンピュータ12からのテストプログラムとテスト条件に基づき、テストシステム内の他の機能ブロックにインストラクションを供給する。フェイルメモリ17は、例えばDUT28のフェイル情報のようなテスト結果を、アドレスコントロールロジック18の定めるアドレスに格納する。フェイルメモリ17に格納された情報は、被試験デバイスのフェイル解析において使用される。
【0022】
アドレスコントロールロジック18は、第1図に示すように、イベントカウントメモリ20とイベントバーニアメモリ21にアドレスデータを供給する。実際のテストシステムでは、イベントカウントメモリとイベントバーニアメモリのセットが複数個用いられ、各セットがテストシステムのテストピンに対応した構成としている。イベントカウントメモリ20とイベントバーニアメモリ21は、テスト信号やストローブ信号を形成する各イベント用のタイミングデータを格納する。イベントカウントメモリ20は、基準クロックの整数倍(整数部)であるタイミングデータを格納し、イベントバーニアメモリ21は、基準クロックの端数(端数部)であるタイミングデータを格納する。本発明の関連においては、それぞれのイベントのタイミングデータは、直前のイベントからの時間差(遅延時間、あるいはデルタタイム)であらわされている。
【0023】
イベントサミング・スケーリングロジック22は、イベントカウントメモリ20とイベントバーニアメモリ21からのデルタタイミングデータによる各イベントを用いて、該当するイベントの総合的タイミングを示すデータを生成する。基本的に、このような総合的なタイミングデータは、整数倍データと端数データを加算することによって生成する。タイミングデータを加算する過程において、端数データのキャリーオーバーオペレーション(整数データへのオフセット)が、イベントサミング・スケーリングロジック22内で行われる。更に、総合的タイミングを生成する過程において、総合的タイミングの変更を行うために、タイミングデータにスケーリングファクタを掛ける動作としてのスケーリング機能を付加してもよい。
【0024】
イベント発生器24は、イベントサミング・スケーリングロジック22からの総合的タイミングデータに基づいて、イベントを実際に生成するものである。このようにして生成したイベント(テスト信号やストローブ信号)は、ピンエレクトロニクス26を介してDUT28に供給される。基本的に、ピンエレクトロニクス26は、多数のドライバ、コンパレータ、及びスイッチ等の回路部品を有しており、それらの回路部品は、DUT28に対して入力と出力の関係を形成するように機能する。
【0025】
第2図は、ドライバ35とアナログコンパレータ36を有するピンエレクトロニクス26のより詳細な構成を示すブロック図である。イベント発生器24は、ドライブイベントを生成し、それをドライバ35を介してテスト信号としてDUT28の入力ピンに供給する。更に、イベント発生器24は、サンプリングイベントを生成し、DUT28の出力信号をサンプリングするストローブ信号としてアナログコンパレータ36に供給する。アナログコンパレータ36の出力信号は、パターンコンパレータ38により、イベント発生器24からの期待データと比較される。これにより、両者間に不一致がある場合は、第1図のフェイルメモリ17にフェイル信号を送信する。
【0026】
ドライブイベント(テスト信号)、DUTからの出力信号、サンプリングイベント(ストローブ信号)の波形例を、それぞれ第3図(C)、第3図(D)、第3図(E)に示す。第3図(C)のドライブイベントを、ドライバ35を介してDUT28に与えると、それに応答して、DUT28は第3図(D)に示す出力信号を生成する。この出力信号は、第3図(E)に示すサンプリングイベントにより定められたタイミングでストローブされる。第3図(C)に示すように、ドライブイベントは、テストパターンの立ち上がりエッジと下りエッジのタイミングを規定している。これに対し、第3図(E)に示すように、サンプリングイベントはストローブ点のタイミングを規定している。すなわち、このようなイベントがサンプリングイベントの場合には、1のイベントのみによってストローブ信号とする。これは、ストローブ信号のパルスの幅が小さいためであり、立ち上がりエッジと下りエッジの両方を定義して、ストローブ信号を生成することは実際上できないからである。
【0027】
第4図は、2つの近接イベント間の時間差(デルタタイム)に基づいて各種イベントの時間関係を示したタイミングチャートである。第3図(A)−第3図(E)との関連において上述したように、イベント間の時間長(遅延時間値)は、基準クロック周期の整数倍(整数部、あるいは遅延カウント)と基準クロック周期の端数(端数部、あるいは遅延バーニア)との組み合わせにより規定されている。
【0028】
第4図の例では、イベント0−7は、時間間隔T=1を有する基準クロックを基準として表現される。例えば、イベント0のデルタ(遅延)タイム△V0は0.75(遅延カウント「0」、遅延バーニア「0.75」)であり、イベント1のデルタタイム△V1は1.50(遅延カウント「1」、遅延バーニア「0.50」)とすることができる。このような設定において、イベント1の総合的遅延は2.25であり、テストシステムのロジックは2つのイベントクロックを「2.0」とカウントし、残りの端数遅延として遅延バーニアの合計の端数部分「0.25」を算出する。
【0029】
第5図は、イベント形テストシステム内のイベントメモリに、第4図に示す連続した遅延関係のイベントに対応したタイミングデータを格納する例を示すテーブルである。遅延時間△Vn(△V0、△V1、△V2...)は、第5図に示すように、遅延カウントCn(C1、C2、C3...)と遅延バーニアVn(V1、V2、V3...)の組み合わせにより表現されている。第6図は、第5図のイベントメモリに格納したタイミングデータを用いて発生したイベントシーケンスの波形例を示すタイミングチャートである。第5図と第6図の例では、遅延時間の挿入をしていない。
【0030】
遅延バーニア値は基準クロック周期Tよりも常に小さいため、そのワード長は数ビットあればどんなイベントの端数遅延も十分に表現することが可能である。しかし、イベントカウントデータ(遅延カウント)は、例えば1から134,217,728までの基準クロック周期のような非常に広い範囲の整数値を表現できる必要がある。これは、実際のテスト動作において、2つのイベント間の時間長が、数十ナノ秒のような小さな値から数百ミリ秒のような大きな値までになることがあり得るからである。このような最大の時間長に必要なクロック周期の数を表現するためには、イベントメモリ内の各遅延カウントデータの構成は、例えば27データビットを必要とする。
【0031】
実際のデバイステストでは、上述のような多数のクロック周期を使用するような大きな時間長を用いる頻度は小さく、ほとんどの場合は少数のクロック周期で十分である。従って、各イベントカウント内の遅延カウントデータに、例えば9ビット長というより少ないビット数のデータを使用することが望ましい。したがって本発明は、少数のデータビットを用いて、多数のクロック周期を必要とするデルタタイムを得るために、遅延時間をイベント間に挿入する方法を提供するものである。すなわち本発明は、直前のイベントとの時間差が、イベントメモリにおいて割り当てられたデータビットで表現可能な時間長よりもはるかに長いイベントを発生する手段を実現するものである。
【0032】
第4図と第5図の例において、イベント2を生成する遅延値△V2の遅延時間が不十分な長さである場合、意図する長さの遅延時間を達成するためには、既存の遅延データに追加の遅延時間を挿入することが必要である。第7図はこのような状況、すなわちイベント1とイベント2の間に十分な遅延時間を達成できるように、イベントのシーケンスに追加のイベントを挿入する状況を示すタイミングチャートである。第7図の例では、イベント2は2つのイベント2aおよび2bに分離され、例えばイベント2aは遅延時間△V2aを有し、イベント2bは遅延時間△V2bを有する。すなわち、最大の遅延時間を有するイベント2aを、イベント2に挿入している。
【0033】
本発明の第1の態様では、このような遅延時間の挿入動作を、以前のイベント、例えばイベント1を複製する(繰り返す)ことにより行う。第8図はそのようなイベントメモリ内のデータ格納の例であり、最大値の遅延カウントデータと0値のバーニアデータを有するイベント2aが挿入されている。イベント2aは、第8図の右端の欄に示すように、イベント1と同一のイベントタイプとなっている。第8図のイベントデータを用いることにより、例えば第9図の波形が形成される。イベント2は、遅延時間△V2a(最大値の遅延カウントと0値の遅延バーニア)を有するイベント2aと、遅延時間△V2b(遅延カウントC2と遅延バーニアV2)を有するイベント2bとの組み合わせにより形成されている。
【0034】
上記の例に示すイベント2aの遅延カウントは、最大値の遅延カウントとなっているが、遅延カウントデータは、挿入すべき遅延時間により異なるので、最大値を取るとは限らず、最大の遅延カウントデータよりも小さな値ともなりうる。あるいは、イベント間の意図する時間長が、可能な最大値の遅延カウントデータを2以上加算することが必要な場合もあり、そのような場合には、最大値の遅延カウントデータを有するイベント1を複数回繰り返す。
【0035】
本発明の第1の態様における解決法は、第3図(C)に示すようなテスト信号等を形成するためのドライブイベントが連続した状況において効果的である。しかし、この解決法は、サンプリングイベント(ストローブ信号)の形成の場合には問題がある。前記で簡単に説明したように、ストローブ信号は、極めて細いパルスであり、セット(立ち上がり)エッジとリセット(下り)エッジのような2個のエッジ(イベント)で形成するのではなく、単独のエッジ(イベント)により定義されている。従って、イベント1がサンプリングイベント(ストローブ信号)である場合、第9図の例においてイベントの中間点、例えばイベント2aのタイミング点で、ストローブ信号が発生されてしまう。このようなストローブ信号は、第2図に示すアナログコンパレータに供給され、DUTの出力信号をサンプル(ストローブ)する。その結果サンプルされた出力信号は、比較器により期待値と論理的に比較される。このため、実際のDUTの動作に不良がなくても、本来意図していないサンプル点での比較なので、テスト結果が不良とされる可能性がある。
【0036】
従って、本発明の第2の態様は、上述の第1の態様とは別の解決法を用いている。この方法では、NOP(ノンオペレーション)という新たなイベントをイベントメモリのデータに挿入する。第10図は、本発明の第2の態様におけるイベントメモリ内のデータ格納例を示している。この例において、イベント2aとして示されたNOPイベントを、イベント1の後のイベントデータに挿入する。イベント2aは、遅延時間△V2a(最大値の遅延カウントと0値の遅延バーニア)を有する。この新たなイベントのイベントタイプを、第10図の右端の欄にNOPと表わしている。第10図のイベントデータを用いることにより、例えば第11図の波形が形成される。
【0037】
NOPイベントを呼び出した場合、テストシステムは、指定された遅延時間を形成する以外は何もしない。従って、ドライブイベントにおいて、NOPの挿入があってもテストピンの状態に変化を生じない。また同様にサンプリングイベントにおいて、NOPの挿入があってもサンプリングイベントを形成せず、したがって誤ったテスト結果も発生しない。
【0038】
上記の例に示すイベント2a(NOPイベント)の遅延カウントは、最大値の遅延カウントとなっているが、遅延カウントデータは、挿入すべき遅延時間により異なるので、最大値を取るとは限らず、最大の遅延カウントデータよりも小さな値ともなりうる。あるいは、イベント間の意図する時間長が、可能な最大値の遅延カウントデータのNOPイベントを2以上加算することが必要な場合もあり、そのような場合には、最大値の遅延カウントデータを有するNOPイベントを複数回繰り返す。
【0039】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【0040】
【発明の効果】
本発明によれば、イベント型半導体テストシステムは、半導体デバイスを評価するために、イベントメモリ内に格納されたイベントデータを用いて各種タイミングのイベントを形成することができる。各イベントのタイミングは、以前のイベント間との時間差(デルタタイム)により定義される。イベント間のデルタタイムは、そのイベント間に遅延時間を挿入することにより容易に拡張することができ、そのような拡張によりイベントメモリの最大ワード長により可能な遅延時間よりはるかに大きな総合的デルタタイムを形成することができる。本発明の1の態様において、本発明のイベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントより直前のイベントを繰り返すことにより実行する。また本発明の別の態様において、イベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントについてNOP(ノンオペレーション)を呼び出して行う。
【図面の簡単な説明】
【図1】本発明のイベント型テストシステムの基本的な構成を示す概略ブロック図である。
【図2】第1図のピンエレクトロニクスと、イベント発生器からのドライブイベント(テスト信号)とサンプリングイベント(ストローブ信号)についてのより詳細なブロック図である。
【図3】各種のイベントの時間関係を示すタイミングチャートであり、イベントを基にしたテストオペレーションの基本概念を示すために、基準クロックとの関係によりドライブイベントとサンプリングイベントを示している。
【図4】2つの近接イベント間の各時間差(デルタタイムまたは遅延時間)により各種のイベント間のタイミング関係をあらわしたタイミングチャートである。
【図5】イベント型テストシステムに設けられるイベントメモリにおけるデータ格納例を示す図であり、第4図に示す一連のイベント間の遅延時間をあらわすデータであり、本発明の遅延時間の挿入が行われない連合に対応している。
【図6】第5図に示すイベントメモリ内に格納されたタイミングデータ例を用いて生成されるイベントのシーケンスの波形の例を示すタイミングチャートであり、本発明の遅延時間の挿入が行われない場合に対応している。
【図7】イベント間に十分に長い遅延時間を得るために、イベントのシーケンス中に付加的なイベントを挿入する場合の時間関係を示すタイミングチャートである。
【図8】本発明の第1の態様において、イベント型テストシステム内のイベントメモリにおけるタイミングデータに遅延時間を挿入するためのデータ格納例を示す図である。
【図9】本発明の第1の態様において、第8図のイベントメモリに格納されたタイミングデータにより生成されたイベントのシーケンスの波形例を示すタイミングチャートである。
【図10】本発明の第2の態様において、イベント型テストシステム内のイベントメモリにおけるタイミングデータに遅延時間を挿入するためのデータ格納例を示す図である。
【図11】本発明の第2の態様において、第8図のイベントメモリに格納されたタイミングデータにより生成されたイベントシーケンスの波形例を示すタイミングチャートである。
Claims (8)
- 半導体テストシステムにおいて、
各イベントについて、そのタイミングが直前のイベントからの遅延時間として、割り当てられた数のデータビットを用いて記述されたタイミングデータとイベントタイプデータを格納するためのイベントメモリと、
上記イベントメモリに割り当てられたデータビット数で表現可能な時間長よりも長い総合遅延時間を有するイベントを発生するように、直前のイベントと同一タイプのイベントを連続的に発生させて同一の出力状態を維持する手段と、
上記同一タイプのイベントを連続的に発生させるために、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返す手段と、を有することにより、イベントデータに基づいてテストパターンやストローブ信号を発生するイベント型半導体テストシステム。 - 上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データで構成された遅延カウントデータと、基準クロック周期の端数データで構成された遅延バーニアデータと、で構成されている、請求項1に記載のイベント型半導体テストシステム。
- 上記指定イベントの直前のイベントのタイミングデータとイベントタイプデータの繰り返しを、現在イベントの意図する長さの総合的遅延時間を達成するために複数回実行する、請求項1に記載のイベント型半導体テストシステム。
- 半導体テストシステムにおいて、
各イベントについて、そのタイミングが直前のイベントからの遅延時間として、割り当てられた数のデータビットを用いて記述されたタイミングデータとイベントタイプデータを格納するためのイベントメモリと、
上記イベントメモリに割り当てられたデータビット数で表現可能な時間長よりも長い総合遅延時間を有するイベントを発生するように、直前のイベントと同一タイプのイベントを連続的に発生させて同一の出力状態を維持する手段と、
上記同一タイプのイベントを連続的に発生させるために、NOP(ノンオペレーション)イベントとそのNOPイベントタイプデータを挿入する手段と、を有することにより、イベントデータに基づいてテストパターンやストローブ信号を発生するイベント型半導体テストシステム。 - 上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データで構成された遅延カウントデータと、基準クロック周期の端数データで構成された遅延バーニアデータとで構成されている、請求項4に記載のイベント型半導体テストシステム。
- 上記指定されたイベントに追加の遅延時間を加えるためのNOPイベントとそのNOPイベントタイプデータの挿入動作を、現在イベントの意図する長さの総合的遅延時間を達成するために複数回実行する、請求項4に記載のイベント型半導体テストシステム。
- 各イベントについて、そのタイミングが直前のイベントからの遅延時間として、割り当てられた数のデータビットを用いて記述されたタイミングデータとイベントタイプデータを格納するためのイベントメモリを有してなるイベント型半導体テストシステムにより、半導体デバイスのテストに用いるイベントのタイミングデータに遅延時間を挿入する方法において、
そのイベントメモリにイベントのタイミングデータとイベントタイプデータを格納するステップと
その割り当てられたデータビット数で表現可能な時間長よりも長い総合遅延時間を有するイベントを発生するように、指定されたイベントのタイミングデータに追加の遅延時間を挿入するステップと、
により構成され、この遅延時間の挿入ステップは、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返すことにより、直前のイベントと同一タイプのイベントを連続的に発生させて同一の出力状態を維持し、あるいは指定されたイベントに追加の遅延時間を加えるためのNOP(ノンオペレーション)イベントとそのNOPイベントタイプデータを挿入して同一の出力状態を維持することにより実行されることを特徴とするタイミングデータへの遅延時間の挿入方法。 - 上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データで構成された遅延カウントデータと、基準クロック周期の端数データで構成された遅延バーニアデータとで構成されている、請求項7に記載のタイミングデータへの遅延時間の挿入方法。
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