KR19990037034A - 테스터 시스템내의 신호 측정 장치 - Google Patents

테스터 시스템내의 신호 측정 장치 Download PDF

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KR19990037034A
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버넬 지. 웨스트
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하이든 마틴
슐럼버거 테크놀로지즈, 아이엔씨.
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Abstract

테스터 시스템에서 제 1 사상(event)과 제 2 사상간의 시간격을 측정하는 장치 및 방법. 제 1 및 제 2 시간 측정 회로는 제 1 및 제 2 사상 각각을 독립적으로 수신한다. 시간 측정 회로 각각은 마스터 클록에 의해 클록킹되는 조계수기(coarse counter)를 포함한다. 제 1 조계수기는 초기 사상에 의해 활성화되고, 제 1 조계수기는 제 1 사상의 활성시 계수를 중단한다. 제 2 조계수기는 초기 사상에 의해 또한 활성화되고, 제 2 조계수기는 제 2 사상의 활성시 계수를 중단한다. 마스터 클록에 의해 클록킹되는 제 1 미세 계수기는 제 1 사상과 마스터 클록의 제 1 진상 에지간의 시간격을 나타내는 계수값을 발생시킨다. 마스터 클록에 의해 클록킹되는 제 2 미세 계수기는 제 2 사상과 마스터 클록의 제 2 진상 에지간의 시간격을 나타내는 계수값을 발생시킨다.

Description

테스터 시스템내의 신호 측정 장치
본발명은 테스터 시스템내의 신호를 측정하는 장치에 관한 것이다.
마이크로프로세서 및 마이크로컨트롤러와 같은 고속 디바이스를 테스트하는 테스터 시스템은 고속 요건으로 인해 점차 더 복잡해져 왔다. 도 1에 있어서, 선행기술인 타이밍 측정 장치(timing measurement unit, TMU; 20)는 Schlumberger Technologies, Inc에 의해 제조된 ITS 90000GX 시스템과 같은 테스터 시스템(8)에서 사용된다. 시험중 디바이스(device under test, DUT; 10)는 테스터 시스템(8)내의 핀 전자장치(pin electronics; PE) 카드(12)에 접속된다. PE 카드는 테스터 시스템(8)에서 수신된 신호를 DUT 논리 레벨로 변환시키고 DUT(10)로부터 수신된 신호를 변환시켜 포맷된 ECL 파형과 같은 시스템 신호를 테스트한다. PE 카드(12)로부터의 신호는 핀 슬라이스 전자장치 카드(14)로 통과되는데, 이는 해당하는 고속 인터페이스 카드(16)로 전송되는 신호를 구동시킨다. 각각의 고속 인터페이스 카드(16)는 한쌍의 신호(HSPATHA, HSPATHB)를 멀티플렉서(18)로 출력하는데, 이는 신호(MA, MB)로 출력하는 고속 인터페이스 카드중 하나로부터의 출력을 선택한다.
선택된 한쌍의 신호(MA, MB)는 TMU(20)로 경로선택되는데, 이는 신호(MA, MB)사이, 또는 (테스터 시스템(8)을 교정하는 동안 사용되는 신호와 같은)기타 소스(21)로부터의 해당 쌍의 신호 사이의 시차를 측정한다.
도 2 및 3에 있어서, (MA 및 MB 등의 측정되는 경우에 해당하는)선택된 입력(TRIGA, TRIGB)간의 조차(coarse difference)는 조계수기(coarse counter; 110)에 의해 측정된다. 조계수기(110)는 대략 62.5 메가헤르쯔(MHz)의 주파수를 갖는 4분할 클록(CCCLK)에 의해 클록킹되는데, 이는 프로그램가능 주파수 분할기(116)로부터 발생된 4분할 클록(CCCLK)으로부터 버퍼링된다. 조계수기(110)는 TRIGA의 활성이후에 CCCLK의 제 1 진상 에지 상에서 계수를 개시하고 TRIGB의 활성이후에 CCCLK의 제 1 진상 에지 상에서 계수를 중단하며, TRIGA와 TRIGB 사이의 CCCLK 클록수를 측정한다.
TRIGA와 TRIGB 사이의 1 ps 시간 측정 분해능은 1 ps의 분해능을 갖는 보간회로(102, 104)를 사용하여 선택된 입력(TRIGA, TRIGB)의 에지와 분할된 클록(CCCLK)간의 시차(도 2에서 각각의 미세한 차(Tfa, Tfb))를 측정함으로써 성취된다.
보간회로(102, 104)를 제어하기 위해, 사상 오차 검출기(100)는 대략 62.5 MHz에서 모두 동작하는 분할된 클록(CCLK, DCLK) 뿐만 아니라 신호(TRIGA, TRIGB)를 수신한다. 프로그램가능 주파수 분할기(116)로부터의 신호(CCLK, DCLK)는 312.5-MHz 마스터 클록(PFDCK)으로부터 분할된다.
사상 오차 검출기(100)는 (TRIGA의 활성에 응답하여) 신호(INTERP_A) 및 (TRIGB의 활성에 응답하여) INTERP_B를 출력하는데, 이들 신호는 보간회로(102, 104)각각에 제공된다. 도 2에 도시된 바와같이, 신호(INTERP_A)는 신호(TRIGA)의 상승 에지 상에서 하이(high)로 단정된다. 신호(INTERP_A)는 INTERP_A의 진상 에지이후에 DCLK의 제 2 상승 에지가 발생될 때 까지 하이로 유지된다. 신호(INTERP_B)는 TRIGB의 상승 에지 상에서 하이로 단정되며, INTERP_B는 INTERP_B의 진상 에지이후에 DCLK의 제 2 상승 에지 상에서 로우(low)상태로 된다. 이는 신호(INTERP_A, INTERP_B)의 폭이 16-32 나노초(ns)사이에 있음을 보장한다.
신호(INTERP_A, INTERP_B)의 단정에 응답하여, 두 개의 보간회로(102, 104)는 미세 계수기(114, 112)를 이네이블시키는 신호(AEN, BEN)각각을 발생시킨다. 미세 계수기(114, 112)각각은 ACLK에 의해 클록킹되는데, 이는 312.5 MHz의 시스템 오실레이터 클록 주파수에서 동작한다. 보간회로(102, 104)는 미세 계수기가 1 ps의 미세 분해능을 성취하도록 신호(AEN, BEN)을 이네이블시키는 동안 출력하기 위해 3200의 계수만큼 신호(INTERP_A, INTERP_B)를 효율적으로 스트레칭한다.
도 4A에 도시된 바와같이, 각각의 보간회로는 램프 회로(120) 및 램프 회로(120)의 출력을 기준 전압과 비교하는 비교 회로(122)를 포함한다. 비교 회로(122)는 인에이블 신호(AEN 또는 BEN)를 미세 계수기(114 또는 112)로 출력한다.
램프 회로(120)는 도 4B에 도시된 회로를 포함하는데, 이는 작은 전류(10 μA 등)를 출력하는 제 1 전류원(142) 및 비교적 큰 전류(32 mA 등)를 발생시킬 수 있는 제 2의 더 큰 전류원(144)을 포함한다. 큰 전류원(144)은 INTERP_A 또는 INTERP_B의 단정에 응답하여 램프 회로(120)를 램핑하도록 활성화되는 스위치(146)에 의해 커패시터(140)의 노드에 접속된다. INTERP_A(B)의 단정시, 큰 전류원(144)은 커패시터(140)를 신속히 충전시킨다. INTERP_A(B)가 소정의 전압에 도달하는 경우, A(B)EN은 활성화된다. 커패시터(140)는 신호(INTERP_A(B))가 부정될 때 까지 계속 충전되며, 이 때 램프 회로(120)는 램핑 소거된다. 충전 주기는 도 4A에서 주기(T0)로 도시되어 있다.
램핑 소거되는 동안, 커패시터(140)는 더욱 느린 속도로 작은 전류원(142)에 의해 방전된다. 비교 회로(122)는 커패시터(140)가 소정의 전압으로 방전될 때 까지 신호(A(B)EN)를 계속 하이(high)로 구동시키며, 이 때 비교 회로(122)는 출력 신호(A(B)EN)를 로우(low)로 구동시킨다. 방전 주기는 도 4A에서 주기(T1)로 도시되어 있다.
32 mA의 큰 전류원과 10 μA의 작은 전류원을 사용함으로써, 사실상 램프 회로(120)는 3200의 계수만큼 입력 신호(INTERP_A(B))를 스트레칭한다. 미세 계수기(114 또는 112)가 312.5 MHz에서 동작하기 때문에, 성취된 분해능은 1 ps(또는 1/312.5 MHz * 3200))이다.
측정이 완성된 경우, ACLK에 의해 클록킹된 미세 계수기(112, 114) 및 분할된 신호(CCCLK)에 의해 클록킹된 조계수기(110)의 내용들은 리드백 논리 블록(118)에 의해 회복된다. 사상(A, B)간의 시차(TIMEAtoB)는 방정식 1에 따라 계산된다.
여기서 COUNTA는 미세 계수기(114), COUNTB는 미세 계수기(112), 및 COUNTC는 조계수기(110)내의 값이다.
사실상, 미세 계수기(114)와 결합된 보간회로(102)는 1 ps 분해능에서 INTERP_A의 진상 에지와 (조계수기(110)가 활성화되는)분할된 클록 CCCLK간의 시차를 측정한다. 마찬가지로, 미세 계수기(112)와 결합된 보간회로(104)는 INTERP_B의 진상 에지와 조계수기(110)가 중단되는 CCCLK의 다음 진상 에지간의 시차를 측정한다.
본발명은 목적은 테스터 시스템에서 제 1 사상(event)과 제 2 사상간의 시간격을 측정하는 것에 관한 것이다.
도 1은 선행기술인 테스터 시스템의 블록 선도.
도 2는 선행기술인 테스터 시스템내의 신호를 보여주는 타이밍 선도.
도 3은 선행기술인 테스터 시스템에서 사용되는 시간 측정 유닛의 구성요소들의 블록 선도.
도 4A 및 4B는 선행기술인 테스터 시스템의 시간 측정 유닛에서 사용되는 보간회로의 동작을 보여주는 선도.
도 5A는 본발명에 따른 시간 측정 유닛의 블록 선도.
도 5B는 본발명에 따른 시간 측정 유닛의 신호를 보여주는 타이밍 선도.
도 6은 본발명에 따른 시간 측정 유닛에서 사용되는 보간회로의 블록 선도.
도 7은 본발명에 따른 시간 측정 유닛의 보간회로에서 사용되는 지연 회로의 논리 선도.
본발명의 이점들 중에는, 향상된 타이밍 측정 정확도가 각각의 정해진 사상을 측정하기 위해 독립적인 측정 회로(조계수기 및 보간회로 등)를 사용하여 성취된다는 것이다. 게다가, 테스터 시스템내의 분할된 클록보다 오히려 마스터 클록에 대한 시간 측정치를 참조하면, 시간 측정치의 위상 오차의 가능성이 감소된다.
일반적으로, 한 실시태양에서, 본발명은 마스터 클록, 상기 마스터 클록에 의해 클록킹되고 제 1 사상 발생시 계수를 중단하도록 접속된 제 1 조계수기, 및 상기 마스터 클록에 의해 클록킹되고 제 2 사상 발생시 계수를 중단하도록 접속된 제 2 조계수기를 지니는 테스터 시스템을 특징으로 한다. 마스터 클록에 의해 클록킹되는 미세 측정 회로는 제 1 및 제 2 사상 발생으로부터 마스터 클록의 해당 에지까지의 시간격을 측정하도록 구성된다.
일반적으로, 또다른 실시태양에서, 본발명은 제 1 사상 및 제 2 사상간의 시간격을 측정하는 방법을 특징으로 한다. 제 1·제 2 사상간의 캡쳐 윈도내의 마스터 클록 수가 식별된다. 제 1 미세 시간격은 캡쳐 윈도의 제 1 에지와 마스터 클록의 제 1 에지 사이에서 결정된다. 제 2 미세 시간격은 캡쳐 윈도의 제 2 에지와 마스터 클록의 제 2 에지 사이에서 결정된다. 그리고 나서, 시간격은 제 1 및 제 2의 미세 시간격내의 마스터 클록 수를 사용하여 계산된다.
일반적으로, 또다른 실시태양에서, 본발명은 회로를 테스트하는 테스터 시스템에서 제 1 사상과 제 2 사상간의 시간격을 측정하는 장치를 특징으로 한다. 상기 장치는 마스터 클록에 응답하고 초기 사상과 제 1 사상간의 시간을 측정하도록 접속된 제 1 측정 회로 및 마스터 클록에 응답하고 초기 사상과 제 2 사상간의 시간을 측정하도록 접속된 제 2 측정 회로를 포함한다. 마스터 클록에 의해 클록킹되는 미세 측정 회로는 제 1 및 제 2 사상의 발생으로부터 마스터 클록의 해당 에지까지의 시간격을 측정하도록 구성된다.
일반적으로, 또다른 실시태양에서, 본발명은 제 1 사상과 제 2 사상간의 시간격을 측정하는 방법을 특징으로 한다. 제 1 사상의 발생과 제 2 사상의 발생간의 마스터 클록 수가 계수된다. 마스터 클록에 의해 클록킹되는 제 1 미세 계수기는 제 1 사상의 발생과 마스터 클록의 제 1 진상 에지간의 시간격을 나타내는 값을 계수하는데 사용된다. 마스터 클록에 의해 클록킹되는 제 2 미세 계수기는 제 2 사상의 발생과 마스터 클록의 제 2 진상 에지간의 시간격을 나타내는 값을 계수하는데 사용된다.
일반적으로, 또다른 실시태양에서, 본발명은 테스터 시스템에서 제 1 사상과 제 2 사상간의 시간격을 측정하는 장치를 특징으로 한다. 상기 장치는 마스터 클록에 의해 클록킹되는 조계수 디바이스를 포함하는데 이 조계수 디바이스는 제 1 사상의 발생과 제 2 사상의 발생간의 마스터 클록 수를 측정하도록 접속된다. 제 1 및 제 2 미세 계수기는 마스터 클록에 의해 클록킹된다. 제 1 보간회로는 제 1 사상의 발생으로부터 소정의 마스터 클록 수인 지연된 제 1 중단 출력을 발생시키는 지연 요소를 지닌다. 제 1 보간회로는 제 1 사상 및 제 1 중단 출력에 응답하는 제 1 이네이블 신호를 발생시켜 제 1 미세 계수기를 이네이블시킨다. 게다가, 제 2 보간회로는 제 2 사상의 발생으로부터 소정의 마스터 클록 수인 지연된 제 2 중단 출력을 발생시키는 지연 요소를 지닌다. 제 2 보간회로는 제 2 사상 및 제 2 중단 출력에 응답하는 제 2 이네이블 신호를 발생시켜 제 2 미세 계수기를 이네이블시킨다.
일반적으로, 또다른 실시태양에서, 본발명은 테스터 시스템에서 마스터 클록에 의해 클록킹되는 계수기와 함께 사용되는 보간회로를 특징으로 한다. 이 보간회로는 마스터 클록에 의해 클록킹되는 입력 및 출력을 지니는 시프트 레지스터를 포함한다. 입력은 활성 신호에 결합되고, 출력은 중단 신호에 결합된다. 램프 회로는 커패시터를 지니는데, 이 램프 회로는 활성 신호의 수신에 응답하여 커패시터를 충전시킨다. 램프 회로는 중단 신호의 수신에 응답하여 커패시터를 방전시킨다. 신호 드라이버는 램프 회로에 접속되는데, 이 신호 드라이버는 커패시터가 소정의 전압으로 충전되는 경우 계수기에 이네이블 신호를 활성화시킨다.
기타 특징 및 이점들은 다음의 설명 및 청구항으로부터 명백해질 것이다.
상세한 설명
이어지는 설명에서, 부호표기된 모든 신호는 달리 지적되지 않는 경우 상이하다.
도 5A에 있어서, 도 1에 도시된 테스터 시스템(8)과 같은 테스터 시스템에서 사용되는 향상된 시간 측정 유닛(time measurement unit, TMU; 20')이 도시되어 있다. 도 1의 테스터 시스템에서 사용되는 경우, TMU(20)는 TMU(20')로 대체된다. TMU(20')에서의 조 시간 측정은 글로벌 초기 사상(RUN_TMU)에 관련하여 측정되는데, 이는 테스트의 시작 또는 어떤 다른 선택된 시간에서 발생한다. 마스터 클록(MCLK)에 의해 모두 클록킹되는 두 개의 조계수기(202, 204)는 신호(RUN_TMU)활성시 계수를 시작한다. 신호(RUN_TMU)는 AND 게이트(252, 256)각각의 한 입력에 제공되는데, 이의 출력은 조계수기(202, 204)각각의 이네이블 입력에 접속된다. 조계수기(202, 204)는 각각의 사상(A, B)이 발생될 때까지 계속 계수한다. 사실상각각의 조계수기(보간회로(206, 208)와 결부되어 작동함)는 각각의 정해진 사상에 대한 독립적인 시간 측정 회로를 형성한다.
조계수기(202)는 MA가 발생하는 경우 계수를 중단하며, 조계수기(204)는 MB가 발생하는 경우 계수를 중단한다. 신호(MA)는 NAND 게이트(250)의 입력에 제공되는데, 이의 출력은 AND 게이트(252)의 다른 한 입력에 접속된다. 마찬가지로, 신호(MB)는 NAND 게이트(254)의 입력에 제공되는데, 이의 출력은 다른 한 입력(256)에 접속된다. NAND 게이트(250, 254)는 신호(READYA, READYB)각각을 또한 수신한다. 신호(READYA, READYB)(비-미분 신호임)는 하이로 활성되는 경우 조계수기(202, 204)각각이 사상(MA, MB)간의 시간격을 측정할 준비가 되어있음을 나타낸다. 신호(MA, MB, RUN_TMU)는 또한 비-미분형이다.
두 사상(두 사상간의 MCLK의 지상 에지 수에 해당하는 시간)간의 조 시간을 도출하기 위해, 제 1 사상에 대한 계수기내에 기록된 계수는 제 2 사상에 대해 기록된 계수로부터 감산된다. 계수차는 마스터 클록 MCLK(2.5 ns 등)의 주기만큼 승산되어 사상(A, B)간의 조 시간차를 도출시킨다.
조계수기(202, 204)를 사용한 조 시간 측정에 부가하여, 마스터 클록(MCLK)에 의해 또한 클록킹된 두 개의 미세 계수기(214, 216)는 조계수기 경계와 사상(A, B)의 진상 에지(사실상, MA 및 MB의 지연된 버전인 INTERPA 및 INTERPB)간의 시간 주기(TfineA, TfineB)를 결정하는데 사용된다. 시차(TfineA, TfineB)는 보간회로(206, 208)를 사용하여 0.4-0.5 ps와 같은 미세 분해능으로 결정될 수 있다. 보간회로(206, 208)는 분할된 클록보다 오히려 마스터 클록(MCLK, TCLK)에 의해 제어되어, 분할된 클록과 연관된 위상 오차를 방지한다.
따라서 사상(A)과 사상(B)간의 시차는 방정식 2에 따라 계산된다.
여기서 CCOUNTA 및 CCOUNTB는 조계수기(202, 204)내의 계수값; FCOUNTA 및 FCOUNTB는 각 미세 계수기(214, 216)내의 계수값; Tper은 마스터 클록의 주기(2.5 등); 및 CONV_FACTOR은 보간회로(206, 208)(0.4-0.5 ps 등)에 의해 제공된 분해능이다. 시차(TfineA, TfineB)는 (CONV_FACTOR * FCOUNTA) 및 (CONV_FACTOR * FCOUNTB)각각으로 계산된다.
마스터 클록(MCLK, TCLK)은 마스터 클록 발생기(200)에 의해 구동되는 마스터 클록 버퍼(201)에 의해 제공된다. 마스터 클록 발생기(200)로부터의 출력 신호에 대한 예시적인 주파수 범위는 394-400 MHz이다. 발생기(200)로부터의 출력 클록은 마스터 클록 버퍼(201)에 제공되어 동일한 주파수에서 동작하는 다중 마스터 클록을 발생시킨다.
멀티플렉서(18)로부터 신호(MA, MA1, MB, MB1)를 수신하는 에지 홀드오프 회로(210)는 MA 및 MB의 어느 발생이 측정되는지를 결정하는데 사용된다. MA 및 MB는 MA1 및 MB1의 비-미분형 버전이다. 에지 홀드오프 회로(210, 212)는 도 5B에 도시된 바와같이 신호 READYA와 INTERPA(에지 홀드오프 회로(210)) 및 READYB와 INTERPB(에지 홀드오프 회로(212))를 발생시킨다. 각각의 에지 홀드오프 회로는 프로그램가능한 소정의 값으로 초기화되는 지연 계수기를 포함한다. 지연 계수기가 종단 계수(0 등)에 도달하는 경우, 신호(READYA(B))의 단정은 이네이블된다. 지연 계수기의 초기값은 MA와 MB 사이의 시간격을 측정하기 전에 얼마나 많은 사상(MA 또는 MB)이 발생하는 지를 결정한다. 예를들면, 조계수기(202, 204)내의 지연 계수기의 초기값이 10인 경우, 시간 측정은 10분의 MA와 10분의 MB 사이에서 이루어진다. 두 개의 에지 홀드오프 회로(210, 212)내의 지연 계수기의 초기값은 서로 다를 수 있다.
REDAYA(B)가 활성화된 후, 보간회로(206, 208)는 에지 홀드오프 회로(210 또는 212)로부터 사상(INTERPA(B))을 수신할 준비가 되어 있다. 마찬가지로, 조계수기(202, 204)는 READYA 또는 READYB가 단정된 후에만 MA 또는 MB의 활성에 응답하여 계수를 중단하도록 이네이블된다.
보간회로(206, 208)각각의 내부 회로가 도 6에 도시되어 있다. 분할된 클록(DCLK)에 의해(신호(INTERP_A, INTERP_B)를 통해 사상 오차 검출기(100)로부터)제어되는 도 3의 보간회로(102, 104)와 달리, TMU(20')내의 보간회로(206 또는 208)는 비분할된 시스템 마스터 클록(MCLK, TCLK)을 사용한다. READYA(B)가 단정된 후, (에지 홀드오프 회로(210 또는 212)로부터의) 개시 사상(INTERPA(B))은 마스터 클록(MCLK)에 의해 각각 클록킹되는 D-형 플립플롭(300A-F)을 포함하는 7-스테이지 시프트 레지스터를 초기화시킨다. D-형 플립플롭(302)은 타이밍될 사상(INTERPA(B))을 수신하도록 클록 입력을 포함한다. 플립플롭(302)의 데이터 입력은 신호(A(B)TRIPPED) 및 신호(READYA(B))를 수신하는 OR 게이트(304)에 접속된다. 따라서, 신호(READYA(B))가 하이인 경우, INTERPA의 상승 에지는 플립플롭(302)이 버퍼(306)에 출력하기 위해 "1"을 로딩하도록 한다. 버퍼(306)는 보간 램프 회로(308)의 개시 입력에 대한 하나와 신호(A(B)TRIPPED)로서의 다른 하나인 두 개의 신호를 구동시킨다. 램프 회로(308)는 램프 업 및 램프 다운이 달리 제어되는 경우를 제외하고 도 4A 및 4B의 램프 회로(120)와 유사하다. 램프 회로(308)는 특정한 개시 및 중단 입력 신호(StartA(B), StopA(B))를 사용한다. 신호(READYA, READYB)는 도 5B에 도시된 바와같이 INTERPA 및 INTERPB 각각의 활성에 응답하여 플립플롭(302) 및 버퍼(306)를 통해 하이로 구동된다.
신호(A(B)TRIPPED)의 단정은 플립플롭(302)내로 "1"을 래칭하여, 보간 램프 회로(308)의 StartA(B) 입력을 하이의 활성상태로 유지시킨다. 개시 입력의 활성은 보간 램프 회로(308)가 램프 업을 개시(예컨대, 큰 전류원을 사용하여 커패시터를 충전)하도록 한다.
MCLK의 클록의 프로그램가능한 수는 나중에 클록킹되며, 시프트 레지스터(300A-F) 및 4:1 멀티플렉서(310)에 의해 결정되는 바와같이, 보간 램프 회로(308)로의 StopA(B) 입력은 TCLK에 의해 클록킹되는 D-형 플립플롭(312)에 의해 활성화되는데, 이는 팬-아웃(fan-out)목적으로 서로다른 버퍼에 의해 제공되는 것을 제외하고 MCLK와 동일하다. StopA(B) 입력의 활성은 램프 회로(308)가 램프 다운(예컨대, 작은 전류원에 의해 커패시터를 방전)하도록 한다.
플립플롭(312)의 입력은 4:1 멀티플렉서(310)의 출력에 접속되는데, 이는 플립플롭(300C, 300D, 300E, 300F)중 하나로부터 출력을 선택한다. 동작 테스트하는 중에, 멀티플렉서(300D)의 출력은 멀티플렉서(310)에 의해 선택된다. 따라서, 도 5B에 도시된 바와같이, StopA는 StartA이후에 4개의 MCLK 클록을 상승시키고, 마찬가지로, StopB는 StopB이후에 4개의 MCLK 클록을 증가시킨다.
다른 플립플롭(300D, 300E, 300F)의 출력은 4-단계 교정 측정(하기에 설명됨)을 이행하도록 선택된다. 보간회로(206, 208)내의 플립플롭은 INTERPRESET 펄스(비-미분 신호)에 의해 리셋된다.
따라서, 보간 램프 회로(308)의 램프 업 및 램프 다운은 (멀티플렉서(310)에 의해 설정된 바와같이) 프로그램적으로 지연된 한쌍의 신호(StartA(B), StopA(B))에 의해 제어된다. 대략 0.4-0.5 ps의 시간 측정 분해능을 성취하기 위해, 램프 회로(308)는 대략 5,000-6,000의 비율만큼 개시-중단 신호의 주기를 스트레칭한다.
도 7에 있어서, 에지 홀드오프 회로(210)가 도시되어 있다. 지연 계수기(304)는 MA에 의해 클록킹되며, 소저의 사상(MA) 개수가 발생된 후 시간 측정이 발생하도록 소정의 값으로 초기화된다. 지연 계수기(304)가 종단 계수값 TC(0 등)에 도달하는 경우, 이는 3-입력 AND 게이트(306)의 한 입력에 하이를 출력한다. AND 게이트(306)는 TCADLY(이네이블 신호) 및 2-입력 AND 게이트(302)의 출력을 또한 수신한다. AND 게이트(302)는 신호 ARMA(시간 측정을 이네이블시키도록 테스터 시스템에 의해 하이로 활성화됨) 및 2-입력 OR 게이트(300)의 출력을 수신한다. OR 게이트(300)는 신호 ALAST_(사상(A)이 최종 발생 사상임을 나타내도록 로우로 활성화됨) 및 신호 BTRIPPED(이 신호가 트리핑되었음을 나타내도록 보간회로(208)에 의해 하이로 활성화됨)수신한다. 따라서, READYA는 이것이 제 1 발생 사상(ALAST_는 하이임)이 아니거나 또는 사상(B)이 보간회로(208)를 트리핑하지 않은 경우 이네이블되지 않는다.
에지 홀드오프 회로(212)는 신호(ALAST_, BTRIPPED, ARMA, MA, MA1, READYA, INTERPA)가 BLAST_, ATRIPPED, ARMB, MB, MB1, READYB 및 INTERPB 각각으로 대체되는 것을 제외하고 210과 동일하다.
신호(MA1)는 INTERPA로서 출력하기 위한 지연 요소(309)를 통과한다. 지연 길이(도 5B에서 TdelayA로 표시됨)는 보간회로(206)로부터의 신호(ATRIPPED)가 시간내에 에지 홀드오프 회로(212)를 이네이블시키도록 조절되어 사상(A)이 발생한지 1 ns 이상후에 발생하는 사상(B)의 측정을 허용한다. 그 역 또한 같다; 즉, 에지 홀드오프 회로(212)내의 지연 요소(309)는 보간회로(208)로부터의 신호(BTRIPPED)가 시간내에 에지 홀드오프 회로(210)를 이네이블시키도록 TdelayB만큼 MB1으로부터 INTERPB를 지연시켜 사상(B)이 발생한지 1 ns 이상후에 발생하는 사상(A)의 측정을 허용한다.
다시 도 6에 있어서, 4:1 멀티플렉서(310)는 보간 램프 회로(308)를 교정하도록 4개의 서로다른 개시-중단 시간격 중 하나를 선택하는데 사용된다. 400 MHz 마스터 클록(MCLK)을 가정하면, 출력 신호(ES4)의 선택은 7.5 ns + Toffset 개시-중단 시간격을 발생시킨다. Toffset는 INTERPA(B)의 진상 에지로부터 MCLK의 다음의 진상 에지까지의 부가적인 시간이다. 교정하는 동안, 사상(MA, MB)은 이들이 동일한 클록으로부터 발생되기 때문에 MCLK의 진상 에지와의 동일한 시간 관계로 발생한다. 테스터 시스템이 두 사상간의 차를 측정하는 동안, Toffset는 제거되고 0인 것으로 추정될 수 있다.
마찬가지로, 출력 신호(ESS, ES6, ES7)의 선택은 10 ns + Toffset, 12.5 ns + Toffset, 및 15 ns + Toffset 개시-중단 간격 각각을 발생시킨다. 서로다른 개시-중단 간격은 A(B)EN의 길이가 변화되도록 하는데, 이는 미세 계수기(214)의 계수가 따라서 변화되도록 한다.
보간 램프 회로(308)를 교정함으로써, 해당하는 시간값으로 5개의 계수기 값을 매핑하도록 측정표가 만들어질 수 있다. 신호 ES5(도 6에서 플립플롭(300D)의 출력)가 정상적인 테스트 동작에서 선택되기 때문에, 측정표는 ES5와 ES6 사이에 해당하는 데이터 포인트를 사용하여 구성된다. 방정식 2에서 사용된 변환 요소(CONV_FACTOR)는 램프 회로(308)에서 크고 작은 전류원의 상대값을 조절하여 0.4 ps/계수 및 0.5 ps/계수 사이에 있는 것으로 선택될 수 있다. 일단 계수값이 정상적인 테스트 동작중에 미세 계수기(214, 216)로부터 회수되는 경우, 테스터 시스템은 회수된 계수값에 해당하는 시간 주기를 결정하도록 교정된 측정표에 액세스한다.
기타 다른 실시예들은 또한 다음의 청구항의 범위내에 있다. 예를들면, 기타 측정 분해능은 보간회로에서 램프 회로의 구성요소를 변경시켜 성취될 수 있다. 시간 측정 유닛은 사상간의 시차가 측정될 기타 다른 시스템(예컨대, 기타 유형의 테스터 시스템, 측정 디바이스, 컴퓨터 시스템)에서 구현될 수 있다. 더우기, 바람직한 경우, 부가적인 측정 회로(조계수기 및 보간회로를 포함함)는 부가적인 사상을 독립적으로 측정하도록 부가될 수 있다.
본발명은 향상된 타이밍 측정 정확도가 각각의 정해진 사상을 측정하기 위해 독립적인 측정 회로(조계수기 및 보간회로 등)를 사용하여 성취된다. 게다가, 테스터 시스템내의 분할된 클록보다 오히려 마스터 클록에 대한 시간 측정치를 참조하면, 시간 측정치의 위상 오차의 가능성이 감소된다.

Claims (24)

  1. 마스터 클록;
    상기 마스터 클록에 의해 클록킹되고 제 1 사상의 발생시 계수를 중단하도록 접속된 제 1 조계수기(coarse counter);
    상기 마스터 클록에 의해 클록킹되고 제 2 사상의 발생시 계수를 중단하도록 접속된 제 2 조계수기; 및
    상기 마스터 클록에 의해 클록킹되고 상기 제 1 및 제 2 사상의 발생으로부터 마스터 클록의 해당 에지까지의 시간격을 측정하도록 구성된 미세 측정 회로
    를 포함하는 테스터 시스템.
  2. 제 1항에 있어서, 상기 미세 측정 회로는 마스터 클록에 의해 클록킹되는 제 1 및 제 2 미세 계수기를 포함하며, 상기 제 1 미세 계수기는 제 1 사상의 활성으로부터 마스터 클록의 다음 에지까지의 시간격을 나타내는 값을 발생시키고, 상기 제 2 미세 계수기는 제 2 사상의 발생으로부터 마스터 클록의 다음 에지까지의 시간격을 나타내는 값을 발생시키는 테스터 시스템.
  3. 제 2항에 있어서, 상기 미세 측정 회로는 마스터 클록에 의해 제어되는 제 1 및 제 2 보간회로를 부가적으로 포함하며, 상기 제 1 보간회로는 제 1 미세 계수기를 이네이블시키도록 제 1 이네이블 신호를 발생시키고, 상기 제 2 보간회로는 제 2 미세 계수기를 이네이블시키도록 제 2 이네이블 신호를 발생시키는 테스터 시스템.
  4. 제 3항에 있어서, 상기 제 1 및 제 2 보간회로 각각은 제 1 또는 제 2 사상의 지연된 버전을 발생시키도록 마스터 클록에 의해 클록킹되는 시프트 레지스터를 포함하는 테스터 시스템.
  5. 제 1 사상과 제 2 사상간의 시간격을 측정하는 방법에 있어서,
    상기 제 1과 제 2 사상간의 캡쳐 윈도(capture window)내의 마스터 클록 수를 식별하는 단계;
    캡쳐 윈도의 제 1 에지와 마스터 클록의 제 1 에지간의 제 1 미세 시간격을 결정하는 단계;
    캡쳐 윈도의 제 2 에지와 마스터 클록의 제 2 에지간의 제 2 미세 시간격을 결정하는 단계; 및
    마스터 클록 수 및 제 1·제 2의 미세 시간격을 사용하여 시간격을 계산하는 단계
    를 포함하는 시간격 측정 방법.
  6. 제 5항에 있어서, 상기 식별 단계는
    마스터 클록에 의해 클록킹되는 제 1 조계수기를 사용하여 개시 사상으로부터 제 1 사상까지 계수하는 단계; 및
    마스터 클록에 의해 클록킹되는 제 2 조계수기를 사용하여 개시 사상으로부터 제 2 사상까지 계수하는 단계
    를 포함하는 방법.
  7. 제 5항에 있어서, 상기 제 1 미세 시간격은 마스터 클록에 의해 클록킹되는 제 1 미세 계수기를 사용하여 결정되고, 상기 제 2 미세 시간격은 마스터 클록에 의해 클록킹되는 제 2 미세 계수기를 사용하여 결정되는 방법.
  8. 회로를 테스트하는 테스터 시스템에서, 테스터 시스템내의 제 1 사상과 제 2 사상간의 시간격을 측정하는 장치에 있어서,
    마스터 클록에 응답하고 초기 사상과 제 1 사상간의 시간을 측정하도록 접속된 제 1 측정 회로;
    마스터 클록에 응답하고 초기 사상과 제 2 사상간의 시간을 측정하도록 접속된 제 2 측정 회로; 및
    마스터 클록에 의해 클록킹되고 제 1 및 제 2 사상의 발생으로부터 마스터 클록의 해당 에지까지의 시간격을 측정하도록 구성된 미세 측정 회로
    를 포함하는 장치.
  9. 제 8항에 있어서, 상기 제 1 측정 회로는 마스터 클록에 의해 클록킹되고 초기 사상에 의해 활성화되는 제 1 조계수기 및 마스터 클록에 의해 클록킹되고 초기 사상에 의해 활성화되는 제 2 조계수기를 포함하며, 상기 제 1 조계수기는 제 1 사상의 활성시 계수를 중단하도록 접속되고, 상기 제 2 조계수기는 제 2 사상의 활성시 계수를 중단하도록 접속된 장치.
  10. 제 8항에 있어서, 상기 미세 측정 회로는 마스터 클록에 의해 클록킹되는 제 1 및 제 2 미세 계수기를 포함하며, 상기 미세 계수기는 제 1과 제 2 사상간의 시간격 및 마스터 클록의 해당하는 진상 에지를 나타내는 계수값을 발생시키는 장치.
  11. 제 10항에 있어서,
    제 1 사상의 활성에 응답하여 제 1 계수기에 제 1의 연장된 이네이블 신호를 발생시키는 제 1 보간회로; 및
    제 2 사상의 활성에 응답하여 제 2 계수기에 제 2의 연장된 이네이블 신호를 발생시키는 제 1 보간회로
    를 부가적으로 포함하는 장치.
  12. 제 11항에 있어서,
    상기 제 1 보간회로는 제 1 사상의 지연된 버전을 발생시키도록 마스터 클록에 의해 클록킹되는 시프트 레지스터를 포함하고, 상기 제 2 보간회로는 제 2 사상의 지연된 버전을 발생시키도록 마스터 클록에 의해 클록킹되는 시프트 레지스터를 포함하며,
    상기 제 1 이네이블 신호는 제 1 사상의 지연된 버전에 응답하여 비활성화되며, 상기 제 2 이네이블 신호는 제 2 사상의 지연된 버전에 응답하여 비활성화되는 장치.
  13. 제 12항에 있어서,
    상기 제 1 보간회로는 제 1 사상 및 제 1 사상의 지연된 버전에 응답하는 제 1 램프 회로를 포함하며, 상기 램프 회로는 제 1 이네이블 신호를 발생시키고 제 1 사상의 발생과 제 1 사상의 지연된 버전의 발생간의 시간격 보다 큰 시간격을 갖도록 제 1 이네이블 신호를 연장시키며,
    상기 제 2 보간회로는 제 2 사상 및 제 2 사상의 지연된 버전에 응답하는 제 2 램프 회로를 포함하며, 상기 램프 회로는 제 2 이네이블 신호를 발생시키고 제 2 사상의 발생과 제 2 사상의 지연된 버전의 발생간의 시간격 보다 큰 시간격을 갖도록 제 2 이네이블 신호를 연장시키는 장치.
  14. 제 1 사상과 제 2 사상간의 시간격을 측정하는 방법에 있어서,
    제 1 사상의 발생과 제 2 사상의 발생간의 마스터 클록 수를 계수하는 단계;
    제 1 사상의 발생과 마스터 클록의 제 1 진상 에지간의 시간격을 나타내는 값을 계수하도록 마스터 클록에 의해 클록킹되는 제 1 미세 계수기를 사용하는 단계; 및
    제 2 사상의 발생과 마스터 클록의 제 2 진상 에지간의 시간격을 나타내는 값을 계수하도록 마스터 클록에 의해 클록킹되는 제 2 미세 계수기를 사용하는 단계
    를 포함하는 시간격 측정 방법.
  15. 제 14항에 있어서, 상기 계수 단계는
    초기 테스트 신호의 활성시 제 1 및 제 2 조계수기를 개시하는 단계;
    제 1 사상의 발생시 제 1 조계수기를 중단시키는 단계; 및
    제 2 사상의 발생시 제 2 조계수기를 중단시키는 단계
    를 포함하는 방법.
  16. 제 14항에 있어서,
    상기 제 1 미세 계수기가 제 1 이네이블 신호와 함께 계수하도록 이네이블시키는 단계;
    상기 제 2 미세 계수기가 제 2 이네이블 신호와 함께 계수하도록 이네이블시키는 단계;
    제 1 사상의 발생과 마스터 클록의 제 1 진상 에지간의 시간격 측정의 미세 분해능을 제공하도록 제 1 보간회로를 사용하여 제 1 이네이블 신호를 연장시키는 단계; 및
    제 2 사상의 발생과 마스터 클록의 제 2 진상 에지간의 시간격 측정의 미세 분해능을 제공하도록 제 2 보간회로를 사용하여 제 2 이네이블 신호를 연장시키는 단계
    를 부가적으로 포함하는 방법.
  17. 테스터 시스템에서 제 1 사상과 제 2 사상간의 시간격을 측정하는 장치에 있어서,
    마스터 클록에 의해 클록킹되는 조계수 디바이스로서, 제 1 사상의 발생과 제 2 사상의 발생간의 마스터 클록 수를 측정하도록 접속된 조계수 디바이스;
    마스터 클록에 의해 클록킹되는 제 1 및 제 2 미세 계수기;
    제 1 사상의 발생으로부터 마스터 클록의 소정의 수인 지연된 제 1 중단 출력을 발생시키는 지연 요소를 지니는 제 1 보간회로로서, 제 1 미세 계수기를 이네이블시키도록 제 1 사상 및 제 1 중단 출력에 응답하여 제 1 이네이블 신호를 발생시키는 제 1 보간회로; 및
    제 2 사상의 발생으로부터 마스터 클록의 소정의 수인 지연된 제 2 중단 출력을 발생시키는 지연 요소를 지니는 제 2 보간회로로서, 제 2 미세 계수기를 이네이블시키도록 제 2 사상 및 제 2 중단 출력에 응답하여 제 2 이네이블 신호를 발생시키는 제 2 보간회로
    를 포함하는 장치.
  18. 제 17항에 있어서, 각각의 보간회로는 제 1 또는 제 2 사상과 제 1 또는 제 2 중단 출력의 발생 사이보다 큰 시간격을 갖도록 제 1 또는 제 2 이네이블 신호를 연장시키는 램프 회로를 포함하는 장치.
  19. 제 18항에 있어서,
    상기 제 1 지연 요소는 마스터 클록에 의해 클록킹되는 제 1 시프트 레지스터를 포함하고, 상기 제 1 시프트 레지스터는 제 1 중단 출력에 선택적으로 결합되는 다중 출력을 지니며,
    상기 제 2 지연 요소는 마스터 클록에 의해 클록킹되는 제 2 시프트 레지스터를 포함하고, 상기 제 2 시프트 레지스터는 제 2 중단 출력에 선택적으로 결합되는 다중 출력을 지니는 장치.
  20. 제 19항에 있어서, 상기 제 1 및 제 2 중단 출력을 제 1 및 제 2 시프트 레지스터의 해당하는 서로다른 다중 출력에 결합시키는 것에 응답하여 제 1 및 제 2 미세 계수기에서 서로다른 값이 발생되어, 램프 회로를 교정하는데 서로다른 계수값이 사용되는 장치.
  21. 테스터 시스템에서 마스터 클록에 의해 클록킹되는 계수기와 함께 사용되는 보간회로에 있어서,
    입력 및 출력을 지니는, 마스터 클록에 의해 클록킹되는 시프트 레지스터로서, 상기 입력은 활성 신호에 결합되고, 상기 출력은 중단 신호에 결합되는 시프트 레지스터;
    커패시터를 지니는 램프 회로로서, 활성 신호의 수신에 응답하여 커패시터를 충전시키고, 중단 신호의 수신에 응답하여 커패시터를 방전시키는 램프 회로; 및
    램프 회로에 접속된 신호 드라이버로서, 커패시터가 소정의 전압으로 충전되는 경우 계수기에 이네이블 신호를 활성화시키는 신호 드라이버
    를 포함하는 보간회로.
  22. 제 21항에 있어서, 상기 시스프 레지스터는 램프 회로를 교정하도록 중단 신호에 선택적으로 커플링된 다중 출력을 지니는 보간 회로.
  23. 제 21항에 있어서, 상기 중단 신호를 시프트 레지스터의 다른 출력에 결합하는 것은 계수기에서 다른 계수값을 발생시키는 보간회로.
  24. 제 21항에 있어서, 상기 시프트 레지스터는 다중 출력을 구동시키도록 접속된 순차적으로 접속된 플립플롭을 포함하는 보간회로.
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