KR20010098552A - 반도체 테스트 시스템을 위한 글리치 검출 - Google Patents

반도체 테스트 시스템을 위한 글리치 검출 Download PDF

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Abstract

반도체 테스트 시스템은 테스트시에 장치를 정확하게 평가하기 위해서, 테스트시에 장치로부터 출력 신호내의 글리치를 검출하기 위한 글리치 검출 기능을 포함한다. 반도체 테스트 시스템은 테스트하의 반도체 장치(DUT)를 테스트하기 위해 발생될 의도 신호내의 어떤 변화인 이벤트의 타이밍 데이터를 저장하기 위한 이벤트 메모리, 이벤트 메모리로부터 이벤트 데이터에 기초하여 테스트 패턴, 스트로보 신호 및 예상 패턴을 생성하기 위한 이벤트 발생기, 이벤트 발생기로부터 DUT에 테스트 패턴을 전달하고, DUT의 출력 신호를 수신하고, 이벤트 발생기로부터 스트로보 신호의 타이밍에 의한 출력 신호를 샘플링하기 위해 이벤트 발생기와 DUT 사이에 제공되는 핀 일렉트로닉스, 핀 일렉트로닉스로부터 샘플링된 출력 데이터와 예상 패턴을 비교하기 위한 패턴 비교기, 및 DUT로부터의 출력 신호를 수신하고, 출력 신호내의 에지 수를 세어 예상 에지 수와 비교함으로써 출력 신호내의 글리치를 검출하는 글리치 검출 유닛을 포함한다.

Description

반도체 테스트 시스템을 위한 글리치 검출{GLITCH DETECTION FOR SEMICONDUCTOR TEST SYSTEM}
본 발명은 반도체 테스트 시스템에 관한 것으로, 보다 구체적으로, 테스트시에 장치의 성능을 정확하게 평가하기 위해, 테스트시에 반도체 장치의 출력 신호에서 글리치(glitch)를 검출하기 위한 글리치 검출 수단을 포함하는 반도체 테스트 시스템에 관한 것이다.
ICs 및 LSIs와 같은 반도체 장치를 IC 테스터와 같은 반도체 테스트 시스템으로 테스트하는 것에 있어서, 테스트되는 반도체 IC 장치는 선정된 테스트 타이밍과 적절한 핀에서 IC 테스터에 의해 생산되는 테스트 신호 또는 테스트 패턴을 제공받는다. IC 테스터는 테스트 신호에 응답하는 테스트하에서 IC 장치로부터 출력 신호를 수신한다. 출력 신호는 IC 장치가 올바르게 기능하는지를 결정하기 위해, 바람직한 데이터와 비교되는 선정된 타이밍으로 스트로보 신호에 의해 스트로보되거나 시험된다.
종래에, 테스트 신호 및 스트로보 신호의 타이밍은 반도체 테스트 시스템의 테스터 레이트 또는 테스터 사이클에 상관해서 정의된다. 이러한 테스트 시스템은 사이클 기반 테스트 시스템이라고 불리기도 한다. 테스트 시스템의 또 다른 형태는 이벤트 기반 테스트 시스템으로 불리고, 여기에서 바람직한 테스트 신호 및 스트로보 신호는 이벤트 메모리로부터 이벤트 데이터에 의해 각각의 핀 기반상에 직접 생성된다. 본 발명은 사이클 기반 테스트 시스템 및 이벤트 기반 테스트 시스템 둘 다에 적용될 수 있다.
종래의 사이클 기반 테스트 시스템의 구성의 한 예는 도 1a의 구성도에 도시된다. 이 실시예에서, 테스트 프로세서(11)는 테스터 버스를 통해 테스트 시스템의 동작을 제어하기 위한 반도체 테스트 시스템에 제공되는 전용 프로세서이다. 테스트 프로세서(11)로부터 패턴 데이터에 기초해서, 패턴 발생기(12)는 타이밍 데이터 및 파형 데이터를 타이밍 발생기(13) 및 파형 형성기(formatter)(14)에 각각 제공한다. 테스트 패턴은 테스트(DUT)(19)하에서 핀 일렉트로닉스(20)내의 드라이버(15)를 통해 장치에 제공된다.
테스트 패턴에서 나온 DUT(19)로부터의 응답 신호는 선정된 임계 전압 레벨에 관한 핀 일렉트로닉스(20)내의 아날로그 비교기(16)에 의해 로직 신호로 변환된다. 로직 신호는 로직 비교기(17)에 의해 패턴 발생기(12)로부터의 기대치 데이터와 비교된다. 로직 비교의 결과는 DUT(19)의 주소에 상응하는 페일(fail) 메모리(18)내에 저장된다. 상술한 바와 같이, 테스트하에서 장치의 핀을 바꾸기 위한 스위치(도시되지 않음)뿐만 아니라 아날로그 비교기(16), 드라이버(15)는 핀 일렉트로닉스(20)에 제공된다.
이벤트 기반 테스트 시스템의 구성의 한 예는 도 1b의 구성도에 도시된다. 이벤트 기반 테스트 시스템에서, 이벤트의 개념은 이벤트가 테스트하에서 반도체 장치를 테스트하는데 사용되기 위한 신호내의 로직 상태의 어떤 변화인 것을 의미한다. 예를 들어, 이러한 변화는 테스트 신호의 상승 및 하강 에지이거나, 스트로보 신호의 타이밍 에지이다. 이벤트의 타이밍은 참조 시간점에서의 시간 차이에 대하여 정의된다. 일반적으로, 이러한 참조 시간점은 모든 이벤트에 공통적인 고정 개시 시간이다.
이벤트 기반 테스트 시스템에서, 타이밍 메모리(이벤트 메모리)내의 타이밍 데이터가 파형, 벡터, 딜레이 등에 관한 복합 정보를 포함할 필요가 없기 때문에, 타이밍 데이터의 설명은 매우 명료해질 수 있다. 이벤트 기반 테스트 시스템에서, 상술한 바와 같이, 이벤트 메모리에 저장된 각 이벤트를 위한 타이밍(이벤트) 데이터는 현재 이벤트와 과거 이벤트 사이의 시간 차이에 의해 표현된다. 인접 이벤트(델타 시간) 사이의 이러한 시간 차이는 작기 때문에, 고정된 개시점(절대 시간)의 시간 차이와는 다르게, 메모리내의 데이터의 크기 또한 작을 수 있고, 이는 메모리 용량의 감소를 가져온다.
도 1b의 예에서, 이벤트 기반 테스트 시스템은 둘 다 시스템 버스(44), 내부 버스(45), 주소 제어 로직(48), 페일러 메모리(47), 이벤트 카운트 메모리(50) 및 이벤트 버니어(vernier) 메모리(51)로 구성되는 이벤트 메모리, 이벤트 가산 및 스케일링(scaling) 로직(52), 이벤트 발생기(24), 및 핀 일렉트로닉스(26)에 연결되는 호스트 컴퓨터(42) 및 버스 인터페이스(43)를 포함한다. 이벤트 기반 테스트 시스템은 핀 일렉트로닉스(26)에 연결된 테스트하의 반도체 장치(DUT)(28)를 평가한다.
호스트 컴퓨터(42)의 한 예는 UNIX, 윈도우 NT, 리눅스 동작 시스템을 포함하는 워크 스테이션이다. 호스트 컴퓨터(42)는 사용자에게 테스트의 개시 및 정지 동작을 지시하고, 테스트 프로그램 및 다른 테스트 조건을 로드하거나, 호스트 컴퓨터에서 테스트 결과 분석을 수행하게 하는 사용자 인터페이스로서 기능한다. 호스트 컴퓨터(42)는 시스템 버스(44) 및 버스 인터페이스(43)를 통해서 하드워드 테스트 시스템과 상호작용한다. 도시되지는 않았지만, 호스트 컴퓨터(42)는 다른 테스트 시스템 또는 컴퓨터 네트워크로부터 테스트 정보를 보내거나 받기 위해서 통신 네트워크에 연결되는 것이 바람직하다.
내부 버스(45)는 하드웨어 테스트 시스템내의 버스이고, 주소 제어 로직(48), 페일러 메모리(47), 이벤트 가산 및 스케일링 로직(52), 이벤트 발생기(24)와 같은 대부분의 기능 블록에 공통적으로 연결되어 있다. 주소 제어 로직(48)의 한 예는 하드웨어 테스트 시스템에 배타적이고, 사용자에 의해 접근가능하지 않은 테스터 프로세서이다. 주소 제어 로직(48)은 호스트 컴퓨터(42)로부터의 테스트 프로그램 및 조건에 기초하여 테스트 시스템내의 다른 함수 블록에 명령을 제공한다. 페일러 메모리(47)는 주소 제어 로직(48)에 의해 정의되는 주소에서 DUT(28)의 페일러 정보와 같은 테스트 결과를 저장한다. 페일러 메모리(47)에 저장된 정보는 테스트하에서 장치의 페일러 분석 스테이지에서 사용된다.
주소 제어 로직(48)은 도 1b에 도시된 바와 같이, 주소 데이터를 이벤트 카운트 메모리(50) 및 이벤트 버니어 메모리(51)에 제공한다. 실제의 테스트 시스템에서, 다수의 이벤트 카운트 메모리 및 이벤트 버니어 메모리 세트가 제공될 것이고, 각각의 세트는 테스트 시스템의 테스트 핀에 상응할 것이다. 이벤트 카운트 및 버니어 메모리는 테스트 신호 및 스트로보 신호의 각각의 이벤트에 대한 타이밍 데이터를 저장한다. 이벤트 카운트 메모리(50)는 참조 시계의 정수 배수(정수부)인 타이밍 데이터를 저장하고, 이벤트 버니어 메모리(51)는 참조 시계의 소수(fraction)(소수부)인 타이밍 데이터를 저장한다. 본 발명의 내용에서, 각 이벤트에 대한 타이밍 데이터는 이전 이벤트로부터의 시간 차이(딜레이 시간 또는 델타 시간)에 의해 표현된다.
이벤트 가산 및 스케일링 로직(52)은 이벤트 카운트 메모리(50) 및 이벤트 버니어 메모리(51)로부터 델타 타이밍 데이터에 기초하여 각 이벤트의 전체 타이밍을 보여주는 데이터를 생산하는 것이다. 기본적으로, 이러한 전체 타이밍 데이터는 정수배 데이터 및 소수 데이터를 합하는 것에 의해 생산된다. 타이밍 데이터를 합하는 프로세스 동안에, 소수 데이터의 자리 올림 동작(정수 데이터에 오프셋)은 또한 이벤트 가산 및 스케일링 로직(52)내에서 실행된다. 또한, 전체 타이밍을 생산하는 프로세스 동안에, 타이밍 데이터는 전체 타이밍 데이터가 따라서 변경되도록 스케일링 요소에 의해 변경될 것이다.
이벤트 발생기(24)는 실제로 이벤트 가산 및 스케일링 로직(52)으로부터 전체 타이밍 데이터에 기초하여 이벤트를 발생시키는 것이다. 이렇게 발생된 이벤트(테스트 신호 및 스트로보 신호)는 핀 일렉트로닉스(20)를 통해 DUT(28)에 제공된다. 기본적으로, 핀 일렉트로닉스(20)는 많은 구성 성분으로 형성되고, 이들 각각은 DUT(28)에 대한 입력 및 출력 관계를 설정하기 위해서, 스위치뿐만 아니라 드라이버 및 비교기를 포함한다.
도 2는 드라이버(35) 및 아날로그 비교기(36)를 가지는 핀 일렉트로닉스(20)내의 보다 상세한 구조를 도시하는 구성도이다. 도 1a의 사이클 기초 테스트 시스템내의 핀 일렉트로닉스(20)의 회로 배열 및 동작은 여기에서 동일하다. 이벤트 발생기(24)는 드라이버(35)를 통해 테스트 신호(테스트 패턴)로서 DUT(28)의 입력 핀에 제공되는 드라이브 이벤트를 생산한다. 이벤트 발생기(24)는 또한 DUT(28)의 출력 신호를 샘플링하기 위한 스트로보 신호로서 아날로그 비교기(36)에 제공되는 샘플링 이벤트를 생산한다. 아날로그 비교기(36)의 출력 신호는 패턴 비교기(38)에 의해 이벤트 발생기(36)로부터의 예상 데이터와 비교된다. 이 둘 사이에 맞지 않는 것이 있다면, 페일러 신호는 도 1b의 페일러 메모리에 보내진다.
도 3a는 테스트되는 반도체 장치의 회로도의 한 예를 도시하고, 도 3b-3d는 도 3a의 회로도와 관계된 파형을 도시한다. 도 3b의 신호가 입력 I1에 제공되고, 도 3c의 시계가 입력 I2에 제공될 때, 도 3a의 장치는 도 3d의 출력 신호를 생성한다. 도 2에 관해서 상술한 바와 같이, 도 3d의 출력 신호는 예상 출력 신호와 맞는지를 알기 위해서 스트로보점에서 샘플링된다.
이 상태는 도 4a-4d에 도시된다. 테스트하에서 장치의 입력, 시계 및 출력 신호는 도 4a-4c에 각각 도시된다. 도 4c의 출력 신호는 화살표에 따라 도시되는 타이밍에서 도 4d의 스트로보 신호에 의해 샘플링된다. 만약 출력 신호가 모든 스트로보점에서 예상(가상) 출력과 맞는다면, 이 장치는 만족하다고 판단되고 현재의 테스트 패턴을 통과한다. 실제의 장치 테스트에서, 스트로보 타이밍은 보통 도 4d의 예에서처럼 가상의 출력 신호의 변화 후에 즉시 포인트가 설정된다.
도 5a-5c는 고장 장치가 이전 예에서 동일한 테스트 패턴을 수신할 때 다른 출력 신호를 생성하는 상황을 도시한다. 도 5a는 도 5b가 테스트시에 장치로부터 실제의 출력 신호를 도시하는 동안의 가상(예상) 출력 신호를 도시한다. 도 5b의 출력 신호는 파형의 어두운 부분에서 글리치를 갖기 때문에 고장이다. 그러나, 도 5c의 스트로보 타이밍에 의해서, 테스트는 모든 테스트점이 맞는다는 패스 결과를 생성한다. 이러한 고장은 제조업자가 출력 신호에서 글리치를 탐지하기 위한 테스트 프로그램을 변조하지 않으면 발견되지 않거나, 소비자에게 적용될 때까지 발견되지 않는다. 이러한 프로세스는 장치 제조업자와 소비자 둘 다에게 많은 비용이 든다.
그러므로, 본 발명의 목적은 테스트시에 반도체 장치의 출력 신호를 정확하게 평가하는 테스트하에서, 테스트시에 반도체 장치의 출력 신호내의 글리치를 검출하기 위한 글리치 검출 수단을 가지는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 에지의 정확한 수를 비교해서 출력 신호내의 글리치를 검출하는 테스트하에서, 반도체 장치로부터 출력 신호내의 에지의 수를 세기 위한 에지 카운터를 포함하는 글리치 검출 유닛을 가지는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 출력 신호의 사이클내에서 많은 스트로보를 사용하는 테스트하에서, 반도체 장치로부터 출력 신호내의 글리치를 검출하기 위한 글리치 검출 수단을 가지는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 출력 신호의 사이클내에서 각(타이밍)을 연속적으로 바꾸는 연속적 스트로보 신호를 사용하는 테스트하에서, 반도체 장치로부터 출력 신호내의 글리치를 검출하기 위한 글리치 검출 수단을 가지는 반도체 테스트 시스템을 제공하는 것이다.
본 발명은 테스트시에 장치의 기능 및 신호 질을 정확하게 평가하는 테스트하에서, 장치로부터의 출력에서 글리치를 검출하기 위한 글리치 검출 수단을 가지는 반도체 테스트 시스템이다. 글리치 검출 수단은 예상 출력 신호내의 에지의 수와 비교되는 출력 신호의 에지 수를 세는 에지 카운터를 포함한다. 만약 에지의 수가 예상 출력 신호의 에지 수보다 크다면, 테스트하의 장치로부터의 출력 신호는 글리치를 포함한다고 판단된다. 또 다른 양상에서, 글리치 검출 수단은 테스트시의 장치의 출력 신호의 사이클내에 많은 수의 스트로보를 발생시키거나, 출력 신호의 사이클내에서 연속적으로 변하는 타이밍(각)을 가진 연속적 스트로보를 발생시키기 위한 수단을 포함한다.
본 발명에서, 반도체 장치를 테스트하기 위한 반도체 테스트 시스템은 테스트하의 반도체 장치(DUT)를 테스트하기 위해 발생될 의도 신호내의 어떤 변화인 이벤트의 타이밍 데이터를 저장하기 위한 이벤트 메모리, 이벤트 메모리로부터 이벤트 데이터에 기초하여 테스트 패턴, 스트로보 신호 및 예상 패턴인 의도 신호를 생성하기 위한 이벤트 발생기, 이벤트 발생기로부터 DUT에 테스트 패턴을 전달하고, DUT의 출력 신호를 수신하고, 이벤트 발생기로부터 스트로보 신호의 타이밍에 의한 출력 신호를 샘플링하기 위해 이벤트 발생기와 DUT 사이에 제공되는 핀 일렉트로닉스, 핀 일렉트로닉스로부터 샘플링된 출력 데이터와 예상 패턴을 비교하고, 그 사이에 맞지 않는 것이 있을 때, 페일러 신호를 발생하기 위한 패턴 비교기, DUT로부터의 출력 신호를 수신하고, 출력 신호내의 에지 수를 세어 예상 에지 수와 비교함으로써 출력 신호내의 글리치를 검출하는 검출 유닛을 포함한다.
본 발명의 다른 양상에 있어서, 테스트시에 장치의 출력 신호내의 글리치는 출력 신호의 사이클내의 많은 스트로보 신호를 사용함으로써 검출된다. 또 다른 양상에서, 테스트시에 장치의 출력 신호내의 글리치는 출력 신호의 사이클내에서 연속적으로 변화하는 타이밍(각)을 연속적인 스트로보를 사용함으로써 검출된다.
본 발명에 따르면, 반도체 테스트 시스템은 테스트시에 장치를 정확하게 평가하기 위해서, 테스트시에 장치로부터의 출력 신호내의 글리치를 효과적으로 검출하기 위한 글리치 검출 유닛을 포함한다. 제1 실시예에서 글리치 검출 유닛은 테스트 시스템에 단지 작은 양의 엑스트라 하드웨어를 더함으로써, 테스트 시스템이테스트시에 장치내의 기대치 않은 출력 변화를 검출하도록 한다. 글리치 검출 유닛은 또한 많은 테스트 패턴 발생의 요구, 또는 장치 테스트 시간의 증가없이, 페일러 검출의 정확성을 높인다. 제2 실시예에서, 글리치는 본 발명의 다중-스트로보 신호 또는 연속적 스트로보 신호에 의해 정확하게 검출될 수 있다. 본 발명의 제2 실시예는 테스트 시스템에 어떤 하드웨어도 추가하지 않고, 테스트시에 장치의 출력 신호내의 글리치를 검출하는데 효과적이다.
도 1a는 이벤트 기반 테스트 시스템의 기본 구조를 도시하는 개략도이고, 도 1b는 사이클 기반 테스트 시스템의 기본 구조를 도시하는 개략도이고, 여기에서 본 발명은 두 형태의 테스트 시스템에 모두 적용 가능하다.
도 2는 도 1a 및 도 1b의 핀 일렉트로닉스 및 반도체 장치를 테스트하기 위한 결합 드라이브 이벤트(테스트 이벤트) 및 샘플링 이벤트(스트로보 이벤트)에 관한 보다 상세한 구조를 도시하는 구성도이다.
도 3a는 테스트시에 반도체 회로의 한 예를 도시하는 회로도이고, 도 3b-3d는 도 3a의 테스트하에서 장치의 입력 및 출력 신호의 파형을 도시하는 타이밍 차트이다.
도 4a-4c는 도 3a의 테스트하에서 장치의 입력 및 출력 신호의 파형을 도시하는 타이밍 차트이고, 도 4d는 도 4c에 도시된 테스트하에서 장치의 출력 신호를 샘플링하기 위한 스트로보 신호의 타이밍의 한 예를 도시하는 타이밍 차트이다.
도 5a-5c는 예상 출력 신호와 테스트하에서 글리치를 가지는 장치의 실제 출력 신호와의 관계 및 스트로보 신호의 타이밍의 한 예를 도시하는 타이밍 차트이다.
도 6a는 테스트하에서 반도체 회로의 한 예를 도시하는 회로도이고, 도 6b-6c는 도 6a의 테스트하에서 장치의 입력 및 출력 신호의 파형을 도시하는 타이밍 차트이고, 도 6d는 스트로보 신호의 타이밍을 도시하는 타이밍 차트이다.
도 7은 반도체 테스트 시스템에서 사용되는 본 발명의 글리치 검출 유닛 구성의 한 예를 도시하는 구성도이다.
도 8은 본 발명의 글리치 검출 유닛내의 보다 상세한 회로 구성의 한 예를
도 9는 본 발명에 따라서 도 8의 글리치 검출 유닛내의 에지 카운터내의 구성의 한 예를 도시하는 회로도이다.
도 10a-10c는 예상 출력 신호와 테스트하에서 글리치를 갖는 장치의 실제 출력 신호와의 관계 및 본 발명의 다중 스트로보 신호의 타이밍을 도시하는 타이밍 차트이다.
도 11a-11c는 예상 출력 신호와 테스트하에서 글리치를 갖는 장치의 실제 출력 신호와의 관계 및 본 발명의 연속 스트로보 신호의 타이밍을 도시하는 타이밍 차트이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 테스트 프로세서
12 : 패턴 발생기
13 : 타이밍 발생기
14 : 파형 형성기
15 : 드라이버
16 : 아날로그 비교기
20 : 핀 일렉트로닉스
53 : 글리치 검출 유닛
55 : 로직 비교기
58 : 에지 카운트 유닛
62 , 64 : 아날로그 비교기
63 , 65 : 버퍼
67 , 68 : 에지 카운터
71 : 멀티플렉서
72 : 입력 신호 디코더
본 발명은 테스트시에 장치의 기능 및 신호 질을 정확하게 평가하기 위해, 테스트시에 장치의 출력에서 글리치를 검출하기 위한 글리치 검출 수단을 포함하는 반도체 테스트 시스템이다. 제1 양상에서, 글리치 검출 수단은 예상 출력 신호내의 에지 수와 비교되는 출력 신호의 에지 수를 세기 위한 에지 카운터를 가지는 글리치 검출 유닛(회로)이다. 만약 에지의 수가 예상 출력 신호의 에지 수보다 크다면, 테스트하의 장치로부터의 출력 신호는 글리치를 포함한다고 판단된다. 또 다른 양상에서, 글리치 검출 수단은 테스트시의 장치의 출력 신호의 사이클내에 많은 수의 스트로보를 발생시키거나, 출력 신호의 사이클내에서 연속적으로 변하는 타이밍(각)을 가진 연속적 스트로보를 발생시키기 위한 수단을 포함한다.
도 6a에 도시된 것과 같은 회로도가 도 6b의 입력 테스트 신호를 인가함으로써 반도체 테스트 시스템에 의해 테스트되는 상황을 가정하자. 또한 도 6b에 도시된 바와 같이, 이 경우의 예상(가상) 출력 신호는 "0"이다. 이 예에서, 테스트시의 장치의 실제 출력 신호는 도 6c의 좌측에 도시된 것처럼 "0"을 보여줌으로써 정정된다. 그러나, 도 6c의 오른쪽에 도시된 것처럼 입력 신호내의 변화 없이, 테스트시의 회로도의 출력 신호가 하이(high) 레벨 "1"로 바뀌는 경우에, 이 장치는 고장이다. 스트로보 점 T2가 출력 신호에서 이 에러를 검출할 수 있는 반면에, 도 6d의 스트로보 점 T1은 출력 신호에서 이 비정상적인 변화, 즉, 글리치를 검출할 수 없다.
본 발명의 제1 양상에 있어서, 글리치 검출 유닛(회로)은 반도체 테스트 시스템내에 결합된다. 반도체 테스트 시스템에 사용되는 글리치 검출 유닛의 구성의 한 예는 도 7에 도시된다. 이 예에서, 글리치 검출 유닛(53) 테스트시에 장치의 출력 신호를 수신하는 핀 일렉트로닉스(26)와 예상(가상) 출력 신호를 수신하는 이벤트 발생기(24) 사이에 연결된다. 글리치가 테스트시에 장치의 출력 신호에서 검출되면, 글리치 검출 유닛(53)은 검출 신호를 발생시킨다.
글리치 검출 유닛(53)은 로직 비교기(55), 에지 카운트 유닛(56) 및 에지 카운트 유닛(58)을 포함한다. 에지 카운트 유닛(58)은 테스트시에 장치로부터의 출력 신호내의 에지의 수를 센다. 에지 카운트 유닛(56)은 이벤트 발생기(패턴 발생기)(24)로부터의 예상(가상) 출력 신호내의 에지의 수를 센다. 에지 카운트 유닛(58 및 56)에 의해 세어진 에지의 수는 로직 비교기(55)에 의해 비교된다. 에지 카운트 유닛(58)에 의해 세어진 에지의 수가 에지 카운트 유닛(56)에 의해 세어진 것보다 크다면, 테스트시의 장치의 출력 신호내에 글리치가 있다는 것을 의미한다. 그러므로, 로직 비교기(55)는 예를 들어, 테스트 시스템의 호스트 컴퓨터에 제공되는 글리치 검출 신호를 생성한다. 도 7의 배열에서, 테스트 시스템이 예상출력 신호와 결합된 에지 수를 직접 생성할 수 있는 경우에, 에지 카운트 유닛(56)은 필요 없게 된다.
글리치 검출 유닛(53)의 보다 상세한 회로 구성의 예는 기본적으로 도 7의 에지 카운트 유닛(58)과 로직 비교기(55)가 결합된 도 8에 도시되어 있다. 에지 카운트 유닛(58)은 아날로그 비교기(62 및 64), 버퍼(63 및 65), 에지 카운터(67 및 68), 멀티플렉서(71), 및 입력 신호 디코더(72)를 포함한다. 에지 카운트 유닛(58)은 입력 신호(테스트시의 장치의 출력 신호)의 에지 수를 센다. 비록 여기에는 도시되지 않았지만, 예상 신호의 에지 수를 세기 위한 도 7의 에지 카운트 유닛(56)은, 상술된 것처럼 테스트 시스템의 배열에 따라서 여기에 포함될 것이다. 에지 카운트 유닛(56)은 에지 카운트 유닛(58)과 같은 구조를 갖는다.
아날로그 비교기(62)는 예를 들어, 슈미트(Schmitt) 트리거 회로처럼 구성되고, 입력 신호(테스트시의 장치의 출력 신호)내의 로직 "1"을 결정하기 위해서 임계 전압 VOH가 제공된다. 아날로그 비교기(62)의 출력은 에지 카운터(67)에 제공된다. 이와 유사하게, 아날로그 비교기(64)는 예를 들어, 슈미트(Schmitt) 트리거 회로처럼 구성되고, 입력 신호내의 로직 "0"을 결정하기 위해서 임계 전압 VOL이 제공된다. 아날로그 비교기(64)의 출력은 에지 카운터(68)에 제공된다.
그러므로, 에지 카운터(67)는 입력 신호내의 상승 에지의 개수를 세고, 에지 카운터(68)는 입력 신호내의 하강 에지의 개수를 센다. 멀티플렉서(71)는 에지 카운터(67 및 68) 중의 하나에서 카운트 데이터를 선택하고, 에지의 예상 개수와 비교되도록 선택된 카운트 데이터를 로직 비교기(55)에 제공한다. 입력 신호 디코더(72)는 입력 신호값이 "0", "1" 또는 "Z"인지를 판단하기 위한 것이다. 이 정보는, 로직 비교기(55)가 DUT의 출력 신호가 글리치를 포함하는 것을 지시할 때, 도 1 및 2에 도시된 것과 같은 페일러 메모리에 보내진다. 페일러 메모리내의 데이터는 테스트후에 페일러 분석 스테이지에서 사용된다.
도 9는 도8의 에지 카운터(67 또는 68) 구성의 한 예를 도시한다. 이 예에서, 에지 카운터는 리플(ripple) 카운터 구조를 사용해서 구현된다. 이 구조는 카운터가 최소의 로직 영역 구현으로 고주파수 글리치를 검출하도록 한다. 리플 카운터 사용의 다른 이점은 입력 신호(장치 출력 신호)상의 낮은 로딩(loading)이다. 도 9의 예는 32 에지 트리거드(triggered) 플립플롭(flip-flops) 또는 토글(toggle) 플립플롭이 직렬로 연결된 32-비트 리플 카운터이다. 플립플롭의 모든 출력은 서로 와이어드(wired)-OR 연결된다.
도 5의 예로 돌아가면, 본 발명의 글리치 검출 유닛(53)은 다음과 같은 목적들을 얻는다. 좋게 알려진 장치로서, 장치 출력 신호상의 상승 에지의 수는 2이다. 테스트 패턴의 실행이후에, 테스트 시스템은 에지 카운터(67)내의 세어진 데이터를 판독하고, 그 결과를 예상 데이터와 비교한다. 이 예에서, 에지 카운터(67)의 카운트는 사용자가 더 조사하도록 하는 4 에지, 즉, 글리치의 존재를 보일 것이다.
상술한 바와 같이, 본 발명의 글리치 검출 유닛은 테스트 시스템에 단지 적은 양의 엑스트라 하드웨어를 추가시킴으로써, 테스트 시스템이 테스트시에 장치내에서 기대치 않은 출력 변화를 검출하도록 한다. 글리치 검출 유닛은 또한 많은 테스트 패턴 발생의 요구, 또는 장치 테스트 시간의 증가없이, 페일러 검출의 정확성을 높인다.
본 발명의 제2 실시예는 글리치를 검출하도록 도 10a-10c 및 도 11a-11c의 타이밍 차트에 도시된다. 첫번째 접근법은 도 10a-10c에서 보여진 것처럼 장치 출력의 사이클내에서 많은 스트로보를 사용하는 것이다. 이 예에서, 도 10a는 예상(가상) 출력 신호를 나타내고, 도 10b는 테스트시에 글리치를 가지는 장치의 실제 출력 신호를 도시하고, 도 10c는 본 발명에 따른 다중 스트로보 신호에서의 타이밍의 예를 도시한다. 사용자는 테스트 조건을 설정할 때, 스트로보의 타이밍 및 해답(두 인접 스트로보 사이의 시간차)을 지정할 수 있다.
두 번째 접근법은 도 11a-11c에서 보여진 것처럼 장치 출력의 사이클내에서 연속적인 스트로보를 사용하는 것이다. 이 예에서, 도 11a는 테스트시에 글리치를 가지는 장치의 실제 출력 신호를 도시하고, 도 11c는 본 발명에 따른 연속 스트로보의 예를 도시한다. 연속 스트로보는 이벤트 메모리내의 이벤트 타이밍 데이터를 프로그래밍 하거나 이벤트 발생기의 동작에 의해서 이전 스트로보점으로부터 시간차를 연속적으로 증가시킴으로써 발생된다. 사용자는 출력 신호를 연속적으로 스트로빙하기 위해서 장치 출력 신호의 사이클내의 영역을 지정할 수 있다. 연속적 스트로보는 도 11c의 E1과 E2 사이 또는 E3과 E4 사이와 같이 지정된 시간 길이에 대해 활성화된다.
제2 실시예에서, 글리치는 본 발명의 다중-스트로보 신호 또는 연속 스트로보 신호에 의해 정확하게 검출될 수 있다. 본 발명의 제2 실시예는 테스트 시스템에 어떤 하드웨어도 추가하지 않으면서 테스트시에 장치의 출력 신호내의 글리치를 검출하는데 효과적이다.
본 발명에 따르면, 제1 실시예의 글리치 검출 유닛은 테스트 시스템에 단지 작은 양의 엑스트라 하드웨어를 더함으로써, 테스트 시스템이 테스트시에 장치내의 기대치 않은 출력 변화를 검출하도록 한다. 글리치 검출 유닛은 또한 많은 테스트 패턴 발생의 요구, 또는 장치 테스트 시간의 증가없이, 페일러 검출의 정확성을 높인다. 제2 실시예에서, 글리치는 본 발명의 다중-스트로보 신호 또는 연속적 스트로보 신호에 의해 정확하게 검출될 수 있다. 본 발명의 제2 실시예는 테스트 시스템에 어떤 하드웨어도 추가하지 않고, 테스트시에 장치의 출력 신호내의 글리치를 검출하는데 효과적이다.
본 명세서에서는 단지 양호한 실시예가 특정하게 도시되고 기술되었지만, 본 발명의 많은 변형과 변화들은 본 발명의 정신 및 의도 범위에서 벗어나지 않는 한 첨부된 청구항의 범위와 상술된 기술의 측면에서 가능하다.
본 발명은 테스트시에 장치로부터 출력 신호내의 글리치를 검출하기 위한 글리치 검출 기능을 제공하고, 이는 반도체 테스트 시스템이 테스트시에 장치를 정확하게 평가할 수 있는 효과를 가져온다.

Claims (12)

  1. 반도체 장치를 테스트하기 위한 반도체 테스트 시스템에 있어서,
    테스트하의 반도체 장치(DUT)를 테스트하기 위해 발생될 의도 신호내의 이벤트에 대한 이벤트 데이터를 저장하기 위한 이벤트 메모리;
    상기 이벤트 메모리로부터의 상기 이벤트 데이터에 기초하여 테스트 패턴, 스트로보 신호 및 예상 패턴인 상기 의도 신호를 생성하기 위한 이벤트 발생기;
    상기 이벤트 발생기로부터 상기 DUT에 상기 테스트 패턴을 전달하고, 상기 DUT의 출력 신호를 수신하고, 상기 이벤트 발생기로부터 상기 스트로보 신호의 타이밍에 의한 상기 출력 신호를 샘플링하기 위해 상기 이벤트 발생기와 상기 DUT 사이에 제공되는 핀 일렉트로닉스;
    상기 핀 일렉트로닉스로부터 샘플링된 출력 데이터와 상기 예상 패턴을 비교하고, 그 둘 사이에 맞지 않는 것이 있을 때, 페일러(failure) 신호를 발생하기 위한 패턴 비교기; 및
    상기 DUT로부터의 상기 출력 신호를 수신하고, 상기 출력 신호내의 에지 수를 세어 예상 에지 수와 비교함으로써 상기 출력 신호내의 글리치를 검출하는 글리치 검출 유닛
    을 포함하는 반도체 테스트 시스템.
  2. 제1항에 있어서, 상기 글리치 검출 유닛은 상기 DUT가 상기 테스트 패턴을제공받을 때, 상기 DUT로부터의 상기 출력 신호내의 에지의 수를 세기 위한 에지 카운트 유닛, 및 상기 에지 카운트 유닛에 의해 세어진 상기 에지의 수와 상기 예상 에지의 수를 비교하기 위한 로직 비교기를 포함하는 반도체 테스트 시스템.
  3. 제1항에 있어서, 상기 글리치 검출 유닛은 상기 DUT가 상기 테스트 패턴을 제공받을 때, 상기 DUT로부터의 상기 출력 신호내의 상기 에지의 수를 세기 위한 제1 에지 카운트 유닛, 상기 이벤트 발생기로부터 상기 예상 패턴내의 상기 에지의 수를 세기 위한 제2 에지 카운트 유닛, 및 상기 제1 에지 카운트 유닛 및 상기 제2 에지 카운트 유닛에 의해 세어지는 상기 에지의 수를 비교하기 위한 로직 비교기를 포함하는 반도체 테스트 시스템.
  4. 제2항에 있어서, 상기 제2 에지 카운트 유닛은
    제공되는 높은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제1 아날로그 비교기;
    제공되는 낮은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제2 아날로그 비교기;
    상기 제1 아날로그 비교기로부터의 상승 에지의 수를 세기 위한 제1 에지 카운터;
    상기 제2 아날로그 비교기로부터의 하강 에지의 수를 세기 위한 제2 에지 카운터; 및
    상기 로직 비교기에 제공될 상기 제1 에지 카운터 또는 상기 제2 에지 카운터로부터의 상기 카운트 데이터를 선택하기 위한 멀티플렉서
    를 포함하는 반도체 테스트 시스템.
  5. 제3항에 있어서, 상기 제1 및 제2 에지 카운트 유닛 각각은
    제공되는 높은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제1 아날로그 비교기;
    제공되는 낮은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제2 아날로그 비교기;
    상기 제1 아날로그 비교기로부터의 상승 에지의 수를 세기 위한 제1 에지 카운터;
    상기 제2 아날로그 비교기로부터의 상승 에지의 수를 세기 위한 제2 에지 카운터; 및
    상기 로직 비교기에 제공될 상기 제1 에지 카운터 또는 상기 제2 에지 카운터로부터의 상기 카운트 데이터를 선택하기 위한 멀티플렉서
    를 포함하는 반도체 테스트 시스템.
  6. 반도체 장치를 테스트하기 위한 반도체 테스트 시스템에 있어서,
    테스트하의 반도체 장치(DUT)를 테스트하기 위해 발생될 의도 신호내의 이벤트에 대한 이벤트 데이터를 저장하기 위한 이벤트 메모리;
    상기 이벤트 메모리로부터의 상기 이벤트 데이터에 기초하여 테스트 패턴, 스트로보 신호 및 예상 패턴인 상기 의도 신호를 생성하기 위한 이벤트 발생기;
    상기 이벤트 발생기로부터 상기 DUT에 상기 테스트 패턴을 전달하고, 상기 DUT의 출력 신호를 수신하고, 상기 이벤트 발생기로부터 상기 스트로보 신호의 타이밍에 의한 상기 출력 신호를 샘플링하기 위해 상기 이벤트 발생기와 상기 DUT 사이에 제공되는 핀 일렉트로닉스; 및
    상기 핀 일렉트로닉스로부터 샘플링된 출력 데이터와 상기 예상 패턴을 비교하고, 그 둘 사이에 맞지 않는 것이 있을 때, 페일러 신호를 발생하기 위한 패턴 비교기
    를 포함하고,
    다수의 스트로보 신호는 상기 테스트 패턴이 상기 DUT에 제공될 때, 상기 출력 신호내의 글리치를 검출하기에 충분히 작은 지정 시간 간격으로 상기 핀 일렉트로닉스에 제공되는 반도체 테스트 시스템.
  7. 제6항에 있어서, 상기 스트로보 신호는 상기 DUT로부터의 상기 출력 신호의 지정된 시간 길이내에서 상기 스트로보 점을 연속적으로 변화시키는 스트로보 신호인 반도체 테스트 시스템.
  8. 반도체 장치를 테스트하기 위한 반도체 테스트 시스템에 있어서,
    테스트하의 반도체 장치(DUT)를 테스트하기 위해 테스트 패턴 및 예상 패턴을 발생하기 위한 패턴 발생기;
    테스트 패턴, 예상 패턴 및 스트로보 신호의 타이밍을 결정하기 위한 타이밍 발생기;
    상기 DUT에 제공될 상기 테스트 패턴의 파형을 생성하기 위한 파형 형성기;
    상기 이벤트 발생기로부터의 상기 스트로보 신호의 타이밍에 의해 상기 출력 신호를 샘플링하기 위해, 상기 파형 형성기와 상기 DUT 사이에 제공되어, 상기 파형 형성기로부터 상기 DUT에 상기 테스트 패턴을 전달하고, 상기 DUT의 출력 신호를 수신하는 핀 일렉트로닉스 유닛;
    상기 핀 일렉트로닉스 유닛으로부터 샘플링된 출력 데이터와 상기 예상 패턴을 비교하고, 그 둘 사이에 맞지 않는 것이 있을 때, 페일러 신호를 발생하기 위한 패턴 비교기; 및
    상기 DUT로부터의 상기 출력 신호를 수신하고, 상기 출력 신호내의 에지 수를 세어 예상 에지 수와 비교함으로써 상기 출력 신호내의 글리치를 검출하는 글리치 검출 유닛
    을 포함하는 반도체 테스트 시스템.
  9. 제8항에 있어서, 상기 글리치 검출 유닛은 상기 DUT가 상기 테스트 패턴을 제공받을 때, 상기 DUT로부터의 상기 출력 신호내의 상기 에지 수를 세기 위한 에지 카운트 유닛, 및 상기 에지 카운트 유닛에 의해 세어지는 상기 에지의 수를 상기 에지의 예상 수와 비교하기 위한 로직 비교기를 포함하는 반도체 테스트 시스템.
  10. 제8항에 있어서, 상기 글리치 검출 유닛은 상기 DUT가 상기 테스트 패턴을 제공받을 때, 상기 DUT로부터의 상기 출력 신호내의 상기 에지의 수를 세기 위한 제1 에지 카운트 유닛, 상기 이벤트 발생기로부터 상기 예상 패턴내의 에지의 수를 세기 위한 제2 에지 카운트 유닛, 및 상기 제1 에지 카운트 유닛 및 상기 제2 에지 카운트 유닛에 의해 세어지는 상기 에지의 수를 비교하기 위한 로직 비교기를 포함하는 반도체 테스트 시스템.
  11. 제9항에 있어서, 상기 에지 카운트 유닛은
    제공되는 높은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제1 아날로그 비교기;
    제공되는 낮은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제2 아날로그 비교기;
    상기 제1 아날로그 비교기로부터의 상승 에지의 수를 세기 위한 제1 에지 카운터;
    상기 제2 아날로그 비교기로부터의 하강 에지의 수를 세기 위한 제2 에지 카운터; 및
    상기 로직 비교기에 제공될 상기 제1 에지 카운터 또는 상기 제2 에지 카운터로부터의 카운트 데이터를 선택하기 위한 멀티플렉서
    를 포함하는 반도체 테스트 시스템.
  12. 제10항에 있어서, 상기 제1 및 제2 에지 카운트 유닛 각각은
    제공되는 높은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제1 아날로그 비교기;
    제공되는 낮은 임계 전압과 비교함으로써 상기 DUT로부터의 상기 출력 신호내의 변화를 검출하기 위한 제2 아날로그 비교기;
    상기 제1 아날로그 비교기로부터의 상승 에지의 수를 세기 위한 제1 에지 카운터;
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