JPH10319089A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH10319089A JPH10319089A JP9130827A JP13082797A JPH10319089A JP H10319089 A JPH10319089 A JP H10319089A JP 9130827 A JP9130827 A JP 9130827A JP 13082797 A JP13082797 A JP 13082797A JP H10319089 A JPH10319089 A JP H10319089A
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Abstract
(57)【要約】
【課題】ＩＯチャンネル毎にフェイルカウンタを具備し
て同時に全てのＩＯチャンネルのフェイル計数を並列実
行可能な半導体試験装置を提供する。 【解決手段】ピンエレクトロニクス回路のフェイル判定
部によるタイミング判定結果のフェイル信号を受けて、
ＩＯチャンネルピン毎に各々のフェイル回数を計数する
手段。
て同時に全てのＩＯチャンネルのフェイル計数を並列実
行可能な半導体試験装置を提供する。 【解決手段】ピンエレクトロニクス回路のフェイル判定
部によるタイミング判定結果のフェイル信号を受けて、
ＩＯチャンネルピン毎に各々のフェイル回数を計数する
手段。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
において、被試験デバイスが出力あるいはドライバが出
力する信号のタイミング判定に使用するフェイルカウン
タに関する。
において、被試験デバイスが出力あるいはドライバが出
力する信号のタイミング判定に使用するフェイルカウン
タに関する。
【０００２】
【従来の技術】従来技術例について図４のＩＯチャンネ
ルピンのフェイルカウンタの計数に係るピンエレクトロ
ニクス回路の要部構成図と、図５のドライバ波形をスト
ローブ信号でタイミング調整する説明図を示して説明す
る。
ルピンのフェイルカウンタの計数に係るピンエレクトロ
ニクス回路の要部構成図と、図５のドライバ波形をスト
ローブ信号でタイミング調整する説明図を示して説明す
る。
【０００３】半導体試験装置には、図４に示すように、
複数ＩＯチャンネルのピンエレクトロニクス回路１０１
〜１０ｎにおいて被試験デバイス（ＤＵＴ）が出力する
出力波形、あるいはパターン発生器３００からのパター
ンに基づいて発生したドライバ１１１の出力波形をコン
パレータ１２１のＶＯＨ、ＶＯＬのしきい電圧で論理信
号に変換し、この論理信号を受けてフェイル判定部１３
１によりストローブ信号ＳＴＲＢでタイミング判定し、
期待値ＥＸＰと比較し、コンパレータ・イネーブル（Ｃ
ＰＥ）サイクルにおけるフェイル信号Ｄfail1〜Ｄfailn
を出力し、これらをセレクタ部２１０で受けて、何れか
１つの選択されたＩＯチャンネルのフェイル信号Ｄfail
をフェイルカウンタ２２０に供給してフェイル回数を計
数する。この図でＣＬＫは同期用クロックである。この
フェイルカウンタは１系統設けられている。尚、このフ
ェイル検出手段とは別のＤＵＴの良否判定機能として、
図示されていないフェイルメモリ（ＦＭ）が設けられて
いる装置があり、この場合はこのＦＭ側によって複数Ｉ
Ｏチャンネル全てのフェイル状態を同時に検出可能なシ
ステム構成となっている。
複数ＩＯチャンネルのピンエレクトロニクス回路１０１
〜１０ｎにおいて被試験デバイス（ＤＵＴ）が出力する
出力波形、あるいはパターン発生器３００からのパター
ンに基づいて発生したドライバ１１１の出力波形をコン
パレータ１２１のＶＯＨ、ＶＯＬのしきい電圧で論理信
号に変換し、この論理信号を受けてフェイル判定部１３
１によりストローブ信号ＳＴＲＢでタイミング判定し、
期待値ＥＸＰと比較し、コンパレータ・イネーブル（Ｃ
ＰＥ）サイクルにおけるフェイル信号Ｄfail1〜Ｄfailn
を出力し、これらをセレクタ部２１０で受けて、何れか
１つの選択されたＩＯチャンネルのフェイル信号Ｄfail
をフェイルカウンタ２２０に供給してフェイル回数を計
数する。この図でＣＬＫは同期用クロックである。この
フェイルカウンタは１系統設けられている。尚、このフ
ェイル検出手段とは別のＤＵＴの良否判定機能として、
図示されていないフェイルメモリ（ＦＭ）が設けられて
いる装置があり、この場合はこのＦＭ側によって複数Ｉ
Ｏチャンネル全てのフェイル状態を同時に検出可能なシ
ステム構成となっている。
【０００４】ところで、半導体試験装置は、自身のタイ
ミング・キャリブレーションを行って常に所望のタイミ
ング精度を維持して使用に供している。このタイミング
・キャリブレーション実施時にフェイルカウンタ２２０
が使用され、この測定実施例を図５を示して説明する。
この例ではストローブのタイミングをドライバ波形の前
縁である立上がりエッジで調整する場合と仮定する。ま
ず図４に示すドライバ１１１とコンパレータ１２１間を
接続してドライバ１１１の出力信号をコンパレータ１２
１へ供給しておき、ドライバ波形の振幅におけるストロ
ーブすべきしきい電圧をＶＯＨあるいはＶＯＬで設定し
ておく。そして図５（ａ）に示すストローブ（ＳＴＲ
Ｂ）結果でハイ検出の場合をＰＡＳＳと仮定し、図５
（ｂ）に示すストローブ結果でロー検出の場合をＦＡＩ
Ｌと仮定する。このハイからローに遷移する遷移位置が
求めるタイミング位置である。これを正確に求める為に
はストローブのタイミングを微小移動させながら順次フ
ェイルカウンタ２２０で測定実施する。
ミング・キャリブレーションを行って常に所望のタイミ
ング精度を維持して使用に供している。このタイミング
・キャリブレーション実施時にフェイルカウンタ２２０
が使用され、この測定実施例を図５を示して説明する。
この例ではストローブのタイミングをドライバ波形の前
縁である立上がりエッジで調整する場合と仮定する。ま
ず図４に示すドライバ１１１とコンパレータ１２１間を
接続してドライバ１１１の出力信号をコンパレータ１２
１へ供給しておき、ドライバ波形の振幅におけるストロ
ーブすべきしきい電圧をＶＯＨあるいはＶＯＬで設定し
ておく。そして図５（ａ）に示すストローブ（ＳＴＲ
Ｂ）結果でハイ検出の場合をＰＡＳＳと仮定し、図５
（ｂ）に示すストローブ結果でロー検出の場合をＦＡＩ
Ｌと仮定する。このハイからローに遷移する遷移位置が
求めるタイミング位置である。これを正確に求める為に
はストローブのタイミングを微小移動させながら順次フ
ェイルカウンタ２２０で測定実施する。
【０００５】一般にタイミング測定には測定ばらつきが
ある。従って精度良くタイミング位置を測定する為に、
多数回実施して平均化（アベレージング）し、フェイル
発生確率が５０％となるタイミング点を求める手法がと
られる。この為に図５（ｃ）に示すように同一立上がり
条件のサイクルでコンパレータ・イネーブル（ＣＰＥ）
信号をイネーブルにさせ、連続的に例えば１００回判定
しフェイル計数する。この計数値が５０であれば丁度遷
移点の位置であり、この位置がタイミング位置として求
まる。
ある。従って精度良くタイミング位置を測定する為に、
多数回実施して平均化（アベレージング）し、フェイル
発生確率が５０％となるタイミング点を求める手法がと
られる。この為に図５（ｃ）に示すように同一立上がり
条件のサイクルでコンパレータ・イネーブル（ＣＰＥ）
信号をイネーブルにさせ、連続的に例えば１００回判定
しフェイル計数する。この計数値が５０であれば丁度遷
移点の位置であり、この位置がタイミング位置として求
まる。
【０００６】上述タイミング調整の測定をフェイルカウ
ンタ２２０の入力選択用のセレクタ部２１０を順次切替
えて全てのＩＯチャンネル１０１〜１０ｎのタイミング
調整を実施することとなる。このことは順次シリアルな
タイミング調整を実施する為、ＩＯチャンネル数分の時
間がかかり測定効率の点で好ましくない。
ンタ２２０の入力選択用のセレクタ部２１０を順次切替
えて全てのＩＯチャンネル１０１〜１０ｎのタイミング
調整を実施することとなる。このことは順次シリアルな
タイミング調整を実施する為、ＩＯチャンネル数分の時
間がかかり測定効率の点で好ましくない。
【０００７】
【発明が解決しようとする課題】上述説明のように、フ
ェイルカウンタ２２０を共有し、入力選択用のセレクタ
部２１０を順次切替えてシリアルにタイミング調整を実
施する必要がある為に、ＩＯチャンネルのチャンネル数
倍の時間がかかるという難点がある。また、ＤＵＴを複
数個同時測定する場合において、フェイルカウンタ２２
０を使用して個々のＩＯチャンネル毎のフェイル判定を
する試験形態においても、同様にＩＯチャンネル数分の
時間がかかる難点があり、デバイス試験のスループット
低下要因となる場合がある。これらの点において実用上
の難点があった。そこで、本発明が解決しようとする課
題は、ＩＯチャンネル毎にフェイルカウンタを具備して
同時に全てのＩＯチャンネルのフェイル計数を並列計数
可能な半導体試験装置を提供することである。
ェイルカウンタ２２０を共有し、入力選択用のセレクタ
部２１０を順次切替えてシリアルにタイミング調整を実
施する必要がある為に、ＩＯチャンネルのチャンネル数
倍の時間がかかるという難点がある。また、ＤＵＴを複
数個同時測定する場合において、フェイルカウンタ２２
０を使用して個々のＩＯチャンネル毎のフェイル判定を
する試験形態においても、同様にＩＯチャンネル数分の
時間がかかる難点があり、デバイス試験のスループット
低下要因となる場合がある。これらの点において実用上
の難点があった。そこで、本発明が解決しようとする課
題は、ＩＯチャンネル毎にフェイルカウンタを具備して
同時に全てのＩＯチャンネルのフェイル計数を並列計数
可能な半導体試験装置を提供することである。
【０００８】
【課題を解決するための手段】第１図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、ピンエレクトロニクス回路の
フェイル判定部１３１〜１３ｎによるタイミング判定結
果のフェイル信号Ｄfail1〜Ｄfailnを受けて、各々のフ
ェイル回数をＩＯチャンネルピン毎に同時に計数するフ
ェイルカウンタ３０１〜３０ｎの手段を設ける構成手段
である。これにより、同時に全てのＩＯチャンネルのフ
ェイル計数を並列計数可能な半導体試験装置のフェイル
カウント機能が実現できる。
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、ピンエレクトロニクス回路の
フェイル判定部１３１〜１３ｎによるタイミング判定結
果のフェイル信号Ｄfail1〜Ｄfailnを受けて、各々のフ
ェイル回数をＩＯチャンネルピン毎に同時に計数するフ
ェイルカウンタ３０１〜３０ｎの手段を設ける構成手段
である。これにより、同時に全てのＩＯチャンネルのフ
ェイル計数を並列計数可能な半導体試験装置のフェイル
カウント機能が実現できる。
【０００９】第２図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、ピンエレクトロニクス回路のフェイル判定部１
３１〜１３ｎによるタイミング判定結果のフェイル信号
Ｄfail1〜Ｄfailnを受けて、各々のフェイル回数をＩＯ
チャンネルピン毎に同時に計数するフェイルカウンタ３
０１〜３０ｎの手段を具備し、ＩＯチャンネルピンの全
フェイル信号Ｄfail1〜ＤfailnをＯＲ加算し、加算した
フェイル信号をラッチするフェイル有無検出回路３５０
の手段を具備する構成手段がある。この場合は、上述並
列計数機能に加えて、全てのＩＯチャンネル何れかのチ
ャンネルで一回でもフェイルが有ったか否かの検出を容
易にできる利点が得られる。
いる。第２に、上記課題を解決するために、本発明の構
成では、ピンエレクトロニクス回路のフェイル判定部１
３１〜１３ｎによるタイミング判定結果のフェイル信号
Ｄfail1〜Ｄfailnを受けて、各々のフェイル回数をＩＯ
チャンネルピン毎に同時に計数するフェイルカウンタ３
０１〜３０ｎの手段を具備し、ＩＯチャンネルピンの全
フェイル信号Ｄfail1〜ＤfailnをＯＲ加算し、加算した
フェイル信号をラッチするフェイル有無検出回路３５０
の手段を具備する構成手段がある。この場合は、上述並
列計数機能に加えて、全てのＩＯチャンネル何れかのチ
ャンネルで一回でもフェイルが有ったか否かの検出を容
易にできる利点が得られる。
【００１０】第３図は、本発明に係る解決手段を示して
いる。第３に、上記課題を解決するために、本発明の構
成では、ピンエレクトロニクス回路のフェイル判定部１
３１〜１３ｎによるタイミング判定結果のフェイル信号
Ｄfail1〜Ｄfailnを受けて、各々のフェイル回数をＩＯ
チャンネルピン毎に同時に計数するフェイルカウンタ３
０１〜３０ｎの手段を具備し、フェイル回数を計数する
フェイルカウンタ３０１〜３０ｎの手段において、計数
値のオーバーフローを検出保持するフリップ・フロップ
を追加して設ける手段を具備する構成手段がある。この
場合は、上述並列計数機能に加えて、フェイルカウンタ
の最高計数値単位にフェイルカウンタの計数値を読み出
しチェックするように試験プログラムを作成する難点が
解消可能となる利点が得られる。尚、オーバフローを検
出するフリップ・フロップの代わりに、図３（ｂ）に示
すように、最高計数値をホールドするゲート回路を設け
るフェイルカウンタ構成としても良い。
いる。第３に、上記課題を解決するために、本発明の構
成では、ピンエレクトロニクス回路のフェイル判定部１
３１〜１３ｎによるタイミング判定結果のフェイル信号
Ｄfail1〜Ｄfailnを受けて、各々のフェイル回数をＩＯ
チャンネルピン毎に同時に計数するフェイルカウンタ３
０１〜３０ｎの手段を具備し、フェイル回数を計数する
フェイルカウンタ３０１〜３０ｎの手段において、計数
値のオーバーフローを検出保持するフリップ・フロップ
を追加して設ける手段を具備する構成手段がある。この
場合は、上述並列計数機能に加えて、フェイルカウンタ
の最高計数値単位にフェイルカウンタの計数値を読み出
しチェックするように試験プログラムを作成する難点が
解消可能となる利点が得られる。尚、オーバフローを検
出するフリップ・フロップの代わりに、図３（ｂ）に示
すように、最高計数値をホールドするゲート回路を設け
るフェイルカウンタ構成としても良い。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１２】本発明実施例について図１のＩＯチャンネ
ルピンのフェイルカウンタの計数に係るピンエレクトロ
ニクス回路の要部構成図を示して説明する。構成は、図
１に示すように、従来のＩＯチャンネルピンのピンエレ
クトロニクス回路１０１〜１０ｎに対応した個数のフェ
イルカウンタ３０１〜３０ｎを設けた構成で成る。即
ち、ピンエレクトロニクス回路の各フェイル判定部１３
１〜１３ｎで対応するストローブ信号ＳＴＲＢによるタ
イミング判定結果のフェイル信号Ｄfail1〜Ｄfailnを各
々受けて、このフェイルの発生回数を各々計数するフェ
イルカウンタ３０１〜３０ｎをＩＯチャンネルピン毎に
設ける。無論各ピンエレクトロニクス回路１０１〜１０
ｎの設定は同一条件あるいは所望条件となるように設定
し、同時平行的にフェイル検出を行なわせる。
ルピンのフェイルカウンタの計数に係るピンエレクトロ
ニクス回路の要部構成図を示して説明する。構成は、図
１に示すように、従来のＩＯチャンネルピンのピンエレ
クトロニクス回路１０１〜１０ｎに対応した個数のフェ
イルカウンタ３０１〜３０ｎを設けた構成で成る。即
ち、ピンエレクトロニクス回路の各フェイル判定部１３
１〜１３ｎで対応するストローブ信号ＳＴＲＢによるタ
イミング判定結果のフェイル信号Ｄfail1〜Ｄfailnを各
々受けて、このフェイルの発生回数を各々計数するフェ
イルカウンタ３０１〜３０ｎをＩＯチャンネルピン毎に
設ける。無論各ピンエレクトロニクス回路１０１〜１０
ｎの設定は同一条件あるいは所望条件となるように設定
し、同時平行的にフェイル検出を行なわせる。
【００１３】上述構成によれば、ＩＯチャンネルピン個
数のフェイルカウンタ３０１〜３０ｎを具備する構成と
したことにより、各フェイル判定部１３１〜１３ｎから
並列的に検出されるフェイル信号Ｄfail1〜Ｄfailnを同
時にフェイル計数可能となるので、一度の試験パターン
の実行でフェイルの有無あるいはフェイル回数を同時検
出可能となる利点が得られ、この結果フェイルカウンタ
を使用するフェイル測定において、測定時間が１／ｎに
大幅に短縮される大きな利点が得られる。
数のフェイルカウンタ３０１〜３０ｎを具備する構成と
したことにより、各フェイル判定部１３１〜１３ｎから
並列的に検出されるフェイル信号Ｄfail1〜Ｄfailnを同
時にフェイル計数可能となるので、一度の試験パターン
の実行でフェイルの有無あるいはフェイル回数を同時検
出可能となる利点が得られ、この結果フェイルカウンタ
を使用するフェイル測定において、測定時間が１／ｎに
大幅に短縮される大きな利点が得られる。
【００１４】尚、上述実施例では各ＩＯチャンネル毎に
個別にフェイルをフェイルカウンタ３０１〜３０ｎで計
数する具体構成例で説明していたが、所望により図２の
全ＩＯチャンネルのフェイル有無検出回路３５０の追加
構成に示すように、各フェイル信号Ｄfail1〜Ｄfailnを
ＯＲ加算してフリップ・フロップ３５２をセットするこ
とにより、何れかのＩＯチャンネルのフェイル有無の検
出回路を追加して設ける構成がある。この場合は、フリ
ップ・フロップ３５２により、全てのＩＯチャンネル何
れかのＩＯチャンネルで一回でもフェイルが有ったか否
かを容易に検出できる。又この検知信号を利用してコン
トローラに割り込み通知し、これにより試験プログラム
を停止させるフェイルストップ機能を実現できるように
しても良い。
個別にフェイルをフェイルカウンタ３０１〜３０ｎで計
数する具体構成例で説明していたが、所望により図２の
全ＩＯチャンネルのフェイル有無検出回路３５０の追加
構成に示すように、各フェイル信号Ｄfail1〜Ｄfailnを
ＯＲ加算してフリップ・フロップ３５２をセットするこ
とにより、何れかのＩＯチャンネルのフェイル有無の検
出回路を追加して設ける構成がある。この場合は、フリ
ップ・フロップ３５２により、全てのＩＯチャンネル何
れかのＩＯチャンネルで一回でもフェイルが有ったか否
かを容易に検出できる。又この検知信号を利用してコン
トローラに割り込み通知し、これにより試験プログラム
を停止させるフェイルストップ機能を実現できるように
しても良い。
【００１５】尚、上述実施例の構成ではフェイルカウン
タ３０１〜３０ｎが最高計数値を超えると再びゼロに戻
って計数される。この為フェイル計数値がゼロとなって
誤認を生ずる場合がある。これを回避する為上述実施例
のフェイルカウンタでは、作成する試験プログラム側の
プログラムによってフェイルカウンタの最高計数値単位
に試験パターンを実行した後、一時停止してフェイルカ
ウンタ３０１〜３０ｎの計数値を各々読み出してチェッ
クする必要がある。前述のことは単にフェイルの有無を
チェックする場合でも最高計数値を超える試験条件とな
る場合においては、同様に一時停止してチェックする必
要があり、好ましくない。そこで図３（ａ）に示すよう
に、各フェイルカウンタ３０１〜３０ｎにオーバフロー
を検出するフリップ・フロップをフェイルカウンタに設
ける構成としても良い。この場合には、フェイルカウン
タの最高計数値単位にフェイルカウンタの計数値を読み
出しチェックするように試験プログラムを作成する難点
が解消される利点が得られる。尚、オーバフローを検出
するフリップ・フロップの代わりに、図３（ｂ）に示す
ように、最高計数値をホールドするゲート回路を設ける
フェイルカウンタ構成としても良い。
タ３０１〜３０ｎが最高計数値を超えると再びゼロに戻
って計数される。この為フェイル計数値がゼロとなって
誤認を生ずる場合がある。これを回避する為上述実施例
のフェイルカウンタでは、作成する試験プログラム側の
プログラムによってフェイルカウンタの最高計数値単位
に試験パターンを実行した後、一時停止してフェイルカ
ウンタ３０１〜３０ｎの計数値を各々読み出してチェッ
クする必要がある。前述のことは単にフェイルの有無を
チェックする場合でも最高計数値を超える試験条件とな
る場合においては、同様に一時停止してチェックする必
要があり、好ましくない。そこで図３（ａ）に示すよう
に、各フェイルカウンタ３０１〜３０ｎにオーバフロー
を検出するフリップ・フロップをフェイルカウンタに設
ける構成としても良い。この場合には、フェイルカウン
タの最高計数値単位にフェイルカウンタの計数値を読み
出しチェックするように試験プログラムを作成する難点
が解消される利点が得られる。尚、オーバフローを検出
するフリップ・フロップの代わりに、図３（ｂ）に示す
ように、最高計数値をホールドするゲート回路を設ける
フェイルカウンタ構成としても良い。
【００１６】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、Ｉ
Ｏチャンネルピン個数のフェイルカウンタ３０１〜３０
ｎを具備することにより、各フェイル判定部１３１〜１
３ｎから並列的に検出されるフェイル信号Ｄfail1〜Ｄf
ailnを同時に各々フェイル計数可能となるので、一度の
試験パターンの実行で全ＩＯチャンネルピンのフェイル
の有無あるいはフェイル回数を検出可能となる利点が得
られ、この結果フェイルカウンタを使用するフェイル測
定アプリケーションにおいて、測定時間が１／ｎに大幅
に短縮される大きな利点が得られる。
記載される効果を奏する。上述発明の構成によれば、Ｉ
Ｏチャンネルピン個数のフェイルカウンタ３０１〜３０
ｎを具備することにより、各フェイル判定部１３１〜１
３ｎから並列的に検出されるフェイル信号Ｄfail1〜Ｄf
ailnを同時に各々フェイル計数可能となるので、一度の
試験パターンの実行で全ＩＯチャンネルピンのフェイル
の有無あるいはフェイル回数を検出可能となる利点が得
られ、この結果フェイルカウンタを使用するフェイル測
定アプリケーションにおいて、測定時間が１／ｎに大幅
に短縮される大きな利点が得られる。
【図面の簡単な説明】
【図１】 本発明の、ＩＯチャンネルピンのフェイルカ
ウンタの計数に係るピンエレクトロニクス回路の要部構
成図である。
ウンタの計数に係るピンエレクトロニクス回路の要部構
成図である。
【図２】 本発明の、全ＩＯチャンネルのフェイル有無
検出回路の追加構成例である。
検出回路の追加構成例である。
【図３】 本発明の、１チャンネルのフェイルカウンタ
の構成例である。
の構成例である。
【図４】 従来の、ＩＯチャンネルピンのフェイルカウ
ンタの計数に係るピンエレクトロニクス回路の要部構成
図である。
ンタの計数に係るピンエレクトロニクス回路の要部構成
図である。
【図５】 ドライバ波形をストローブ信号でタイミング
調整する説明図である。
調整する説明図である。
１０１〜１０ｎ ピンエレクトロニクス回路 １１１ ドライバ １２１ コンパレータ １３１〜１３ｎ ピンエレクトロニクス回路のフェイル
判定部 ２１０ セレクタ部 ２２０，３０１〜３０ｎ フェイルカウンタ ３００ パターン発生器 ３５０ フェイル有無検出回路
判定部 ２１０ セレクタ部 ２２０，３０１〜３０ｎ フェイルカウンタ ３００ パターン発生器 ３５０ フェイル有無検出回路
Claims (3)
- 【請求項１】 半導体試験装置のフェイルカウンタにお
いて、 ピンエレクトロニクス回路のフェイル判定部によるタイ
ミング判定結果のフェイル信号を受けて、各々のフェイ
ル回数をＩＯチャンネルピン毎に同時に計数する手段を
設け、 以上を具備していることを特徴とした半導体試験装置。 - 【請求項２】 半導体試験装置のフェイルカウンタにお
いて、 ピンエレクトロニクス回路のフェイル判定部によるタイ
ミング判定結果のフェイル信号を受けて、各々のフェイ
ル回数をＩＯチャンネルピン毎に同時に計数する手段
と、 ＩＯチャンネルピンの全フェイル信号をＯＲ加算し、加
算したフェイル信号をラッチ出力する手段と、 以上を具備していることを特徴とした半導体試験装置。 - 【請求項３】 半導体試験装置のフェイルカウンタにお
いて、 ピンエレクトロニクス回路のフェイル判定部によるタイ
ミング判定結果のフェイル信号を受けて、各々のフェイ
ル回数をＩＯチャンネルピン毎に同時に計数する手段
と、 該フェイル回数を計数する手段において、該計数値のオ
ーバーフローを検出保持する手段と、 以上を具備していることを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130827A JPH10319089A (ja) | 1997-05-21 | 1997-05-21 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130827A JPH10319089A (ja) | 1997-05-21 | 1997-05-21 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10319089A true JPH10319089A (ja) | 1998-12-04 |
Family
ID=15043641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130827A Pending JPH10319089A (ja) | 1997-05-21 | 1997-05-21 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10319089A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002156414A (ja) * | 2000-11-16 | 2002-05-31 | Advantest Corp | タイミング校正機能を具備した半導体デバイス試験装置 |
| WO2008114508A1 (ja) * | 2007-03-22 | 2008-09-25 | Advantest Corporation | データ受信回路それを利用した試験装置ならびにストローブ信号のタイミング調節回路、方法 |
| WO2009122700A1 (ja) * | 2008-03-30 | 2009-10-08 | 株式会社アドバンテスト | 試験装置および試験方法 |
| JP2010071863A (ja) * | 2008-09-19 | 2010-04-02 | Yokogawa Electric Corp | Ｉｃテスタ |
-
1997
- 1997-05-21 JP JP9130827A patent/JPH10319089A/ja active Pending
Cited By (10)
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