JPH07147100A - 不良判定データ書き込み装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリデバイスの部分良品判定において、不
良解析メモリとして用いているメモリデバイスの数を少
なくした不良判定データ書き込み装置の提供を目的とす
る。 【構成】 パターン発生器１はアドレス信号１１を出力
し、判定回路２はメモリデバイスの出力を入力として期
待値と比較してデータの良否を判定し、不良判定データ
１２を出力し、バッファメモリ３はアドレス信号１１と
不良判定データ１２をＤ_IN端子に接続し、メモリライト
信号３１によりアドレス信号１１と不良判定データ１２
を書き込むとともに、エンプティフラグ３３を「Ｈ」に
し、書き込まれるデータ数がオーバーするとフルフラグ
３４を「Ｌ」にする。不良解析メモリ４はテストサイク
ルより書き込みサイクルが低速で、バッファメモリ３の
エンプティフラグ３３を検出し、アドレス信号１３とフ
ェイルデータ１４を書き込み、フルフラグ３４が「Ｈ」
になるとフェイルデータの書き込みを中止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多少の不良セルがあ
っても、必要とする条件を満たせば良品と判定されるメ
モリデバイスの部分良品判定装置において、テストサイ
クルより低速の書き込みサイクルを持つ不良解析メモリ
を用いて、メモリデバイスのフェイルデータを書き込む
不良判定データ書き込み装置についてのものである。

【０００２】

【従来の技術】一般に、メモリデバイスの試験では、メ
モリデバイスにデータを入力し、入力したデータが期待
値と比較して不良かどうかを判定回路で判定し、不良と
判定されればこの時のメモリデバイスのアドレスとフェ
イルデータを不良解析メモリに入力し、メモリデバイス
の判定終了後、不良を解析する。次に、従来技術による
不良解析メモリ装置の構成を図３に示す。図３の１はパ
ターン発生回路、２は判定回路、５は不良解析メモリ、
６はメモリインターリーブ制御回路である。

【０００３】不良解析メモリ５は、パターン発生回路１
からのアドレス信号１１により、判定回路２からの判定
データ１２のフェイルを記録する。不良解析メモリ５に
は高速小容量のメモリデバイスを多数個使用しており、
また不良解析メモリ５への書き込みサイクルよりテスト
サイクルが速い場合は、メモリインターリーブ制御回路
６により不良解析メモリ５をインターリーブして判定デ
ータ１２のフェイルを記録する。

【０００４】

【発明が解決しようとする課題】従来の不良判定データ
書き込み装置では、不良解析メモリ５に使用しているメ
モリデバイスとして高速小容量のものを多数個用いてお
り、テストサイクルが不良解析メモリ５として用いてい
るメモリデバイスの書き込みサイクルより速い場合は、
メモリインターリーブ制御回路６により、メモリデバイ
スをインターリーブして用いているため、インターリー
ブの段数をＮとすれば、不良解析メモリの容量は図示を
省略した被測定デバイスの容量のＮ倍の容量を必要とし
ていた。

【０００５】また、メモリデバイスの大容量化に伴い、
不良のメモリセルがあっても、それが一定の比率以下で
あるという条件を満たすものを、部分良品として分類す
るテストが必要となっており、同時測定中の全てのデバ
イスのフェイルデータを取り込んでおくために、大容量
の不良判定データ書き込み装置が必要となっている。

【０００６】この発明は、メモリデバイスの部分良品判
定において、不良解析メモリとして用いているメモリデ
バイスの数を少なくした不良判定データ書き込み装置の
提供を目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するた
め、この発明は、アドレス信号１１を出力するパターン
発生回路１と、メモリデバイスの出力を入力とし、期待
値と比較してデータの良否を判定し、不良判定データ１
２を出力する判定回路２と、パターン発生回路１のアド
レス信号１１と判定回路２の不良判定データ１２を入力
する不良解析メモリを備える不良判定データ書き込み装
置において、アドレス信号１１と不良判定データ１２を
Ｄ_IN端子に接続し、メモリライト信号３１によりアドレ
ス信号１１と不良判定データ１２を書き込むとともに、
エンプティフラグ３３を「Ｈ」にし、書き込まれるデー
タ数がオーバーフローになるとフルフラグ３４を「Ｌ」
にするバッファメモリ３と、バッファメモリ３のエンプ
ティフラグ３３を検出し、アドレス信号１３とフェイル
データ１４を書き込み、フルフラグ３４が「Ｈ」になる
とフェイルデータの書き込みを中止する、テストサイク
ルより書き込みサイクルが低速の不良解析メモリ４を備
える。

【０００８】

【作用】次に、この発明による不良判定データ書き込み
装置の構成を図１に示す。図１の１はパターン発生回
路、２は判定回路、３はバッファメモリ、４は不良解析
メモリである。

【０００９】バッファメモリ３は、判定回路２からのフ
ェイルと判定された判定データ１２とフェイルが発生し
た時のパターン発生回路１のアドレス信号１１を格納す
る。不良解析メモリ４は低速大容量のメモリデバイスで
構成されており、バッファメモリ３にデータがあるかど
うかを常に監視し、データが入力されたらただちにアド
レス信号１３とフェイルデータ１４を取り出すようにす
る。

【００１０】バッファメモリ３に対する書き込みサイク
ルとリードサイクルは非同期となっており、書き込みサ
イクルがリードサイクルより速ければ、すなわちテスト
サイクルが不良解析メモリ４の書き込みサイクルより速
ければ、データはバッファメモリ３に蓄積されていく。
しかし、実際には、バッファメモリ３に対する書き込み
サイクルの発生はフェイルデータが存在する時だけなの
で、パスデータの間はバッファメモリ３に蓄積されるデ
ータは増加せず、リードサイクルがくることにより不良
解析メモリ４にデータが書き込まれるので、バッファメ
モリ３に蓄積されるデータは減少する。したがって、バ
ッファメモリ３がオーバーフローしなければ、不良解析
メモリ４の書き込みサイクルが遅くても問題はない。

【００１１】

【実施例】次に、図１のバッファメモリ３の実施例の回
路を図２に示す。図２の３Ａはメモリ、３ＢはＯＲ回
路、３ＣはＮＡＮＤ回路である。図２では、メモリ３Ａ
はＦＩＦＯ機能を持ち、判定回路２から４本の判定デー
タ１２を入力するものとする。そのうちの１本がフェイ
ルデータだとすると、判定データ１２に同期したメモリ
ライト信号３１により、図１のパターン発生回路１から
出力されたアドレス信号１１と判定データ１２がメモリ
３Ａに記録される。

【００１２】メモリ３Ａは、データが記録されるまでは
エンプティフラグ信号３３を「Ｌ」とし、フルフラグ信
号３４を「Ｈ」とする。データが記録されると、エンプ
ティフラグ信号３３が「Ｈ」となる。

【００１３】不良解析メモリ３は、エンプティフラグ信
号３３が「Ｈ」になったのを検出すると、メモリ３Ａか
らアドレス信号１３とフェイルデータ１４を取り出し、
入力する。

【００１４】図２で、テストサイクルが不良解析メモリ
の書き込みサイクルより速く、かつフェイルがまとまっ
て続いた場合、メモリ３Ａにデータが順次蓄積されるこ
とになる。このデータがＦＩＦＯの深さ以上続くと、Ｆ
ＩＦＯ機能を持つメモリ３Ａはオーバーフローしてしま
う。オーバーフローするとフルフラグ信号３４が「Ｌ」
となる。通常、オーバーフローする条件はあらかじめ部
分良品判定の条件より厳しく設定しており、オーバーフ
ローした場合は被測定メモリの不良解析は行わず、完全
不良品という事で処理する。

【００１５】テストサイクルが不良解析メモリ４の書き
込みサイクルより速い時に、被測定メモリデバイスの持
つフェイル数がどのくらいまであると有効に部分良品を
不良解析できるかは、次式により求めることができる。

【００１６】ＦＣ＝ＦＤ×（ＷＣ／（ＷＣ−ＴＣ））

【００１７】ここで、ＦＣはフェイルが連続して発生し
た場合のフェイル許容量、ＦＤはＦＩＦＯ機能を持つメ
モリの深さ、ＷＣは不良解析メモリの書き込みサイク
ル、ＴＣはテストサイクルである。

【００１８】部分良品判定するためには上式で導き出さ
れる数値を部分不良判定の条件を十分満たす大きさにす
れば不良解析が可能となる。例えば、一般的な値とし
て、部分良品判定における合格判定が不良セル比率１パ
ーセント以下とし、テストサイクルＴＣ＝１２０ｎｓ、
不良解析メモリの書き込みサイクルＷＣ＝１４０ｎｓと
すると、ＦＩＦＯ機能を持つメモリデバイスの深さは被
測定メモリデバイスのアドレスの深さの７００分の１以
上あれば判定することができる。

【００１９】このように、不良解析メモリ４に使用して
いるメモリデバイスが低速大容量品であっても、バッフ
ァメモリ３の容量が上式で導き出される数値より大きけ
れば不良解析メモリとして十分機能するといえる。

【００２０】

【発明の効果】この発明によれば、多少の不良セルがあ
っても、必要とする条件を満たせば良品と判定されるメ
モリデバイスの部分良品判定において、バッファメモリ
を持つことにより、不良解析メモリは低速で大容量のメ
モリデバイスを使用することができ、かつ書き込みサイ
クルがテストサイクルより遅くても、不良解析を行うこ
とができる。

【図面の簡単な説明】

【図１】この発明による不良判定データ書き込み装置の
構成図である。

【図２】図１のバッファメモリ３の実施例回路図であ
る。

【図３】従来技術による不良判定データ書き込み装置の
構成図である。

【符号の説明】

１ パターン発生回路 ２ 判定回路 ３ バッファメモリ ３Ａ メモリ ４ 不良解析メモリ ５ 不良解析メモリ ６ メモリインターリーブ制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレス信号(11)を出力するパターン発
   生回路(1) と、メモリデバイスの出力を入力とし、期待
   値と比較してデータの良否を判定し、不良判定データ(1
   2)を出力する判定回路(2) と、パターン発生回路(1) の
   アドレス信号(11)と判定回路(2) の不良判定データ(12)
   を入力する不良解析メモリを備える不良判定データ書き
   込み装置において、 アドレス信号(11)と不良判定データ(12)をＤ_IN端子に接
   続し、メモリライト信号(31)によりアドレス信号(11)と
   不良判定データ(12)を書き込むとともに、エンプティフ
   ラグ(33)を「Ｈ」にし、書き込まれるデータ数がオーバ
   ーフローになるとフルフラグ(34)を「Ｌ」にするバッフ
   ァメモリ(3) と、 バッファメモリ(3) のエンプティフラグ(33)を検出し、
   アドレス信号(13)とフェイルデータ(14)を書き込み、フ
   ルフラグ(34)が「Ｌ」になるとフェイルデータの書き込
   みを中止する、テストサイクルより書き込みサイクルが
   低速の不良解析メモリ(4) を備えることを特徴とする不
   良判定データ書き込み装置。