JPH0362245A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0362245A JPH0362245A JP1198214A JP19821489A JPH0362245A JP H0362245 A JPH0362245 A JP H0362245A JP 1198214 A JP1198214 A JP 1198214A JP 19821489 A JP19821489 A JP 19821489A JP H0362245 A JPH0362245 A JP H0362245A
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- JP
- Japan
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- ram
- buffer group
- data
- input
- semiconductor integrated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000012360 testing method Methods 0.000 abstract description 5
- 238000012856 packing Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012795 verification Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に利用され、特に、ＲＡＭ（ラ
ンダムアクセスメモリ）ブロックと論理回路とを有する
半導体集積回路に関する。
ンダムアクセスメモリ）ブロックと論理回路とを有する
半導体集積回路に関する。
〔概要３
本発明は、複数のＲＡＭブロックを含む半導体集積回路
において、 当該ＲＡＭプロ８、ツタの出力データが他方のＲＡＭブ
ロックの入力データとなるように接続されたＲＡＭブロ
ックを含むことにより、 試験専用ピン数を少なくシ、実装面積の縮小とコスト低
減を図ったものである。
において、 当該ＲＡＭプロ８、ツタの出力データが他方のＲＡＭブ
ロックの入力データとなるように接続されたＲＡＭブロ
ックを含むことにより、 試験専用ピン数を少なくシ、実装面積の縮小とコスト低
減を図ったものである。
近年の半導体集積回路技術の向上により、ＬＳＩの大規
模化および複合化が進んでいる。それに伴い、試験技術
の簡易化および効率化が製品の信頼性およびコストを決
める重要な要因となってきており、その一つの手段とし
て回路分割法が広く用いられている。回路分割法は、大
規模な集積回路をＲＡＭおよびＲＯＭ等の機能ブロック
に分割し、回路全体の機能検証とは別に、分割したブロ
ックごとの機能検証を行うものである。よって複数のＲ
ＡＭブロックを試験する場合、従来は各々のＲＡＭブロ
ックを外部端子にダイレクトアクセスしていたので、Ｒ
ＡＭブロックの入出力本数分、新たに試験専用ピンを必
要としていた。
模化および複合化が進んでいる。それに伴い、試験技術
の簡易化および効率化が製品の信頼性およびコストを決
める重要な要因となってきており、その一つの手段とし
て回路分割法が広く用いられている。回路分割法は、大
規模な集積回路をＲＡＭおよびＲＯＭ等の機能ブロック
に分割し、回路全体の機能検証とは別に、分割したブロ
ックごとの機能検証を行うものである。よって複数のＲ
ＡＭブロックを試験する場合、従来は各々のＲＡＭブロ
ックを外部端子にダイレクトアクセスしていたので、Ｒ
ＡＭブロックの入出力本数分、新たに試験専用ピンを必
要としていた。
前述した従来の半導体集積回路は、ＲＡＭブロックの入
出力ピン数に対応して、多数の試験専用ピンを設定しな
ければならないので、搭載パッケージが多ピン化し、そ
れに伴い実装面積の増大を招き、コストに多大なる影響
を与える欠点があった。
出力ピン数に対応して、多数の試験専用ピンを設定しな
ければならないので、搭載パッケージが多ピン化し、そ
れに伴い実装面積の増大を招き、コストに多大なる影響
を与える欠点があった。
本発明の目的は、前記の欠点を除去することにより、試
験専用ピンの数を減らし、実装面積の増大を抑えコスト
を低減できる半導体集積回路を提供することにある。
験専用ピンの数を減らし、実装面積の増大を抑えコスト
を低減できる半導体集積回路を提供することにある。
本発明は、複数のＲＡＭブロックを含む半導体集積回路
において、前記ＲＡＭブロックは、その出力データが他
方のＲＡＭブロックの入力データとなるように接続され
たＲＡＭブロックを含むことを特徴とする。
において、前記ＲＡＭブロックは、その出力データが他
方のＲＡＭブロックの入力データとなるように接続され
たＲＡＭブロックを含むことを特徴とする。
出力データが他のＲＡＭの入力データとなるように接続
されたＲＡＭ （Ｉ）と、このＲＡＭの出力データが入
力れるＲＡＭ （ｎ）とでは、ＲＡＭ（１）は出力デー
タ用の試験専用ピンが、ＲＡＭ（ＩＩ）では入力データ
用の試験専用ピンが共に不用となる。
されたＲＡＭ （Ｉ）と、このＲＡＭの出力データが入
力れるＲＡＭ （ｎ）とでは、ＲＡＭ（１）は出力デー
タ用の試験専用ピンが、ＲＡＭ（ＩＩ）では入力データ
用の試験専用ピンが共に不用となる。
従って、搭載パッケージのピン数が少なくなり、それに
伴い実装面積も減少し、コスト低減を図ることが可能と
なる。
伴い実装面積も減少し、コスト低減を図ることが可能と
なる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示すブロック構成
図で、同−構成のＲＡＭを二つ含む場合を示す。
図で、同−構成のＲＡＭを二つ含む場合を示す。
本第−実施例の半導体集積回路１１は、論理回路部１２
と、同−構成のＲＡＭ （Ｉ）１３ と、ＲＡＭ （■
）１４とを含み、本発明の特徴とするところの、ＲＡＭ
（１）１３の出力データ２１はＲＡＭ （ＩＩ）の入
力データとなるように接続されている。
と、同−構成のＲＡＭ （Ｉ）１３ と、ＲＡＭ （■
）１４とを含み、本発明の特徴とするところの、ＲＡＭ
（１）１３の出力データ２１はＲＡＭ （ＩＩ）の入
力データとなるように接続されている。
そして、ＲＡＭ （Ｉ）１３には、アドレスバッファ群
１５、Ｒ／Ｗ （読出し／書込み〉バッファ群１６およ
び入力データバッファ群１７が接続され、ＲＡＭ （Ｉ
Ｉ）１４には、アドレスバッファ群１８、Ｒ／Ｗバッフ
ァ群１９および出力バッファ群２０が接続される。
１５、Ｒ／Ｗ （読出し／書込み〉バッファ群１６およ
び入力データバッファ群１７が接続され、ＲＡＭ （Ｉ
Ｉ）１４には、アドレスバッファ群１８、Ｒ／Ｗバッフ
ァ群１９および出力バッファ群２０が接続される。
次に、本第−実施例の動作について説明する。
ＲＡＭ （Ｉ）１３の入力データはアドレスバッファ群
１５とＲ／Ｗバッファ群１群上６制御され、入力バッフ
ァ群１７よりＲＡＭ （ＩＨ３内部に蓄積される。ＲＡ
Ｍ （１）１３の出力データ２１はＲＡＭ （ＩＩ）１
４０入力ビツト群に接続されており、アドレスバッファ
群１８とＲ／Ｗバッファ群１９とで制御することにより
、ＲＡＭ（１）１３と同一データがＲＡＭ（Ｉｔ）１４
に蓄積されることになる。
１５とＲ／Ｗバッファ群１群上６制御され、入力バッフ
ァ群１７よりＲＡＭ （ＩＨ３内部に蓄積される。ＲＡ
Ｍ （１）１３の出力データ２１はＲＡＭ （ＩＩ）１
４０入力ビツト群に接続されており、アドレスバッファ
群１８とＲ／Ｗバッファ群１９とで制御することにより
、ＲＡＭ（１）１３と同一データがＲＡＭ（Ｉｔ）１４
に蓄積されることになる。
この蓄積データは出力バッファ群２０で観測され、もし
ＲＡＭ（Ｉ）１３および（Ｉｔ）１４とも故障がなけれ
ば、入力バッファ群１７と同一のデータになることより
、ＲＡＭの機能検証を行う。
ＲＡＭ（Ｉ）１３および（Ｉｔ）１４とも故障がなけれ
ば、入力バッファ群１７と同一のデータになることより
、ＲＡＭの機能検証を行う。
以上のように、少なくともＲＡＭ （Ｉ）の出力ビツト
本数とＲＡＭ （ｎ）の入力ビット本数の分だけ、試験
専用ピンが削減できる。
本数とＲＡＭ （ｎ）の入力ビット本数の分だけ、試験
専用ピンが削減できる。
第２図は本発明の第二発明の要部を示すブロック構成図
で、異種構成のＲＡＭを二つ含む場合である。
で、異種構成のＲＡＭを二つ含む場合である。
本第二実施例の半導体集積回路３１は、論理回路部３２
と、異種構成のＲＡＭ （Ｉ）３３とＲＡＭ （ＩＩ）
３４とを含み、本発明の特徴とするところの、ＲＡＭ（
Ｉ）３３の出力データ４１はＲＡＭ （ｎ）３４にパラ
レルに入力されるように接続されている。
と、異種構成のＲＡＭ （Ｉ）３３とＲＡＭ （ＩＩ）
３４とを含み、本発明の特徴とするところの、ＲＡＭ（
Ｉ）３３の出力データ４１はＲＡＭ （ｎ）３４にパラ
レルに入力されるように接続されている。
そして、ＲＡＭ （１）３３には、アドレスバッファ群
３５、Ｒ／Ｗバッファ群３６および入力データバッファ
群３７が接続され、ＲＡＭ （ｎ）３４にはアドレスバ
ッファ群３８、Ｒ／Ｗバッファ群３９オヨヒ出力バッフ
ァ群４０が接続される。
３５、Ｒ／Ｗバッファ群３６および入力データバッファ
群３７が接続され、ＲＡＭ （ｎ）３４にはアドレスバ
ッファ群３８、Ｒ／Ｗバッファ群３９オヨヒ出力バッフ
ァ群４０が接続される。
すなわち、本第二実施例は、ＲＡＭ（１）３３の出力デ
ータをＲＡＭ （Ｉｔ）３４にパラレルに入力するほか
は第一実施例と同じ構成であり、第一実施例と同様に、
出力バッファ群４０において、期待値に対する照合を行
うことにより、ＲＡＭ（Ｉ）３３およびＲＡＭ （ｎ）
３４の良否判定ができる。
ータをＲＡＭ （Ｉｔ）３４にパラレルに入力するほか
は第一実施例と同じ構成であり、第一実施例と同様に、
出力バッファ群４０において、期待値に対する照合を行
うことにより、ＲＡＭ（Ｉ）３３およびＲＡＭ （ｎ）
３４の良否判定ができる。
以上説明したように、本発明は、複数のＲＡＭブロック
の一方の出力データを、他方の入力データに使用するこ
とにより、試験専用ピンを削減でき、実装面積を減少し
コストを低減できこる効果がある。
の一方の出力データを、他方の入力データに使用するこ
とにより、試験専用ピンを削減でき、実装面積を減少し
コストを低減できこる効果がある。
第１図は本発明の第一実施例を示すブロック構成図。
第２図は本発明の第二実施例を示すブロック構成図。
１１．３１・・・半導体集積回路、１２．３２・・・論
理回路部、１５．１８．３５．３８・・・アドレスバッ
ファ群、１６．１９．３６．３９・・・Ｒ／Ｗバッファ
群、１７．３７・・・入力データバッファ群、２０．４
０・・・出力バッファ群、２Ｌ ４１・・・出力データ
。
理回路部、１５．１８．３５．３８・・・アドレスバッ
ファ群、１６．１９．３６．３９・・・Ｒ／Ｗバッファ
群、１７．３７・・・入力データバッファ群、２０．４
０・・・出力バッファ群、２Ｌ ４１・・・出力データ
。
Claims (1)
- 【特許請求の範囲】 １、複数のＲＡＭブロックを含む半導体集積回路におい
て、 前記ＲＡＭブロックは、その出力データが他方のＲＡＭ
ブロックの入力データとなるように接続されたＲＡＭブ
ロックを含む ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198214A JPH0362245A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198214A JPH0362245A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362245A true JPH0362245A (ja) | 1991-03-18 |
Family
ID=16387391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198214A Pending JPH0362245A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| WO2012137340A1 (ja) * | 2011-04-07 | 2012-10-11 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
| JP2013196713A (ja) * | 2012-03-16 | 2013-09-30 | Fujitsu Semiconductor Ltd | 半導体装置の試験方法 |
-
1989
- 1989-07-31 JP JP1198214A patent/JPH0362245A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| WO2012137340A1 (ja) * | 2011-04-07 | 2012-10-11 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
| JPWO2012137340A1 (ja) * | 2011-04-07 | 2014-07-28 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
| JP2013196713A (ja) * | 2012-03-16 | 2013-09-30 | Fujitsu Semiconductor Ltd | 半導体装置の試験方法 |
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