JPH05250205A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
- Publication number
- JPH05250205A JPH05250205A JP31592891A JP31592891A JPH05250205A JP H05250205 A JPH05250205 A JP H05250205A JP 31592891 A JP31592891 A JP 31592891A JP 31592891 A JP31592891 A JP 31592891A JP H05250205 A JPH05250205 A JP H05250205A
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Abstract
(57)【要約】
【構成】内蔵ＲＯＭ部１の出力する読出データＤａ〜Ｄ
ｄはそれぞれ４ｂｉｔの内部パラレルバスＢＡ〜ＢＤを
介してデータ処理回路２Ａに入力されている。データ処
理回路２Ａは４ｂｉｔの４本で１６ｂｉｔのパラレル入
力を持つことになる。データ処理回路２Ａはパラレル入
力データＤａ〜Ｄｄを演算し、情報量を減らして出力用
内部バス４を介して入出力ポート３に出力する。 【効果】ＲＯＭのテスト時間を短縮できる、また、デー
タ出力用のＰＩＮを大きく増やすことなくＲＯＭのデー
タを複数の領域からパラレルにＤＵＭＰすることができ
る。
ｄはそれぞれ４ｂｉｔの内部パラレルバスＢＡ〜ＢＤを
介してデータ処理回路２Ａに入力されている。データ処
理回路２Ａは４ｂｉｔの４本で１６ｂｉｔのパラレル入
力を持つことになる。データ処理回路２Ａはパラレル入
力データＤａ〜Ｄｄを演算し、情報量を減らして出力用
内部バス４を介して入出力ポート３に出力する。 【効果】ＲＯＭのテスト時間を短縮できる、また、デー
タ出力用のＰＩＮを大きく増やすことなくＲＯＭのデー
タを複数の領域からパラレルにＤＵＭＰすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路に
関し、特に内蔵するＲＯＭのテスト回路に関する。
関し、特に内蔵するＲＯＭのテスト回路に関する。
【０００２】
【従来の技術】従来の半導体メモリ集積回路の一例を図
３のブロック図を用いて説明する。半導体メモリ集積回
路に内蔵されている内蔵ＲＯＭ部１ａの読出データＤｒ
は出力用内部バス４ｂを介して入出力ポート３に入力さ
れている。テストされるメモリ集積回路は、テストモー
ドでＤＵＭＰ・ＲＯＭの状態に入ると、ＲＯＭ部１ａか
ら逐次１番地づつＤＵＭＰされ、内部バス４ｂと入出力
ポート３を介しメモリ集積回路の外部に出力されてい
る。
３のブロック図を用いて説明する。半導体メモリ集積回
路に内蔵されている内蔵ＲＯＭ部１ａの読出データＤｒ
は出力用内部バス４ｂを介して入出力ポート３に入力さ
れている。テストされるメモリ集積回路は、テストモー
ドでＤＵＭＰ・ＲＯＭの状態に入ると、ＲＯＭ部１ａか
ら逐次１番地づつＤＵＭＰされ、内部バス４ｂと入出力
ポート３を介しメモリ集積回路の外部に出力されてい
る。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
メモリ集積回路では、テストの対象となるＲＯＭ部を逐
次１番地づつＤＵＭＰしていたので、ＲＯＭ部のメモリ
容量が大きくなるほどテスト時間が長くなり、テスト効
率が悪く生産性に欠けるこという欠点があった。
メモリ集積回路では、テストの対象となるＲＯＭ部を逐
次１番地づつＤＵＭＰしていたので、ＲＯＭ部のメモリ
容量が大きくなるほどテスト時間が長くなり、テスト効
率が悪く生産性に欠けるこという欠点があった。
【０００４】
【課題を解決するための手段】本発明の半導体メモリ集
積回路は、内蔵されている被テストＲＯＭ部のメモリデ
ータを入出力ポートを介して外部に読出してテストする
半導体メモリ集積回路において、前記被テストＲＯＭが
複数の領域に分割されて、各々の前記領域からメモリデ
ータを同時に読出して出力し、該出力した読出データを
論理演算し低ビットデータを出力するデータ処理回路を
有して構成されている。
積回路は、内蔵されている被テストＲＯＭ部のメモリデ
ータを入出力ポートを介して外部に読出してテストする
半導体メモリ集積回路において、前記被テストＲＯＭが
複数の領域に分割されて、各々の前記領域からメモリデ
ータを同時に読出して出力し、該出力した読出データを
論理演算し低ビットデータを出力するデータ処理回路を
有して構成されている。
【０００５】
【実施例】次に本発明について図を参照して説明する。
図１は、本発明の第１の実施例を示すブロック図であ
る。図１では説明を簡単にするために、１番地あたり４
ｂｉｔのデータを格納する半導体メモリ集積回路内のテ
ストされるＲＯＭのブロック図を示してある。内蔵ＲＯ
Ｍ部１の出力する読出データＤａ〜Ｄｄはそれぞれ４ｂ
ｉｔの内部パラレルバスＢＡ〜ＢＤを介してデータ処理
回路２Ａに入力されている。
図１は、本発明の第１の実施例を示すブロック図であ
る。図１では説明を簡単にするために、１番地あたり４
ｂｉｔのデータを格納する半導体メモリ集積回路内のテ
ストされるＲＯＭのブロック図を示してある。内蔵ＲＯ
Ｍ部１の出力する読出データＤａ〜Ｄｄはそれぞれ４ｂ
ｉｔの内部パラレルバスＢＡ〜ＢＤを介してデータ処理
回路２Ａに入力されている。
【０００６】データ処理回路２Ａは４ｂｉｔの４本で１
６ｂｉｔのパラレル入力を持つことになる。データ処理
回路２Ａはパラレル入力データＤａ〜Ｄｄを演算し、情
報量を減らして出力用内部バス４を介して入出力ポート
３に出力する。
６ｂｉｔのパラレル入力を持つことになる。データ処理
回路２Ａはパラレル入力データＤａ〜Ｄｄを演算し、情
報量を減らして出力用内部バス４を介して入出力ポート
３に出力する。
【０００７】本実施例では１６ｂｉｔのパラレル入力Ｄ
ａ〜Ｄｄは次のように処理される。ＲＯＭ部１のＲＯＭ
−Ａの出力する読出データＤａとＲＯＭ−Ｂの読出デー
タＤｂを初段ＡＮＤ部２Ａ１を用いて加算し、その論理
和にＲＯＭ−Ｃの読出データＤｃを次段ＡＮＤ部２Ａ２
を用いて加算する、更にその論理和にＲＯＭ−Ｄの読出
データＤｄを３段ＡＮＤ部２Ａ３を用いて加算してデー
タ６ｂｉｔに減らし、データ処理回路２Ａから出力内部
バスチと入出力ポート３を介して読出データＤＲをパラ
レルに半導体集積回路外部に出力さる。
ａ〜Ｄｄは次のように処理される。ＲＯＭ部１のＲＯＭ
−Ａの出力する読出データＤａとＲＯＭ−Ｂの読出デー
タＤｂを初段ＡＮＤ部２Ａ１を用いて加算し、その論理
和にＲＯＭ−Ｃの読出データＤｃを次段ＡＮＤ部２Ａ２
を用いて加算する、更にその論理和にＲＯＭ−Ｄの読出
データＤｄを３段ＡＮＤ部２Ａ３を用いて加算してデー
タ６ｂｉｔに減らし、データ処理回路２Ａから出力内部
バスチと入出力ポート３を介して読出データＤＲをパラ
レルに半導体集積回路外部に出力さる。
【０００８】その結果、メモリ集積回路に内蔵されてい
るＲＯＭ部１のメモリテストは４番地分が同時にＤＵＭ
Ｐできることから、ＲＯＭ部１のテスト時間を従来の１
／４程度に短縮できる。
るＲＯＭ部１のメモリテストは４番地分が同時にＤＵＭ
Ｐできることから、ＲＯＭ部１のテスト時間を従来の１
／４程度に短縮できる。
【０００９】図２は本発明の第２の実施例を示すブロッ
ク図で、第１の実施例との相違点は、データ処理回路２
Ｂとして排他的論理和（ＸＯＲ）ゲートを用いているこ
とである。図１と同じく内蔵ＲＯＭ部１の読出データＤ
ａ〜Ｄｄはそれぞれ４ｂｉｔの内部パラレルバスＢＡ〜
ＢＤを介してデータ処理回路２Ｂに入力されている。
ク図で、第１の実施例との相違点は、データ処理回路２
Ｂとして排他的論理和（ＸＯＲ）ゲートを用いているこ
とである。図１と同じく内蔵ＲＯＭ部１の読出データＤ
ａ〜Ｄｄはそれぞれ４ｂｉｔの内部パラレルバスＢＡ〜
ＢＤを介してデータ処理回路２Ｂに入力されている。
【００１０】本実施例ではデータ処理回路２Ｂのデータ
処理方法はＲＯＭ−Ａ，ＲＯＭ−Ｂ，ＲＯＭ−Ｃ，ＲＯ
Ｍ−Ｄのそれぞれ出力する読出データＤａ，Ｄｂ，Ｄ
ｃ，Ｄｄをデータ処理回路２Ｂ内の初段ＸＯＲ部２Ｂ１
の入力とし、各ＸＯＲゲートＸＯＲの出力データ終段Ｘ
ＯＲ部２Ｂ２の出力にしている。
処理方法はＲＯＭ−Ａ，ＲＯＭ−Ｂ，ＲＯＭ−Ｃ，ＲＯ
Ｍ−Ｄのそれぞれ出力する読出データＤａ，Ｄｂ，Ｄ
ｃ，Ｄｄをデータ処理回路２Ｂ内の初段ＸＯＲ部２Ｂ１
の入力とし、各ＸＯＲゲートＸＯＲの出力データ終段Ｘ
ＯＲ部２Ｂ２の出力にしている。
【００１１】この論理処理を行うことで読出データＤａ
〜Ｄｄを４ｂｉｔに減らし、データ処理回路２Ｂ１から
出力する。データ処理回路２Ｂ１の出力データは出力用
内部データバス４ａを介し入出力ポート３に入力し、半
導体メモリ集積回路の外部に出力される。第１の実施例
と同様にメモリ集積回路に内蔵されているＲＯＭ部１の
メモリデータを４番地分が同時にＤＵＭＰできることか
らＲＯＭ部のテスト時間を従来の１／４程度に短縮でき
る。
〜Ｄｄを４ｂｉｔに減らし、データ処理回路２Ｂ１から
出力する。データ処理回路２Ｂ１の出力データは出力用
内部データバス４ａを介し入出力ポート３に入力し、半
導体メモリ集積回路の外部に出力される。第１の実施例
と同様にメモリ集積回路に内蔵されているＲＯＭ部１の
メモリデータを４番地分が同時にＤＵＭＰできることか
らＲＯＭ部のテスト時間を従来の１／４程度に短縮でき
る。
【００１２】
【発明の効果】以上説明したように本発明は、ＤＵＭＰ
するＲＯＭを複数の領域に分け、それぞれに出力用パラ
レルデータバスを設けることにより、ＲＯＭのテスト時
間を短縮できる効果がある。また、データ処理回路で出
力したＲＯＭデータの情報量を減らし、集積回路外部に
出力するため、データ出力用のＰＩＮを大きく増やすこ
となくＲＯＭのデータを複数の領域からパラレルにＤＵ
ＭＰすることができる効果がある。
するＲＯＭを複数の領域に分け、それぞれに出力用パラ
レルデータバスを設けることにより、ＲＯＭのテスト時
間を短縮できる効果がある。また、データ処理回路で出
力したＲＯＭデータの情報量を減らし、集積回路外部に
出力するため、データ出力用のＰＩＮを大きく増やすこ
となくＲＯＭのデータを複数の領域からパラレルにＤＵ
ＭＰすることができる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来の半導体メモリ集積回路の一例のブロック
図である。
図である。
１ 内蔵ＲＯＭ部 ＢＡ〜ＢＤ 内部パラレル ２Ａ，２Ｂ データ処理回路 ２Ａ１ 初段ＡＮＤ部 ２Ａ２ 次段ＡＮＤ部 ２Ａ３ ３段ＡＮＤ部 ２Ｂ１ 初段ＸＯＲ部 ２Ｂ２ 終段ＸＯＲ部 ＡＮＤ ＡＮＤゲート ＸＯＲ ＸＯＲゲート ３，３ａ 入出力ポート ４，４ａ 出力用内部バス
Claims (1)
- 【請求項１】 内蔵されている被テストＲＯＭ部のメモ
リデータを入出力ポートを介して外部に読出してテスト
する半導体メモリ集積回路において、前記被テストＲＯ
Ｍが複数の領域に分割されて、各々の前記領域からメモ
リデータを同時に読出して出力し、該出力した読出デー
タを論理演算し低ビットデータを出力するデータ処理回
路を有することを特徴とする半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31592891A JPH05250205A (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31592891A JPH05250205A (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250205A true JPH05250205A (ja) | 1993-09-28 |
Family
ID=18071293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31592891A Withdrawn JPH05250205A (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250205A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184645A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体集積回路及びそのテスト方法 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
-
1991
- 1991-11-29 JP JP31592891A patent/JPH05250205A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184645A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体集積回路及びそのテスト方法 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
| JP4521922B2 (ja) * | 2000-03-17 | 2010-08-11 | Ｏｋｉセミコンダクタ株式会社 | 組み込み型メモリ試験回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |