JPH04148258A - バス線試験方法および該方法を実施する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数ビットのバス線の個々のビットの断線、および、ビ
ット間の短絡について試験するバス線試験方法に関し、 個々のビットの断線、および、全てのビット間の短絡を
短時間で高い信頼性を以て試験することができるように
することを目的とし、 試験対象の複数ｍビットのバス線に接続し、該バス線の
各ビットのデータを書き込み、また、書き込んだ各ビッ
トのデータを、再び、該バス線の元の各ビットに読み出
すことができるビットデータ保持手段が設けられ、同時
に前記複数ｍのビットのバス線を介して所定のビットパ
ターンを前記ビットデータ保持手段に書き込む第１のス
テップと、前記ビットデータ保持手段に書き込まれたビ
ットパターンを同時に前記複数ｍのビットのバス線を介
して読み出す第２のステップと、前記所定のビットパタ
ーンと前記読み出したビットパターンとを比較する第３
のステップとを有し、複数の種類の前記所定のビットパ
ターンに対して前記第１の〜第３のステップを行うこと
により、前記複数ｍビットのバス線の個々のビットの断
線、および、ビット間の短絡について試験するバス線試
験方法において、前記試験対象のバスのビット数ｍが２
”−’＜ｍ≦２″（ｎは整数）であるときには、前記所
定のビットパターンの数はｎ＋１であり、該ｎ＋１種類
のパターンをそれぞれパターンｉ（ｉ＝１〜ｎ＋１）で
示すとき、パターンｉ　　（ｉ＝１〜ｎ〉の前記バスの
３番目のビット（０≦Ｊ≦ｍ−１）に対応する値が、Ｊ
を２進数で表したときの１桁目の値に等しくなり、パタ
ーンｎ＋１の該バスの０番目のビットに対応する値は１
であって、１〜ｍ−１番目のビットは０であり、前記バ
スのビットの番号付けの順序は任意であるように構成す
る。

〔産業上の利用分野〕

本発明は、複数ビットのバス線の個々のビットの断線、
および、ビット間の短絡について試験するバス線試験方
法に関する。

近年のデータ処理ンステムおよびデータ通信システムに
おいては、高い信頼性が要求されている。

このため、ＣＰＵがメモリやレジスタ等をアクセスする
際に、（データ）バス線に個々のビットの断線、および
、ビット間の短絡等があってはならない。そのため、（
データ）バス線の個々のビットの断線、および、ビット
間の短絡等について高い精度で高速に試験することが要
求されている。

〔従来の技術および発明が解決しようとする課題〕（デ
ータ）バス線の個々のビットの断線、および、ビット間
の短絡等について試験するためには、例えば、第４図に
示されるように、ＣＰＵ３２から試験対象の（データ）
バス線３１を介して、該（データ）バス線３１の各ビッ
トのデータを書き込み、また、書き込んだ各ビットのデ
ータを、再び、該バス線３１の元の各ビットに読み出す
ことができるレジスタ３０（またはメモリ）が設けられ
る。ＣＰＵ３２は、所定の複数の試験パターンを出力し
て、上記のバス線３１を介してレジスタ３０の対応する
ビットに書き込むように制御し、書き込んだ各ビットの
データを、再び、該バス線３１の元の各ビットを介して
読み出す。そして、このとき、先にレジスタ３１に書き
込んだビットと、レジスタ３１から読み出した対応する
ビットとを、それぞれ比較し、一致することを検証する
。

第５図は、従来のバス線試験において使用される１６ビ
ツトのバス線試験パターンの１例を示すものである。第
５図の方法においては、４つの試験パターン１〜４によ
って試験が行われる。試験パターン１においては、偶数
Ｎｏ、のビットは０、奇数Ｎｏ、のビットは１；試験パ
ターン２においては、偶数Ｎｏ、のビットは１、奇数Ｎ
ｏ、のビットは０；試験パターン３はオール１；そして
、試験パターン４はオールＯである。

上記の試験パターン１〜４によっては、隣合うビット間
の短絡、および、各ビットの断線に関する検証のみが行
い得る。したがって、例えば、２ビツト以上離れたビッ
ト間の短絡等は検証できないので、信頼性に欠けるとい
う問題があった。

第６図は、従来のバス線試験において使用される１６ビ
ツトのバス線試験パターンの他の例を示すものである。

第６図の方法においては、１６ビツトのそれぞれ１ビツ
トのみが１となり、他の全てのビットが０となる１６種
類のパターン１〜１６による試験が行われる。

上記の試験パターン１〜１６によっては、全てのビット
間の短絡、および、各ビットの断線に関する検証が行い
得る。しかしながら、この試験パターンを用いる場合、
バスのビット数に等しい数の試験パターンによって試験
を行う必要があり、試験時間が長くかかるという問題が
あった。

本発明は、上記の問題点に鑑み、なされたもので、個々
のビットの断線、および、全てのビット間の短絡を短時
間で高い信頼性を以て試験することができるバス線試験
方法を提供することを目的とするものである。

〔課題を解決するための手段〕

第１Ａ図は本発明におけるバス線試験装置の基本構成を
示す図である。

第１Ａ図に示されるように、バス線試験装置は、ビット
データ保持手段１と、書き込み手段３と、読み出し手段
４と、比較手段５と、バス線試験制御手段６とを有して
なる。

ビットデータ保持手段１は、試験対象の複数ｍビットの
バス線２に接続し、該バス線２の各ビットのデータを書
き込み、また、書き込んだ各ビットのデータを、再び、
該バス線２の元の各ビットに読み出すことができるもの
である。

書き込み手段３は、同時に前記複数ｍのビットのバス線
２を介して所定のビットパターンを前記ビットデータ保
持手段に書き込む。

読み出し手段４は、前記ビットデータ保持手段に書き込
まれたビットパターンを同時に前記複数ｍのビットのバ
ス線を介して読み出す。

比較手段５と、前記所定のビットパターンと前記読み出
したビットパターンとを比較する。

バス線試験制御手段６は、複数の種類の前記所定のビッ
トパターンに対して、前記書き込み手段３、読み出し手
段４、および、比較手段５を動作させて、前記複数ｍビ
ットのバス線の個々のビットの断線、および、ビット間
の短絡について試験する。

第１Ｂ図は本発明における試験パターンの一般形を示す
図である。

第１Ｂ図に示されるように、本発明においては、前記試
験対象のバス線２のビット数ｍが２ｈ−１＜ｍ≦２″（
ｎは整数）であるときには、前記所定のビットパターン
の数はｎ＋１であり、該ｎ＋１種類のパターンをそれぞ
れパターンｉ　　（ｉ＝１〜ｎ＋１）で示すとき、パタ
ーン１（ｉ＝ｌ　〜ｎ）の前記バス線の３番目のビット
（０≦ｊ≦ｍ−１）に対応する値が、Ｊを２進数で表し
たときの１桁目の値に等しくなる。また、パターンｎ＋
ｌの該バス線の０番目のビットに対応する値は１であっ
て、１〜ｍ−１番目のビットは０である。尚、上記のバ
ス線２０ビットの番号付けの順序は任意である。すなわ
ち、例えば、１６ビツトのバス線を任意の順で０番目の
ビット、１番目のビット。

・・ｍ−１番目のビットとしてよい。

上記のバス線試験装置を使用してを行う本発明のバス線
試験方法においては、 同時に前記複数ｍのビットのバス線２を介して所定のビ
ットパターンを前記ビットデータ保持手段１に書き込む
第１のステップと、 前記ビットデータ保持手段１に書き込まれたビットパタ
ーンを同時に前記複数ｍのビットのバス線２を介して読
み出す第２のステップと、前記所定のビットパターンと
前記読み出したビットパターンとを比較する第３のステ
ップとを有し、 複数の種類の前記所定のビットパターンに対して前記第
１の〜第３のステップを行うことにより、前記複数ｍビ
ットのバス線の個々のビットの断線、および、ビット間
の短絡について試験する。

〔作用〕

第１Ｂ図に示されるｎ＋１のパターンでは、バス線２の
全ての異なる２ビツトの組に対して一方が０データ他方
が１となる設定が、パターン１〜ｎの何れかに含まれて
おり、これにより、バス線２の全ての異なる２ビツトの
組に対して短絡に関する検証が行い得る。

また、ピッ）Ｎｏ、１〜ｍ−２の各ビットについて、該
ビットが１となるパターン、および、０となるパターン
が、それぞれ、パターン１〜ｎの何れかに含まれている
。また、ピッ）Ｎｏ、０が０となり、ビットＮｏ、ｍ−
２が１となるパターンが、それぞれ、パターン１〜ｎの
何れかに含まれている。そして、パターンｎ＋１では、
ビットＮ０００が１となり、ビットＮｏ、ｍ−１が０と
なる。こうして、全てのビットについて断線の検証が行
い得る。すなわち、信頼性の高い試験が行い得る。

第１Ｂ図のパターンによれば、試験対象のバス線２のビ
ット数ｍとパターンの数ｎ＋ｌとの間には、２″−’＜
ｍ＝２”　（ｎは整数）の関係があり、パターンの数は
ｎ＋１＜　（ｌｏｇｍ／ｌｏｇ２）＋２≦ｎ＋２となる
。例えば、ｍ＝１６のときは、ｎ＋１＜５≦ｎ＋２から
ｎ＋ｌ＝５となって、従来の第６図のパターンに比較し
てパターン数が大幅に減少し、試験時間が短縮される。

〔実施例〕

第２図は、第１Ｂ図においてｍ＝１６としたときの試験
用ビットパターンを示すものである。各パターンの右側
には、それぞれのパターンを１６進数で示している。

そして、第３図は、本発明の実施例（ｍ＝１６としたと
き）における試験手順を示すものである。

本実施例においては、第４図の構成を使用する。

ステップ１１においては、第２図のパターン１を第４図
のレジスタ３０に書き込む。そして、ステップ１２にお
いて、レジスタ３０に書き込んだパターンを読み出して
、ステップ１３にふいて、元のパターン１と比較する。

もし、両者が等しくなければ、バス線３３に異常がある
ので、ステップ２６にてエラー処理を行う。

もし、両者が等しければ、ステップ１４にて、第２図の
パターン２を第４図のレジスタ３０に書き込む。そして
、ステップ１５において、レジスタ３０に書き込んだパ
ターンを読み出して、ステップ１６において、元のパタ
ーン２と比較する。

もし、両者が等しくなければ、バス線３３に異常がある
ので、ステップ２６にてエラー処理を行う。

もし、両者が等しければ、ステップ１７にて、第２図の
パターン３を第４図のレジスタ３０に書き込む。そして
、ステップ１８において、レジスタ３０に書き込んだパ
ターンを読み出して、ステップ１９において、元のパタ
ーン３と比較する。

もし、両者が等しくなければ、バス線３３に異常がある
ので、ステップ２６にてエラー処理を行う。

もし、両者が等しければ、ステップ２０にて、第２図の
パターン４を第４図のレジスタ３０に書き込む。そして
、ステップ２１において、レジスタ３０に書き込んだパ
ターンを読み出して、ステップ２２において、元のパタ
ーン４と比較する。

もし、両者が等しくなければ、バス線３３に異常がある
ので、ステップ２６にてエラー処理を行う。

もし、両者が等しければ、ステップ２３にて、第２図の
パターン５を第４図のレジスタ３０に書き込む。そして
、ステップ２４において、レジスタ３０に書き込んだパ
ターンを読み出して、ステップ２５において、元のパタ
ーン５と比較する。もし、両者が等しくなければ、バス
線３３に異常があるので、ステップ２６にてエラー処理
を行う。

もし、両者が等しければ、以上の処理によって、バス線
３３の全ての異なる２ビツトの組に対して短絡に関する
検証が行われ、全てのビットについて断線の検証が行わ
れたことになる。

〔発明の効果〕

本発明のバス線試験方法によれば、個々のビットの断線
、および、全てのビット間の短絡を短時間で高い信頼性
を以て試験することができる。

【図面の簡単な説明】

第１Ａ図は本発明におけるバス線試験装置の基本構成を
示す図、 第１Ｂ図は本発明における試験パターンの一般形を示す
図、 第２図は本発明の実施例における試験パターンを示す図
、 第３図は本発明の実施例における検証手順を示す図、 第４図はデータバス線の試験のための構成を示す図、 第５図は従来の試験パターンの１例を示す図、そして 第６図は従来の試験パターンの他の例を示す図である。 〔符号の説明〕

Claims (1)

1. 【特許請求の範囲】 １、試験対象の複数ｍビットのバス線（２）に接続し、
   該バス線（２）の各ビットのデータを書き込み、また、
   書き込んだ各ビットのデータを、再び、該バス線（２）
   の元の各ビットに読み出すことができるビットデータ保
   持手段（１）が設けられ、 同時に前記複数ｍのビットのバス線（２）を介して所定
   のビットパターンを前記ビットデータ保持手段（１）に
   書き込む第１のステップと、前記ビットデータ保持手段
   （１）に書き込まれたビットパターンを同時に前記複数
   ｍのビットのバス線（２）を介して読み出す第２のステ
   ップと、前記所定のビットパターンと前記読み出したビ
   ットパターンとを比較する第３のステップとを有し、 複数の種類の前記所定のビットパターンに対して前記第
   １の〜第３のステップを行うことにより、前記複数ｍビ
   ットのバス線（２）の個々のビットの断線、および、ビ
   ット間の短絡について試験するバス線試験方法において
   、 前記試験対象のバス線（２）のビット数ｍが２＾ｎ＾−
   ＾１＜ｍ≦２＾ｎ（ｎは整数）であるときには、前記所
   定のビットパターンの数はｎ＋１であり、該ｎ＋１種類
   のパターンをそれぞれパターンｉ（ｉ＝１〜ｎ＋１）で
   示すとき、パターンｉ（ｉ＝１〜ｎ）の前記バス線のｊ
   番目のビット（０≦ｊ≦ｍ−１）に対応する値が、ｊを
   ２進数で表したときのｉ桁目の値に等しくなり、パター
   ンｎ＋１の該バス線の０番目のビットに対応する値は１
   であって、１〜ｍ−１番目のビットは０であり、前記バ
   ス線のビットの番号付けの順序は任意であることを特徴
   とするバス線試験方法。 ２、試験対象の複数ｍビットのバス線（２）に接続し、
   該バス線（２）の各ビットのデータを書き込み、また、
   書き込んだ各ビットのデータを、再び、該バス線（２）
   の元の各ビットに読み出すことができるビットデータ保
   持手段（１）と、同時に前記複数ｍのビットのバス線（
   ２）を介して所定のビットパターンを前記ビットデータ
   保持手段（１）に書き込む書き込み手段（３）と、前記
   ビットデータ保持手段（１）に書き込まれたビットパタ
   ーンを同時に前記複数ｍのビットのバス線を介して読み
   出す読み出し手段（４）と、前記所定のビットパターン
   と前記読み出したビットパターンとを比較する比較手段
   （５）と、複数の種類の前記所定のビットパターンに対
   して、前記書き込み手段（３）、読み出し手段（４）、
   および、比較手段（５）を動作させて、前記複数ｍビッ
   トのバス線（２）の個々のビットの断線、および、ビッ
   ト間の短絡について試験するバス線試験制御手段（６）
   とを有してなるバス線試験装置において、 前記試験対象のバス線（２）のビット数ｍが２＾ｎ＾−
   ＾１＜ｍ≦２＾ｎ（ｎは整数）であるときには、前記所
   定のビットパターンの数はｎ＋１であり、該ｎ＋１種類
   のパターンをそれぞれパターンｉ（ｉ＝１〜ｎ＋１）で
   示すとき、パターンｉ（ｉ＝１〜ｎ）の前記バス線のｊ
   番目のビット（０≦ｊ≦ｍ−１）に対応する値が、ｊを
   ２進数で表したときのｉ桁目の値に等しくなり、パター
   ンｎ＋１の該バス線の０番目のビットに対応する値は１
   であって、１〜ｍ−１番目のビットは０であり、前記バ
   ス線（２）のビットの番号付けの順序は任意である請求
   項１記載の方法を実施するバス線試験装置。