JPS61116676A - 試験装置 - Google Patents
試験装置Info
- Publication number
- JPS61116676A JPS61116676A JP59219803A JP21980384A JPS61116676A JP S61116676 A JPS61116676 A JP S61116676A JP 59219803 A JP59219803 A JP 59219803A JP 21980384 A JP21980384 A JP 21980384A JP S61116676 A JPS61116676 A JP S61116676A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- data
- test
- test data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数の素子からなる複雑な論理回路の機能を検
査する几めに用いられるボードテスタやＬＳＩテスタ等
の試験機に関するものであって、試験用のデータ（パタ
ーンデータ）を試験機のパターンメモリへ格納する際の
制御に係るものであろう 〔従来の技術〕 ＬＳｉやボード（プリント板）等の多数の素子からなる
複雑な論理回路の機能を試験するには、各入力端子に同
時に試験用データ（パラレルテストデータ）を印加して
、そのときの出力が予めシュミレーションによって求め
ておいた正しいデータと一致するか否かを調べる方法や
、論理回路内の７リツプ７０ツブをゲートによって直列
に接続して、特定の入力端子から次々と試験用データ（
シリアルテストデータ）を送り込んで１．これを前記論
理回路内の各７リツプフロツプにセットして試験（スキ
ャンテスト）する方法などが採られる。
査する几めに用いられるボードテスタやＬＳＩテスタ等
の試験機に関するものであって、試験用のデータ（パタ
ーンデータ）を試験機のパターンメモリへ格納する際の
制御に係るものであろう 〔従来の技術〕 ＬＳｉやボード（プリント板）等の多数の素子からなる
複雑な論理回路の機能を試験するには、各入力端子に同
時に試験用データ（パラレルテストデータ）を印加して
、そのときの出力が予めシュミレーションによって求め
ておいた正しいデータと一致するか否かを調べる方法や
、論理回路内の７リツプ７０ツブをゲートによって直列
に接続して、特定の入力端子から次々と試験用データ（
シリアルテストデータ）を送り込んで１．これを前記論
理回路内の各７リツプフロツプにセットして試験（スキ
ャンテスト）する方法などが採られる。
そして、このような試験を行なう几めの専用の装置とし
てボードテスタやＬＳＩテスタがある。
てボードテスタやＬＳＩテスタがある。
これらのテスタは予め作成されて磁気テープ等の媒体に
記録されている試験用データ（パラレルテストデータお
よびシリアルテストデータ）を該磁気テープ等から読み
出して自装置に内蔵するメモリ（パターンメモリ）にロ
ードして、これを用いてボードやＬＳｉの試験を行なう
。
記録されている試験用データ（パラレルテストデータお
よびシリアルテストデータ）を該磁気テープ等から読み
出して自装置に内蔵するメモリ（パターンメモリ）にロ
ードして、これを用いてボードやＬＳｉの試験を行なう
。
前述の試験データは、通常、入出力データのパターンと
、１１ ｍｌ、＠□Ｊｌが確定しない回路の友めのマス
クパターンと、ハイインピーダンスの回路に対応するパ
ターンとの３通りのパターンのデータからなり、パター
ンメモリもこれらの各パターンのデータをそれぞれ格納
するように区分され次領域を持つ。
、１１ ｍｌ、＠□Ｊｌが確定しない回路の友めのマス
クパターンと、ハイインピーダンスの回路に対応するパ
ターンとの３通りのパターンのデータからなり、パター
ンメモリもこれらの各パターンのデータをそれぞれ格納
するように区分され次領域を持つ。
第３図は従来の試験装置における試験用パタ、−ノデー
タの格納方式を説明する図で、（ａ）はパターンデータ
形式を、（ｂ）はパターンメモリへの格納形式を示して
いる。
タの格納方式を説明する図で、（ａ）はパターンデータ
形式を、（ｂ）はパターンメモリへの格納形式を示して
いる。
試験用パターンデータは、情報処理装置を用いて、試験
対象のボードやＬＳｉについてのシュミレーションに基
づいて作成され、第３図（ａ）のような形式で磁気テー
プ等の媒体に記録される。
対象のボードやＬＳｉについてのシュミレーションに基
づいて作成され、第３図（ａ）のような形式で磁気テー
プ等の媒体に記録される。
図においてＤＡ、Ｄｓ、 Ｄｏなる表示はそれぞれパタ
ー／メモリＡ１ Ｂ、ＣＫ格納されるべきデータである
ことを表わしており、Ｐ、Ｓは該表示を持つデータがそ
れぞれパラレルテストデータ（Ｐ）、シリアルテストデ
ータ（Ｓ）であることを衣わしている。ＰあるいはＳの
後の数字はパターンデータの順番を示すものである。図
において例史 えばＤＡ−Ｐ １ 、Ｄａ −Ｐ １、ＤａＰｌが１組
でパラレルパターン１となり、ま九、ＤＡ−Ｐ＄、ＤＩ
−Ｐ、。
ー／メモリＡ１ Ｂ、ＣＫ格納されるべきデータである
ことを表わしており、Ｐ、Ｓは該表示を持つデータがそ
れぞれパラレルテストデータ（Ｐ）、シリアルテストデ
ータ（Ｓ）であることを衣わしている。ＰあるいはＳの
後の数字はパターンデータの順番を示すものである。図
において例史 えばＤＡ−Ｐ １ 、Ｄａ −Ｐ １、ＤａＰｌが１組
でパラレルパターン１となり、ま九、ＤＡ−Ｐ＄、ＤＩ
−Ｐ、。
Ｄｏ −Ｐｇが１組でパラレルパターン３となることを
表わしている。
表わしている。
ＤＡ ８１ １〜Ｄｏ ５ｔ−３はこれらが全部で
１組のシリアルパターンｌとなる。
１組のシリアルパターンｌとなる。
このように作成され几試験用データは、試験に先立って
試験装置内のパターンメモリに第３図伽）に示すような
形式で格納される。図においてＡ、Ｂ、Ｃはそれぞれ、
前述の３通りのパターンを格納する丸め区分され次領域
を示している。まｆｔ−１ｍは使用チャネル数、ｎはテ
スタのピンエレクトロニクス実装チャネル数を表わして
いる。
試験装置内のパターンメモリに第３図伽）に示すような
形式で格納される。図においてＡ、Ｂ、Ｃはそれぞれ、
前述の３通りのパターンを格納する丸め区分され次領域
を示している。まｆｔ−１ｍは使用チャネル数、ｎはテ
スタのピンエレクトロニクス実装チャネル数を表わして
いる。
第３図において明らかなように、従来の方式においては
、試験用データをパターンメモリに格納する際、ワード
ナンバ増加方向およびパターンアドレス増加方向の１方
向に格納して行く方式を採っているのでシリアルパター
ン長がテスタのピンエレクトロニクス実装チャネル数を
超える場合はパターンデータをチャネル数で分割しｔ形
にしなければならなかつ几。しかし、ピンエレクトロニ
クス実装チャネル数はテスタごとに異なるので、テスタ
毎に異なっ友ものを作成しなければ々らず、従って、試
験用データの作成や管理が煩雑であると言う欠点があっ
几。
、試験用データをパターンメモリに格納する際、ワード
ナンバ増加方向およびパターンアドレス増加方向の１方
向に格納して行く方式を採っているのでシリアルパター
ン長がテスタのピンエレクトロニクス実装チャネル数を
超える場合はパターンデータをチャネル数で分割しｔ形
にしなければならなかつ几。しかし、ピンエレクトロニ
クス実装チャネル数はテスタごとに異なるので、テスタ
毎に異なっ友ものを作成しなければ々らず、従って、試
験用データの作成や管理が煩雑であると言う欠点があっ
几。
ま几、同一試験用データを異なるテスタ間で流用するこ
とが不可能であるから、テスタの操作性や試験の効率が
損なわれると言う欠点があり本発明は上記従来の問題点
に鑑み、試験用データの作成が容易で、かつ、同一の試
験用データをピンエレクトロニクス実装チャネル数の異
なるテスタのパターンメモリへ格納することの出来る方
式を提供することを目的としている。
とが不可能であるから、テスタの操作性や試験の効率が
損なわれると言う欠点があり本発明は上記従来の問題点
に鑑み、試験用データの作成が容易で、かつ、同一の試
験用データをピンエレクトロニクス実装チャネル数の異
なるテスタのパターンメモリへ格納することの出来る方
式を提供することを目的としている。
そしてこの目的は本発明によれば、特許請求の範囲に記
載のとおり、自装置のピンエレクトロニクス実装チャネ
ル数と等しいと、ト数の領域を複数組有するメモリを試
験用データの種別ごとに保有していて、該メモリに外部
記憶から試験用データをロードして、論理回路の試験を
行なう装置において、シリアルパターンの試験用データ
を、その種別ごとに対応するメモリの領域にピンエレク
トロニクス実装チャネル数と等しいビット長ごとに区切
って格納する手段を有することを特徴とする試験用デー
タ格納方式によシ達成される。
載のとおり、自装置のピンエレクトロニクス実装チャネ
ル数と等しいと、ト数の領域を複数組有するメモリを試
験用データの種別ごとに保有していて、該メモリに外部
記憶から試験用データをロードして、論理回路の試験を
行なう装置において、シリアルパターンの試験用データ
を、その種別ごとに対応するメモリの領域にピンエレク
トロニクス実装チャネル数と等しいビット長ごとに区切
って格納する手段を有することを特徴とする試験用デー
タ格納方式によシ達成される。
上述の手段を有する試験装置において、試験用データを
該試験装置のメモリにロードする際、シリアルパターン
の試験用データはパターンの種別（入出力データのパタ
ーン、マスクパターンおよびハイインピーダンスの回路
に対応するパターン等）ごとに対応するメモリ領域に自
動的にピンエレクトロニクス実装チャネル数と等しいビ
ット長に折り７ｔ７ｔむような形で格納される。
該試験装置のメモリにロードする際、シリアルパターン
の試験用データはパターンの種別（入出力データのパタ
ーン、マスクパターンおよびハイインピーダンスの回路
に対応するパターン等）ごとに対応するメモリ領域に自
動的にピンエレクトロニクス実装チャネル数と等しいビ
ット長に折り７ｔ７ｔむような形で格納される。
第１図は本発明の１実施例であるパターンデータ格納制
御部のブロック図であって、１はセーブレジスタ、２は
シリアルパターンカウンタ、３はパラレルパターン語長
レジスタ、４は最大語長アドレスレジスタ、５はアドレ
スカウンタ、６はワードナンバカウンタ、７はパターン
メモリ、８はパターン種類カラ／り、９はデータバスを
表わしている。
御部のブロック図であって、１はセーブレジスタ、２は
シリアルパターンカウンタ、３はパラレルパターン語長
レジスタ、４は最大語長アドレスレジスタ、５はアドレ
スカウンタ、６はワードナンバカウンタ、７はパターン
メモリ、８はパターン種類カラ／り、９はデータバスを
表わしている。
第２図は本発明の試験装置における試験用パターンデー
タの格納方式を説明する図で、（ａ）はパターンデータ
形式を、伽）はパターンメモリへの格納形式を示してい
る。図中の記号による表示はＷｃ３図の場合と同様であ
る。
タの格納方式を説明する図で、（ａ）はパターンデータ
形式を、伽）はパターンメモリへの格納形式を示してい
る。図中の記号による表示はＷｃ３図の場合と同様であ
る。
以下、第１図および第２図金剛いて本発明の１実施例に
ついて説明する。
ついて説明する。
本発明においては、パターンメモリへの試肢用データの
格納は第２図（ｂ）に示す如くに行なわれる。すなわち
パラレルバター／については従来と同様であるが、シリ
アルパターンについてはパターンの種類毎に格納する方
式としている。
格納は第２図（ｂ）に示す如くに行なわれる。すなわち
パラレルバター／については従来と同様であるが、シリ
アルパターンについてはパターンの種類毎に格納する方
式としている。
従ってパターンデータの形式も第２図（ａ）に示すよう
にシリアルパターンをピンエレクトロニクス実装チャネ
ル数で分割することなく、パターンの種類毎のブロック
に分けられてさえいれば喪い。
にシリアルパターンをピンエレクトロニクス実装チャネ
ル数で分割することなく、パターンの種類毎のブロック
に分けられてさえいれば喪い。
そして、このような格納方式は例えば第１図に示す構成
の回路によって冥現される。第１図において、パターン
メモリ７に試験用データを格納するとき、パラレルパタ
ーンについては、アドレスカラ／り５とワードナンバカ
ウンタ６とパターン種類カウンタ８を用いて該当するア
ドレス位置へデータを書き込む。パラレルパターン語長
レジスタ３には前記ｍの値が、ま几、最大語長アドレス
レジスタ４にはｎの値が保持されていて、これを参照す
ることにより、パラレルパターンデータを各パターンの
種類ごとにパターンメモリ７の人〜Ｃにそれぞれ格納す
る。
の回路によって冥現される。第１図において、パターン
メモリ７に試験用データを格納するとき、パラレルパタ
ーンについては、アドレスカラ／り５とワードナンバカ
ウンタ６とパターン種類カウンタ８を用いて該当するア
ドレス位置へデータを書き込む。パラレルパターン語長
レジスタ３には前記ｍの値が、ま几、最大語長アドレス
レジスタ４にはｎの値が保持されていて、これを参照す
ることにより、パラレルパターンデータを各パターンの
種類ごとにパターンメモリ７の人〜Ｃにそれぞれ格納す
る。
−万、シリアルパターンについては、その最初のアドレ
スをセーブレジスタ１に保持しておいて、ワードナンバ
カラ／り６の値が最大語長アドレスレジスタに保持され
ている値に等しくなる度にワードナンバカウンタ６をリ
セットすると共にアドレスカウンタを歩進する動作によ
り、同一種類の一連のシリアルパターンをパターンメモ
リ７の該当する領域（この場合Ａ）に格納する。そして
、シリアルパターンカラ／り２の値により該シリアルパ
ターンの終了を検知すると、セーブレジスタ１の値（シ
リアルパターンの最初のアドレス値）をアドレスカラ／
り５にセットすると共に、バター／種類カウンタ８を歩
進させることにより格納すべき次のシリアルパターンを
メモリ７の該当する領域ＣＢ）に上記と同様の制御によ
って書き込む。このようにして、各パターンの種類別に
該当する領域Ａ−Ｃに次々とシリアルパターンを折りｔ
ｆｃむように格納する。
スをセーブレジスタ１に保持しておいて、ワードナンバ
カラ／り６の値が最大語長アドレスレジスタに保持され
ている値に等しくなる度にワードナンバカウンタ６をリ
セットすると共にアドレスカウンタを歩進する動作によ
り、同一種類の一連のシリアルパターンをパターンメモ
リ７の該当する領域（この場合Ａ）に格納する。そして
、シリアルパターンカラ／り２の値により該シリアルパ
ターンの終了を検知すると、セーブレジスタ１の値（シ
リアルパターンの最初のアドレス値）をアドレスカラ／
り５にセットすると共に、バター／種類カウンタ８を歩
進させることにより格納すべき次のシリアルパターンを
メモリ７の該当する領域ＣＢ）に上記と同様の制御によ
って書き込む。このようにして、各パターンの種類別に
該当する領域Ａ−Ｃに次々とシリアルパターンを折りｔ
ｆｃむように格納する。
以上詳細に説明し友ように本発明の方式によれば、試験
用のパターンデータ作成に際し、テスタのピンエレクト
ロニクス実装チャネル数によってデータフォーマットを
変える必要がないから、データの作成が容易であり、ま
た、同一の試験用データをピンエレクトロニクス実装チ
ャネル数の異なるテスタで使用することが出来るのでテ
スタの操作性や試験の効率を向上させることが出来るか
ら効果は大である。
用のパターンデータ作成に際し、テスタのピンエレクト
ロニクス実装チャネル数によってデータフォーマットを
変える必要がないから、データの作成が容易であり、ま
た、同一の試験用データをピンエレクトロニクス実装チ
ャネル数の異なるテスタで使用することが出来るのでテ
スタの操作性や試験の効率を向上させることが出来るか
ら効果は大である。
第１図は本発明の１実施例であるパターンデータ格納制
御部のブロック図、第２図は本発明の試験装置における
試験用パターンデータの格納方式を説明する図、第３図
は従来の試験装置における試験用パターンデータの格納
方式を説明する図である。 １・・・・・・セーブレジスタ、 ２・・・・・・シリ
アルパターンカウンタ、 ３・・・・・・パラレルパタ
ーンカラ／り、 ４・・・・・・最大語長アドレスレジ
スタ、 ５・・・・・・アドレスカウンタ、 ６・・・
・・・ワードナンバカウンタ、 ７・・・・・・パター
ンメモリ、 ８・・・・・・パターン糧類カウンタ、
９・・間データバス 第 ｌ 図 （ａ） （ｂ ）’１４
３＠
御部のブロック図、第２図は本発明の試験装置における
試験用パターンデータの格納方式を説明する図、第３図
は従来の試験装置における試験用パターンデータの格納
方式を説明する図である。 １・・・・・・セーブレジスタ、 ２・・・・・・シリ
アルパターンカウンタ、 ３・・・・・・パラレルパタ
ーンカラ／り、 ４・・・・・・最大語長アドレスレジ
スタ、 ５・・・・・・アドレスカウンタ、 ６・・・
・・・ワードナンバカウンタ、 ７・・・・・・パター
ンメモリ、 ８・・・・・・パターン糧類カウンタ、
９・・間データバス 第 ｌ 図 （ａ） （ｂ ）’１４
３＠
Claims (1)
- 自装置のピンエレクトロニクス実装チャネル数と等しい
ビット数の領域を複数組有するメモリを試験用データの
種別ごとに保有していて、該メモリに外部記憶から試験
用データをロードして、論理回路の試験を行なう装置に
おいて、シリアルパターンの試験用データを、その種別
ごとに対応するメモリの領域にピンエレクトロニクス実
装チャネル数と等しいビット長ごとに区切つて格納する
手段を有することを特徴とする試験用データ格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219803A JPS61116676A (ja) | 1984-10-19 | 1984-10-19 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219803A JPS61116676A (ja) | 1984-10-19 | 1984-10-19 | 試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116676A true JPS61116676A (ja) | 1986-06-04 |
| JPH0544990B2 JPH0544990B2 (ja) | 1993-07-07 |
Family
ID=16741281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219803A Granted JPS61116676A (ja) | 1984-10-19 | 1984-10-19 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008233086A (ja) * | 2007-03-20 | 2008-10-02 | Advantest Corp | 試験装置及び電子デバイス |
-
1984
- 1984-10-19 JP JP59219803A patent/JPS61116676A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008233086A (ja) * | 2007-03-20 | 2008-10-02 | Advantest Corp | 試験装置及び電子デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544990B2 (ja) | 1993-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |