JPH0544990B2 - - Google Patents
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- JPH0544990B2 JPH0544990B2 JP59219803A JP21980384A JPH0544990B2 JP H0544990 B2 JPH0544990 B2 JP H0544990B2 JP 59219803 A JP59219803 A JP 59219803A JP 21980384 A JP21980384 A JP 21980384A JP H0544990 B2 JPH0544990 B2 JP H0544990B2
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- pattern
- data
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- 238000012360 testing method Methods 0.000 claims description 62
- 230000015654 memory Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000013500 data storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数の素子からなる複雑な論理回路の
機能を検査するために用いられるボードテスタや
LSiテスタ等の試験機に関するものであつて、試
験用のデーダ（パターンデータ）を試験機のパタ
ーンメモリへ格納する際の制御に係るものであ
る。
機能を検査するために用いられるボードテスタや
LSiテスタ等の試験機に関するものであつて、試
験用のデーダ（パターンデータ）を試験機のパタ
ーンメモリへ格納する際の制御に係るものであ
る。
LSiやボード（プリント板）等の多数の素子か
らなる複雑な論理回路の機能を試験するには、各
入力端子に同時に試験用デーダ（パラレルテスト
データ）を印加して、そのときの出力が予めシミ
ユレーシヨンによつて求めておいた正しいデータ
と一致するか否かを調べる方法や、論理回路内の
フリツプフロツプをゲートによつて直列に接続し
て、特定の入力端子から次々と試験用データ（シ
リアルテストデータ）を送り込んで、これを前記
論理回路内の各フリツプフロツプにセツトして試
験（スキヤンテスト）する方法などが採られる。
らなる複雑な論理回路の機能を試験するには、各
入力端子に同時に試験用デーダ（パラレルテスト
データ）を印加して、そのときの出力が予めシミ
ユレーシヨンによつて求めておいた正しいデータ
と一致するか否かを調べる方法や、論理回路内の
フリツプフロツプをゲートによつて直列に接続し
て、特定の入力端子から次々と試験用データ（シ
リアルテストデータ）を送り込んで、これを前記
論理回路内の各フリツプフロツプにセツトして試
験（スキヤンテスト）する方法などが採られる。
そして、このような試験を行なうための専用の
装置としてボードテスタやLSiテスタがある。こ
れらのテスタは予め作成されて磁気テープ等の媒
体に記録されている試験用デーダ（パラレルテス
トデータおよびシリアルテストデータ）を該磁気
テープ等から読み出して自装置に内蔵するメモリ
（パターンメモリ）にロードして、これを用いて
ボードやLSiの試験を行なう。
装置としてボードテスタやLSiテスタがある。こ
れらのテスタは予め作成されて磁気テープ等の媒
体に記録されている試験用デーダ（パラレルテス
トデータおよびシリアルテストデータ）を該磁気
テープ等から読み出して自装置に内蔵するメモリ
（パターンメモリ）にロードして、これを用いて
ボードやLSiの試験を行なう。
前述の試験データは、通常、入出力データのパ
ターンと、”１”、”０”が確定しない回路のため
のマスクパターンと、ハイインピーダンスの回路
に対応するパターンの３通りのパターンのデータ
からなり、パターンメモリもこれらの各パターン
のデータをそれぞれ格納するように区分された領
域を持つ。
ターンと、”１”、”０”が確定しない回路のため
のマスクパターンと、ハイインピーダンスの回路
に対応するパターンの３通りのパターンのデータ
からなり、パターンメモリもこれらの各パターン
のデータをそれぞれ格納するように区分された領
域を持つ。
第３図は従来の試験装置における試験用パター
ンデータの格納方式を説明する図で、ａはパター
ンデータ形式を、ｂはパターンメモリへの格納形
式を示している。
ンデータの格納方式を説明する図で、ａはパター
ンデータ形式を、ｂはパターンメモリへの格納形
式を示している。
試験用パターンデータは、情報処理装置を用い
て、試験対象のボードやLSiについてのシミユレ
ーシヨンに基づいて作成され、第３図ａのような
形式で磁気テープ等の媒体に記録される。図にお
いてDA，DB，DCなる表示はそれぞれパターンメ
モリＡ，Ｂ，Ｃに格納されるべきデータであるこ
とを表わしており、Ｐ、Ｓは該表示を持つデータ
がそれぞれパラレルテストデータ(P)、シリアルテ
ストデータ(S)であることを表わしている。Ｐある
いはＳの後の数字はパターンデータの順番を示す
ものである。図において例えばDA−P1，DB−
Pl，DO−P1が１組でパラレルパターン１となり、
また、DA−P8，DB−P8，DC−P8が１組でパラレ
ルパターン３となることを表わしている。
て、試験対象のボードやLSiについてのシミユレ
ーシヨンに基づいて作成され、第３図ａのような
形式で磁気テープ等の媒体に記録される。図にお
いてDA，DB，DCなる表示はそれぞれパターンメ
モリＡ，Ｂ，Ｃに格納されるべきデータであるこ
とを表わしており、Ｐ、Ｓは該表示を持つデータ
がそれぞれパラレルテストデータ(P)、シリアルテ
ストデータ(S)であることを表わしている。Ｐある
いはＳの後の数字はパターンデータの順番を示す
ものである。図において例えばDA−P1，DB−
Pl，DO−P1が１組でパラレルパターン１となり、
また、DA−P8，DB−P8，DC−P8が１組でパラレ
ルパターン３となることを表わしている。
DA−S1−１〜DC−S1−３はこれらが全部で１
組のシリアルパターン１となる。
組のシリアルパターン１となる。
このように作成された試験用データは、試験に
先立つて試験装置内のパターンメモリに第３図ｂ
に示すような形式で格納される。図においてＡ，
Ｂ，Ｃはそれぞれ、前述の３通りのパターンを格
納するため区分された領域を示している。また、
ｍは使用チヤネス数、ｎはテスタのピンエレクト
ロニクス実装チヤネル数を表わしている。
先立つて試験装置内のパターンメモリに第３図ｂ
に示すような形式で格納される。図においてＡ，
Ｂ，Ｃはそれぞれ、前述の３通りのパターンを格
納するため区分された領域を示している。また、
ｍは使用チヤネス数、ｎはテスタのピンエレクト
ロニクス実装チヤネル数を表わしている。
第３図において明らかなように、従来の方式に
おいては、試験用データをパターンメモリに格納
する際、ワードナンバ増加方向およびパターンア
ドレス増加方向の１方向に格納して行く方式を採
つているのでシリアルパターン長がテスタのピン
エレクトロニクス実装チヤネル数を超える場合は
パターンデータをチヤネル数で分割した形にしな
ければならなかつた。しかし、ピンエレクトロニ
クス実装チヤネル数はテスタごとに異なるので、
テスタ毎に異なつたものを作成しなければなら
ず、従つて、試験用データの作成や管理が煩雑で
あると言う欠点があつた。また、同一試験用デー
タを異なるテスタ間で流用することが不可能であ
るから、テスタの操作性や試験の効率が損なわれ
ると言う欠点があつた。
おいては、試験用データをパターンメモリに格納
する際、ワードナンバ増加方向およびパターンア
ドレス増加方向の１方向に格納して行く方式を採
つているのでシリアルパターン長がテスタのピン
エレクトロニクス実装チヤネル数を超える場合は
パターンデータをチヤネル数で分割した形にしな
ければならなかつた。しかし、ピンエレクトロニ
クス実装チヤネル数はテスタごとに異なるので、
テスタ毎に異なつたものを作成しなければなら
ず、従つて、試験用データの作成や管理が煩雑で
あると言う欠点があつた。また、同一試験用デー
タを異なるテスタ間で流用することが不可能であ
るから、テスタの操作性や試験の効率が損なわれ
ると言う欠点があつた。
本発明は上記従来の問題点に鑑み、試験用デー
タの作成が容易で、かつ、同一の試験用データを
ピンエレクトロニクス実装チヤネル数の異なるテ
スタのパターンメモリへ格納することの出来る方
式を提供することを目的としている。
タの作成が容易で、かつ、同一の試験用データを
ピンエレクトロニクス実装チヤネル数の異なるテ
スタのパターンメモリへ格納することの出来る方
式を提供することを目的としている。
そしてこの目的は本発明によれば、特許請求の
範囲に記載のとおり、自装置のピンエレクトロニ
クス実装チヤネル数と等しいビツト数の領域を複
数組有するメモリを試験用データの種別ごとに保
有していて、該メモリに外部記憶装置から試験用
データをロードして論理回路の試験を行う試験装
置において、ピンエレクトロニクス実装チヤネル
数以上の長さを有するシリアルパターンの試験用
データを、その種別に対応するメモリにおける複
数の前記領域にピンエレクトロニクス実装チヤネ
ル数と等しいビツト長ごとに区切つて格納する手
段と、該シリアルパターンの試験用データの格納
終了を検知した後、次に格納する試験用データの
種別に対応して試験用データを格納するメモを変
更する手段と有する試験装置により達成される。
範囲に記載のとおり、自装置のピンエレクトロニ
クス実装チヤネル数と等しいビツト数の領域を複
数組有するメモリを試験用データの種別ごとに保
有していて、該メモリに外部記憶装置から試験用
データをロードして論理回路の試験を行う試験装
置において、ピンエレクトロニクス実装チヤネル
数以上の長さを有するシリアルパターンの試験用
データを、その種別に対応するメモリにおける複
数の前記領域にピンエレクトロニクス実装チヤネ
ル数と等しいビツト長ごとに区切つて格納する手
段と、該シリアルパターンの試験用データの格納
終了を検知した後、次に格納する試験用データの
種別に対応して試験用データを格納するメモを変
更する手段と有する試験装置により達成される。
上述の手段を有する試験装置において、試験用
データを該試験装置のメモリにロードする際、シ
リアルパターンの試験用データはパターンの種別
（入出力データのパターン、マスクパターンおよ
びハイインピーダンスの回路に対応するパターン
等）ごとに対応するメモリ領域に自動的にピンエ
レクトロニクス実装チヤネル数と等しいビツト長
に折りたたむような形で格納される。
データを該試験装置のメモリにロードする際、シ
リアルパターンの試験用データはパターンの種別
（入出力データのパターン、マスクパターンおよ
びハイインピーダンスの回路に対応するパターン
等）ごとに対応するメモリ領域に自動的にピンエ
レクトロニクス実装チヤネル数と等しいビツト長
に折りたたむような形で格納される。
第１図は本発明の１実施例であるパターンデー
タ格納制御部のブロツク図であつて、１はセーブ
レジスタ、２はシリアルパターンカウンタ、３は
パラレルパターン語長レジスタ、４は最大語長ア
ドレスレジスタ、５はアドレスカウンタ、６はワ
ードナンバカウンタ、７はパターンメモリ、８は
パターン種類カウンタ、９はデータバスを表わし
ている。
タ格納制御部のブロツク図であつて、１はセーブ
レジスタ、２はシリアルパターンカウンタ、３は
パラレルパターン語長レジスタ、４は最大語長ア
ドレスレジスタ、５はアドレスカウンタ、６はワ
ードナンバカウンタ、７はパターンメモリ、８は
パターン種類カウンタ、９はデータバスを表わし
ている。
第２図は本発明の試験装置における試験用パタ
ーンデータの格納方式を説明する図で、ａはパタ
ーンデータ形式を、ｂはパターンメモリへの格納
形式を示している。図中の記号による表示は第３
図の場合と同様である。
ーンデータの格納方式を説明する図で、ａはパタ
ーンデータ形式を、ｂはパターンメモリへの格納
形式を示している。図中の記号による表示は第３
図の場合と同様である。
以下、第１図および第２図を用いて本発明の１
実施例について説明する。
実施例について説明する。
本発明においては、パターンメモリへの試験用
データの格納は第２図ｂに示す如くに行なわれ
る。すなわちパラレルパターンについては従来と
同様であるが、シリアルパターンについてはパタ
ーンの種類毎に格納する方式としている。従つて
パターンデータの形式も第２図ａに示すようにシ
リアルパターンをピンエレクトロニクス実装チヤ
ネル数で分割することなく、パターンの種類毎の
ブロツクに分けられてさえいれば良い。
データの格納は第２図ｂに示す如くに行なわれ
る。すなわちパラレルパターンについては従来と
同様であるが、シリアルパターンについてはパタ
ーンの種類毎に格納する方式としている。従つて
パターンデータの形式も第２図ａに示すようにシ
リアルパターンをピンエレクトロニクス実装チヤ
ネル数で分割することなく、パターンの種類毎の
ブロツクに分けられてさえいれば良い。
そして、このような格納方式は例えば第１図に
示す構成の回路によつて実現される。第１図にお
いて、パターンメモリ７に試験用データを格納す
るとき、パラレルパターンについては、アドレス
カウンタ５とワードナンバカウンタ６とパターン
種類カウンタ８を用いて該当するアドレス位置へ
データを書き込む。パラレルパターン語長レジス
タ３には前記ｍの値が、また、最大語長アドレス
レジスタ４にはｎの値が保持されていて、これを
参照することにより、パラレルパターンデータを
各パターンの種類ごとにパターンメモリ７のＡ〜
Ｃにそれぞれ格納する。一方、シリアルパターン
については、その最初のアドレスをセーブレジス
タ１に保持しておいて、ワードナンバカウンタ６
の値が最大語長アドレスレジスタに保持されてい
る値に等しくなる度にワードナンバカウンタ６を
リセツトすると共にアドレスカウンタを歩進する
動作により、同一種類の一連のシリアルパターン
をパターンメモリ７の該当する領域（この場合
Ａ）に格納する。そして、シリアルパターンカウ
ンタ２の値により該シリアルパターンの終了を検
知すると、セーブレジスタ１の値（シリアルパタ
ーンの最初のアドレス値）をアドレスカウンタ５
にセツトすると共に、パターン種類カウンタ８を
歩進させることにより格納すべき次のシリアルパ
ターンをメモリ７の該当する領域Ｂに上記と同様
の制御によつて書き込む。このようにして、各パ
ターンの種類別に該当する領域Ａ〜Ｃに次々とシ
リアルパターンを折りたたむように格納する。
示す構成の回路によつて実現される。第１図にお
いて、パターンメモリ７に試験用データを格納す
るとき、パラレルパターンについては、アドレス
カウンタ５とワードナンバカウンタ６とパターン
種類カウンタ８を用いて該当するアドレス位置へ
データを書き込む。パラレルパターン語長レジス
タ３には前記ｍの値が、また、最大語長アドレス
レジスタ４にはｎの値が保持されていて、これを
参照することにより、パラレルパターンデータを
各パターンの種類ごとにパターンメモリ７のＡ〜
Ｃにそれぞれ格納する。一方、シリアルパターン
については、その最初のアドレスをセーブレジス
タ１に保持しておいて、ワードナンバカウンタ６
の値が最大語長アドレスレジスタに保持されてい
る値に等しくなる度にワードナンバカウンタ６を
リセツトすると共にアドレスカウンタを歩進する
動作により、同一種類の一連のシリアルパターン
をパターンメモリ７の該当する領域（この場合
Ａ）に格納する。そして、シリアルパターンカウ
ンタ２の値により該シリアルパターンの終了を検
知すると、セーブレジスタ１の値（シリアルパタ
ーンの最初のアドレス値）をアドレスカウンタ５
にセツトすると共に、パターン種類カウンタ８を
歩進させることにより格納すべき次のシリアルパ
ターンをメモリ７の該当する領域Ｂに上記と同様
の制御によつて書き込む。このようにして、各パ
ターンの種類別に該当する領域Ａ〜Ｃに次々とシ
リアルパターンを折りたたむように格納する。
以上詳細に説明したように本発明の方式によれ
ば、試験用のパターンデータ作成に際し、テスタ
のピンエレクトロニクス実装チヤネル数によつて
データフオーマツトを変える必要がないから、デ
ータの作成が容易であり、また、同一の試験用デ
ータをピンエレクトロニクス実装チヤネル数の異
なるテスタで使用することが出来るのでテスタの
操作法や試験の効率を向上させることが出来るか
ら効果は大である。
ば、試験用のパターンデータ作成に際し、テスタ
のピンエレクトロニクス実装チヤネル数によつて
データフオーマツトを変える必要がないから、デ
ータの作成が容易であり、また、同一の試験用デ
ータをピンエレクトロニクス実装チヤネル数の異
なるテスタで使用することが出来るのでテスタの
操作法や試験の効率を向上させることが出来るか
ら効果は大である。
第１図は本発明の１実施例であるパターンデー
タ格納制御部のブロツク図、第２図は本発明の試
験装置における試験用パターンデータの格納方式
を説明する図、第３図は従来の試験装置における
試験用パターンデータの格納方式を説明する図で
ある。 １……セーブレジスタ、２……シリアルパター
ンカウンタ、３……パラレルパターンカウンタ、
４……最大語長アドレスレジスタ、５……アドレ
スカウンタ、６……ワードナンバカウンタ、７…
…パターンメモリ、８……パターン種類カウン
タ、９……データバス。
タ格納制御部のブロツク図、第２図は本発明の試
験装置における試験用パターンデータの格納方式
を説明する図、第３図は従来の試験装置における
試験用パターンデータの格納方式を説明する図で
ある。 １……セーブレジスタ、２……シリアルパター
ンカウンタ、３……パラレルパターンカウンタ、
４……最大語長アドレスレジスタ、５……アドレ
スカウンタ、６……ワードナンバカウンタ、７…
…パターンメモリ、８……パターン種類カウン
タ、９……データバス。
Claims (1)
- 【特許請求の範囲】 １ 自装置のピンエレクトロニクス実装チヤネル
数と等しいビツト数の領域を複数組有するメモリ
を試験用データの種別ごとに保有していて、該メ
モリに外部記憶装置から試験用データをロードし
て論理回路の試験を行う試験装置において、 ピンエレクトロニクス実装チヤネル数以上の長
さを有するシリアルパターンの試験用データを、
その種別に対応するメモリにおける複数の前記領
域にピンエレクトロニクス実装チヤネル数と等し
いビツト長ごとに区切つて格納する手段と、 該シリアルパターンの試験用データの格納終了
を検知した後、次に格納する試験用データの種別
に対応して試験用データを格納するメモリを変更
する手段とを有することを特徴とする試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219803A JPS61116676A (ja) | 1984-10-19 | 1984-10-19 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219803A JPS61116676A (ja) | 1984-10-19 | 1984-10-19 | 試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116676A JPS61116676A (ja) | 1986-06-04 |
| JPH0544990B2 true JPH0544990B2 (ja) | 1993-07-07 |
Family
ID=16741281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219803A Granted JPS61116676A (ja) | 1984-10-19 | 1984-10-19 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116676A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7743305B2 (en) * | 2007-03-20 | 2010-06-22 | Advantest Corporation | Test apparatus, and electronic device |
-
1984
- 1984-10-19 JP JP59219803A patent/JPS61116676A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116676A (ja) | 1986-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |