JP3040508B2 - メモリ試験方法 - Google Patents
メモリ試験方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は，マルチポートＲＡＭに
おけるポート間のショート検出を行うためのメモリ試験
方法に関する。
おけるポート間のショート検出を行うためのメモリ試験
方法に関する。
【０００２】ＲＡＭのマルチポート化が進むにともな
い，ポート間のショート故障の検出が必要とされるよう
になっているが，従来のマルチポートＲＡＭにおける故
障検出試験においては，メモリ自体の故障検出のみで，
ポート間のショートの検出は行われていなかった。
い，ポート間のショート故障の検出が必要とされるよう
になっているが，従来のマルチポートＲＡＭにおける故
障検出試験においては，メモリ自体の故障検出のみで，
ポート間のショートの検出は行われていなかった。
【０００３】本発明は，ＩＣ試験装置により，マルチポ
ートＲＡＭにおけるポート間ショートを検出するメモリ
の試験方法を提供する。
ートＲＡＭにおけるポート間ショートを検出するメモリ
の試験方法を提供する。
【０００４】
【従来の技術】図６により従来の技術を説明する。
【０００５】図はマルチポートＲＡＭを示す。
【０００６】図において，１６０はマルチポートＲＡＭ
であって，書き込みアドレス，読み出しアドレス，デー
タ書き込み，データの読み出しを行うポートとしてポー
トＡとポートＢの二つを持つ場合を示す。１６１はマル
チポートＲＡＭにおけるメモリ領域であって，アドレス
０〜３のみの場合を示す。１６２は書き込みアドレスＡ
であって，ポートＡにおける書き込みアドレスを指定す
る入力線を表すものである。１６３は書き込みアドレス
Ｂであって，ポートＢにおける書き込みアドレスを指定
する入力線を表すものである。１６４は書き込みデータ
Ａであって，ポートＡにおける書き込みデータの入力線
を表すものである。１６５は書き込みデータＢであっ
て，ポートＢにおける書き込みデータの入力線を表わす
ものである。１６６は読み出しアドレスＡであって，ポ
ートＡにおける読み出しアドレスを指定する入力線を表
わすものである。１６７は読み出しアドレスＢであっ
て，ポートＢにおける読み出しアドレスを指定する入力
線を表わすものである。１６８は読み出しデータＡであ
って，ポートＡにおける読み出しデータの出力線を表す
ものである。１６９は読み出しデータＢであって，ポー
トＢにおける読み出しデータの出力線を表すものであ
る。（以後書き込みアドレスＡの入力線等の説明におい
ては入力線を省略し，単に書き込みアドレスＡ等と称す
る）。
であって，書き込みアドレス，読み出しアドレス，デー
タ書き込み，データの読み出しを行うポートとしてポー
トＡとポートＢの二つを持つ場合を示す。１６１はマル
チポートＲＡＭにおけるメモリ領域であって，アドレス
０〜３のみの場合を示す。１６２は書き込みアドレスＡ
であって，ポートＡにおける書き込みアドレスを指定す
る入力線を表すものである。１６３は書き込みアドレス
Ｂであって，ポートＢにおける書き込みアドレスを指定
する入力線を表すものである。１６４は書き込みデータ
Ａであって，ポートＡにおける書き込みデータの入力線
を表すものである。１６５は書き込みデータＢであっ
て，ポートＢにおける書き込みデータの入力線を表わす
ものである。１６６は読み出しアドレスＡであって，ポ
ートＡにおける読み出しアドレスを指定する入力線を表
わすものである。１６７は読み出しアドレスＢであっ
て，ポートＢにおける読み出しアドレスを指定する入力
線を表わすものである。１６８は読み出しデータＡであ
って，ポートＡにおける読み出しデータの出力線を表す
ものである。１６９は読み出しデータＢであって，ポー
トＢにおける読み出しデータの出力線を表すものであ
る。（以後書き込みアドレスＡの入力線等の説明におい
ては入力線を省略し，単に書き込みアドレスＡ等と称す
る）。
【０００７】図に示されるように，マルチポートＲＡＭ
は，書き込みアドレス，読み出しアドレス，書き込みデ
ータ書き込み，読み出しデータの読み出しを行うポート
を複数もつものであって，例えば，ポートＡにおける書
き込みアドレスＡ（１６２）においてアドレス０を指定
すると，書き込みデータＡ（１６４）において入力され
たデータはメモリ領域１６１のアドレス０に書き込まれ
る。また，書き込みアドレスＢ（１６３）においてアド
レス２を指定し，書き込みデータＢ（１６５）より書き
込みデータを入力すると，メモリ領域１６１のアドレス
２にデータが書き込まれるものである。
は，書き込みアドレス，読み出しアドレス，書き込みデ
ータ書き込み，読み出しデータの読み出しを行うポート
を複数もつものであって，例えば，ポートＡにおける書
き込みアドレスＡ（１６２）においてアドレス０を指定
すると，書き込みデータＡ（１６４）において入力され
たデータはメモリ領域１６１のアドレス０に書き込まれ
る。また，書き込みアドレスＢ（１６３）においてアド
レス２を指定し，書き込みデータＢ（１６５）より書き
込みデータを入力すると，メモリ領域１６１のアドレス
２にデータが書き込まれるものである。
【０００８】同様に，読み出しアドレスＡ（１６６）に
おいて，アドレス１を指定し，読み出しデータＡ（１６
８）よりデータの読み出しを行うと，アドレス１に書き
込まれているデータが読み出されるものである。また，
読み出しアドレスＢ（１６７）において，読み出しアド
レス３を指定し，読み出しデータＢ（１６９）よりデー
タを読み出すと，アドレス３に書き込まれているデータ
が読み出されるものである。
おいて，アドレス１を指定し，読み出しデータＡ（１６
８）よりデータの読み出しを行うと，アドレス１に書き
込まれているデータが読み出されるものである。また，
読み出しアドレスＢ（１６７）において，読み出しアド
レス３を指定し，読み出しデータＢ（１６９）よりデー
タを読み出すと，アドレス３に書き込まれているデータ
が読み出されるものである。
【０００９】従来のこのようなマルチポートＲＡＭの故
障試験は，ＩＣ試験装置によりメモリ領域自体の障害，
個々の書き込みアドレス，読み出しアドレスにおけるビ
ット間のショートチェックあるいは個々の書き込みデー
タ，読み出しデータにおけるビット間のショートチェッ
クは行われていたがポート間でのショートチェックは行
われていなかった。
障試験は，ＩＣ試験装置によりメモリ領域自体の障害，
個々の書き込みアドレス，読み出しアドレスにおけるビ
ット間のショートチェックあるいは個々の書き込みデー
タ，読み出しデータにおけるビット間のショートチェッ
クは行われていたがポート間でのショートチェックは行
われていなかった。
【００１０】
【発明が解決しようとする課題】そのため，従来のマル
チポートＲＡＭにおける試験においては，ポート間の故
障検出はできず，マルチポートＲＡＭを実際の装置に組
み込んで初めて故障が発見されるというものであった。
チポートＲＡＭにおける試験においては，ポート間の故
障検出はできず，マルチポートＲＡＭを実際の装置に組
み込んで初めて故障が発見されるというものであった。
【００１１】本発明は，ＩＣ試験装置において，マルチ
ポートＲＡＭのポート間ショート故障を確実に検出でき
るような試験方法を提供することを目的とする。
ポートＲＡＭのポート間ショート故障を確実に検出でき
るような試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明においては，試験
対象に応じて試験書き込みアドレス，読み出しアドレ
ス，書き込みデータもしくは読み出しデータの何れかに
ついて，例えばオール０とオール１のようにビット対応
で異なる値を持つデータを，異なるポート間に入力し，
試験対象のポートにおいてアドレス指定してデータを読
み出すことによりポート間ショートのチェックを行うよ
うにした。
対象に応じて試験書き込みアドレス，読み出しアドレ
ス，書き込みデータもしくは読み出しデータの何れかに
ついて，例えばオール０とオール１のようにビット対応
で異なる値を持つデータを，異なるポート間に入力し，
試験対象のポートにおいてアドレス指定してデータを読
み出すことによりポート間ショートのチェックを行うよ
うにした。
【００１３】本発明においては書き込みアドレスにおけ
るポート間チェック，書き込みデータにおけるポート間
のショートチェック，読み出しアドレスにおけるポート
間ショートチェック，読み出しデータにおけるポート間
ショートチェックのそれぞれの場合において，異なる方
法により試験を行うものであるが，書き込みデータのポ
ート間チェックの場合を例にして，図１により本発明の
原理を説明する。
るポート間チェック，書き込みデータにおけるポート間
のショートチェック，読み出しアドレスにおけるポート
間ショートチェック，読み出しデータにおけるポート間
ショートチェックのそれぞれの場合において，異なる方
法により試験を行うものであるが，書き込みデータのポ
ート間チェックの場合を例にして，図１により本発明の
原理を説明する。
【００１４】図において，１はマルチポートＲＡＭであ
って，ポートＡとポートＢの二つよりなる場合を例示す
る。２はメモリ領域であって，例としてアドレスＸ，
Ｗ，Ｙ，Ｚの４つよりなる場合を示す。３は書き込みア
ドレスＡ，４は書き込みアドレスＢ，５は書き込みデー
タＡ，５’は書き込みデータＡのデータであって，「０
０００００００」であるものである。６は書き込みデー
タＢ，６’は書き込みデータＢのデータであって，「１
１１１１１１１」であるものである。７は読み出しアド
レスＡ，８は読み出しデータＡである。
って，ポートＡとポートＢの二つよりなる場合を例示す
る。２はメモリ領域であって，例としてアドレスＸ，
Ｗ，Ｙ，Ｚの４つよりなる場合を示す。３は書き込みア
ドレスＡ，４は書き込みアドレスＢ，５は書き込みデー
タＡ，５’は書き込みデータＡのデータであって，「０
０００００００」であるものである。６は書き込みデー
タＢ，６’は書き込みデータＢのデータであって，「１
１１１１１１１」であるものである。７は読み出しアド
レスＡ，８は読み出しデータＡである。
【００１５】なお，書き込みアドレスＡ（３），書き込
みアドレスＢ（４），書き込みデータＡ（５），書き込
みデータＢ（６），読み出しアドレスＡ（７），読み出
しデータＡ（８）は，図６におけるものと同じである。
図においては，読み出しアドレスＢと読み出しデータＢ
は省略されている。
みアドレスＢ（４），書き込みデータＡ（５），書き込
みデータＢ（６），読み出しアドレスＡ（７），読み出
しデータＡ（８）は，図６におけるものと同じである。
図においては，読み出しアドレスＢと読み出しデータＢ
は省略されている。
【００１６】
【作用】図１の構成の動作を説明する。
【００１７】以下の説明において，「０」と「０」，
「１」と「１」のショートは影響ないが，「０」と
「１」のショートでは信号値が両方とも「１」となるも
のとする。
「１」と「１」のショートは影響ないが，「０」と
「１」のショートでは信号値が両方とも「１」となるも
のとする。
【００１８】書き込みアドレスＡ（３）は，アドレスＸ
を指定する。一方，書き込みアドレスＢ（４）は，アド
レスＹを指定する。そして，書き込みデータＡ（５）と
して例えば「００００００００」，書き込みデータＢ
（６）として「１１１１１１１１」を書き込む（この書
き込みデータはポートＡとポートＢとで，ビット対応に
比較して異なるデータであれば他のものでもよい，例え
ば「１０１０１０１０」と「０１０１０１０１」等）。
を指定する。一方，書き込みアドレスＢ（４）は，アド
レスＹを指定する。そして，書き込みデータＡ（５）と
して例えば「００００００００」，書き込みデータＢ
（６）として「１１１１１１１１」を書き込む（この書
き込みデータはポートＡとポートＢとで，ビット対応に
比較して異なるデータであれば他のものでもよい，例え
ば「１０１０１０１０」と「０１０１０１０１」等）。
【００１９】その結果，書き込みデータＡと書き込みデ
ータＢ間にショートがなければ，アドレスＸには「００
００００００」（５’）が書き込まれる。しかし，も
し，書き込みデータＡの第１ビットと書き込みデータＢ
の第１ビットの間にショートがあると，データ５’の第
１ビットが「１」に書き換えられ，アドレスＸには「１
０００００００」が書き込まれる。
ータＢ間にショートがなければ，アドレスＸには「００
００００００」（５’）が書き込まれる。しかし，も
し，書き込みデータＡの第１ビットと書き込みデータＢ
の第１ビットの間にショートがあると，データ５’の第
１ビットが「１」に書き換えられ，アドレスＸには「１
０００００００」が書き込まれる。
【００２０】従って，アドレスＸに書き込まれたデータ
を読み出すことにより，書き込みデータのポート間ショ
ートを検出することができる。
を読み出すことにより，書き込みデータのポート間ショ
ートを検出することができる。
【００２１】なお，書き込みデータＡに「０１０１０１
０１」，書き込みデータＢに「１０１０１０１０」を書
き込んだ場合には，ショートのあるビットに「１」を書
き込んだ側のポートで書き込みデータを読み出してもシ
ョートは検出できないが，「０」を書き込んだポートの
側からの読み出しにより検出が可能である。
０１」，書き込みデータＢに「１０１０１０１０」を書
き込んだ場合には，ショートのあるビットに「１」を書
き込んだ側のポートで書き込みデータを読み出してもシ
ョートは検出できないが，「０」を書き込んだポートの
側からの読み出しにより検出が可能である。
【００２２】なお，以上の説明においては，ポートＡと
ポートＢの二つのポートの場合について説明したが，ポ
ートが三つ以上ある場合は，隣合うポートの一方を試験
対象ポートとして他方のポートを他のポートとして，各
ポートを順次試験対象ポートとして各ポートについてシ
ョートチェックを行えばよい。
ポートＢの二つのポートの場合について説明したが，ポ
ートが三つ以上ある場合は，隣合うポートの一方を試験
対象ポートとして他方のポートを他のポートとして，各
ポートを順次試験対象ポートとして各ポートについてシ
ョートチェックを行えばよい。
【００２３】以上のように，ビット対応で異なるデータ
を，試験対象ポートと他のポートに入力し，書き込みデ
ータを読み出して正しいデータと比較することによりポ
ート間ショートを検出するという原理に基づいて，他の
書き込みアドレス，読み出しアドレス，読み出しデータ
のポート間ショートについても検出することができる。
を，試験対象ポートと他のポートに入力し，書き込みデ
ータを読み出して正しいデータと比較することによりポ
ート間ショートを検出するという原理に基づいて，他の
書き込みアドレス，読み出しアドレス，読み出しデータ
のポート間ショートについても検出することができる。
【００２４】以下，実施例により，各ポート間ショート
の検出方法を説明する。
の検出方法を説明する。
【００２５】図２により，書き込みアドレスのポート間
ショートチェックの実施例を説明する。
ショートチェックの実施例を説明する。
【００２６】図示のマルチポートＲＡＭは，ポートＡと
ポートＢの二つのポートを持ち，メモリ領域は４つ書き
込み領域を持つ場合を例として示す。
ポートＢの二つのポートを持ち，メモリ領域は４つ書き
込み領域を持つ場合を例として示す。
【００２７】図において，２０はマルチポートＲＡＭで
あって，ポートＡとポートＢをもつもの，２１はメモリ
領域であって，アドレス「００」，「０１」，「１
０」，「１」を書き込み領域として持つものである。２
２は，書き込みアドレスＡ，２３は書き込みアドレス
Ｂ，２４は書き込みデータＡ，２５は書き込みデータ
Ｂ，２６は読み出しアドレスＡ，２７は読み出しアドレ
スＢ，２８は読み出しデータＡ，２９は読み出しデータ
Ｂである。
あって，ポートＡとポートＢをもつもの，２１はメモリ
領域であって，アドレス「００」，「０１」，「１
０」，「１」を書き込み領域として持つものである。２
２は，書き込みアドレスＡ，２３は書き込みアドレス
Ｂ，２４は書き込みデータＡ，２５は書き込みデータ
Ｂ，２６は読み出しアドレスＡ，２７は読み出しアドレ
スＢ，２８は読み出しデータＡ，２９は読み出しデータ
Ｂである。
【００２８】図の構成の動作を説明する。
【００２９】メモリ領域２１の各アドレスのメモリは，
初期値として，全て「００００００００」を書き込んで
おく。そして，書き込みアドレスＡ（２２）はアドレス
「００」を指定し，書き込みアドレスＢ（２３）はアド
レス「１１」を指定する。
初期値として，全て「００００００００」を書き込んで
おく。そして，書き込みアドレスＡ（２２）はアドレス
「００」を指定し，書き込みアドレスＢ（２３）はアド
レス「１１」を指定する。
【００３０】そこで，書き込みデータＡ（２４）に「１
１１１１１１１」を入力する。次に，読み出しアドレス
Ａ（２６）を「００」としてアドレス「００」に書き込
まれているデータを読み出す。
１１１１１１１」を入力する。次に，読み出しアドレス
Ａ（２６）を「００」としてアドレス「００」に書き込
まれているデータを読み出す。
【００３１】その結果，読み出されたデータが「１１１
１１１１１」であれば，書き込みアドレスＡ（２２）で
指定されたアドレスに書き込んだデータが正しく書き込
まれているので，正常と判定する。
１１１１１」であれば，書き込みアドレスＡ（２２）で
指定されたアドレスに書き込んだデータが正しく書き込
まれているので，正常と判定する。
【００３２】一方，仮に，ポートＡとポートＢの書き込
みアドレスの間の第１ビットにショートがあるとする
と，書き込みアドレスＡ（２２）で実際に指定されるア
ドレスは「１０」となり，アドレス「１０」にデータ
「１１１１１１１１」が書き込まれ，アドレス「００」
と初期値のままの「００００００００」と変化がない。
そのため，読み出しデータＡ（２８）における読み出し
データは「００００００００」となる。以上により，読
み出しデータＡ（２８）に基づいて，書き込みアドレス
Ａ（２２）と書き込みアドレスＢ（２３）の間のポート
間ショートを検出することができる。
みアドレスの間の第１ビットにショートがあるとする
と，書き込みアドレスＡ（２２）で実際に指定されるア
ドレスは「１０」となり，アドレス「１０」にデータ
「１１１１１１１１」が書き込まれ，アドレス「００」
と初期値のままの「００００００００」と変化がない。
そのため，読み出しデータＡ（２８）における読み出し
データは「００００００００」となる。以上により，読
み出しデータＡ（２８）に基づいて，書き込みアドレス
Ａ（２２）と書き込みアドレスＢ（２３）の間のポート
間ショートを検出することができる。
【００３３】また，書き込みアドレスＡ（２２）に「０
１」，書き込みアドレスＢ（２３）に「１０」を書き込
むことによっても，書き込みアドレスのポート間のショ
ートチェックは可能であるが，この場合には，書き込み
データＡ（２４）と書き込みデータＢ（２５）の双方に
データ「１１１１１１１１」を書き込み，読み出しデー
タＡ（２８）と読み出しデータＢ（２９）の双方のデー
タを読み出し，ポート間でショートがある場合には，い
ずれかの側の読み出しデータが「００００００００」と
なるので，書き込みアドレスのポート間ショートチェッ
クを検出することができる。
１」，書き込みアドレスＢ（２３）に「１０」を書き込
むことによっても，書き込みアドレスのポート間のショ
ートチェックは可能であるが，この場合には，書き込み
データＡ（２４）と書き込みデータＢ（２５）の双方に
データ「１１１１１１１１」を書き込み，読み出しデー
タＡ（２８）と読み出しデータＢ（２９）の双方のデー
タを読み出し，ポート間でショートがある場合には，い
ずれかの側の読み出しデータが「００００００００」と
なるので，書き込みアドレスのポート間ショートチェッ
クを検出することができる。
【００３４】更に，読み出しアドレスＡ（２６）に「０
０」，「０１」，「１０」，「１１」と順次指定して全
番地から読み出しを行う。読み出しアドレスＡ（２６）
に「１０」を指定した時に読み出しデータＡ（２８）よ
り「１１１１１１１１」が読み出されることによって書
き込みアドレスＡ（２２）と書き込みアドレスＢ（２
３）の第１ビットがショートしていることを検出でき
る。
０」，「０１」，「１０」，「１１」と順次指定して全
番地から読み出しを行う。読み出しアドレスＡ（２６）
に「１０」を指定した時に読み出しデータＡ（２８）よ
り「１１１１１１１１」が読み出されることによって書
き込みアドレスＡ（２２）と書き込みアドレスＢ（２
３）の第１ビットがショートしていることを検出でき
る。
【００３５】図３は本発明の実施例（２）であって，書
き込みデータのポート間ショートチェックを行う方法を
示す。
き込みデータのポート間ショートチェックを行う方法を
示す。
【００３６】図において，マルチポートＲＡＭ（３
０），メモリ領域（３１），書き込みアドレスＡ（３
２），書き込みアドレスＢ（３３），書き込みデータＡ
（３４），書き込みデータＢ（３５），読み出しアドレ
スＡ（３６），読み出しアドレスＢ（３７），読み出し
データＡ（３８），読み出しデータＢ（３９）は，全て
図２と同じである。
０），メモリ領域（３１），書き込みアドレスＡ（３
２），書き込みアドレスＢ（３３），書き込みデータＡ
（３４），書き込みデータＢ（３５），読み出しアドレ
スＡ（３６），読み出しアドレスＢ（３７），読み出し
データＡ（３８），読み出しデータＢ（３９）は，全て
図２と同じである。
【００３７】書き込みデータのポート間チェックにおい
ては，例えば，書き込みアドレスＡとして「０１」，書
き込みデータＡ「００００００００」，書き込みデータ
Ｂ「１１１１１１１１」を指定されたアドレスに書き込
む。そして，読み出しアドレスＡ「０１」として，読み
出しデータＡ（３８）を読み出す。
ては，例えば，書き込みアドレスＡとして「０１」，書
き込みデータＡ「００００００００」，書き込みデータ
Ｂ「１１１１１１１１」を指定されたアドレスに書き込
む。そして，読み出しアドレスＡ「０１」として，読み
出しデータＡ（３８）を読み出す。
【００３８】その結果，正常であれば，「００００００
００」が読み出される。しかし，書き込みデータＡと書
き込みデータＢにおける第１ビット目にショートがある
と，アドレス「０１」に書き込まれるデータが「１００
０００００」となり，読み出しデータも「１０００００
００」となる。そのため，読み出しデータＡ（３８）に
より読み出されたデータを，当初に書き込んだデータと
比較することにより書き込みデータのポート間ショート
チェックを行うことができる。
００」が読み出される。しかし，書き込みデータＡと書
き込みデータＢにおける第１ビット目にショートがある
と，アドレス「０１」に書き込まれるデータが「１００
０００００」となり，読み出しデータも「１０００００
００」となる。そのため，読み出しデータＡ（３８）に
より読み出されたデータを，当初に書き込んだデータと
比較することにより書き込みデータのポート間ショート
チェックを行うことができる。
【００３９】図４は本発明の実施例（３）であって，読
み出しアドレスのポート間ショートチェックを行う方法
を示す。
み出しアドレスのポート間ショートチェックを行う方法
を示す。
【００４０】図において，マルチポートＲＡＭ（４
０），メモリ領域（４１），書き込みアドレスＡ（４
２），書き込みアドレスＢ（４３），書き込みデータＡ
（４４），書き込みデータＢ（４５），読み出しアドレ
スＡ（４６），読み出しアドレスＢ（４７），読み出し
データＡ（４８），読み出しデータＢ（４９）は，図２
と同じである。
０），メモリ領域（４１），書き込みアドレスＡ（４
２），書き込みアドレスＢ（４３），書き込みデータＡ
（４４），書き込みデータＢ（４５），読み出しアドレ
スＡ（４６），読み出しアドレスＢ（４７），読み出し
データＡ（４８），読み出しデータＢ（４９）は，図２
と同じである。
【００４１】読み出しアドレスのポート間ショートチェ
ックは，まず，メモリ領域４１の各アドレスに互いに全
て異なるデータを与えておく。例えば，図示のようにア
ドレス「００」にはデータ「００」，アドレス「０１」
にはデータ「０１」等，アドレス値を書き込みデータと
して与えておく。
ックは，まず，メモリ領域４１の各アドレスに互いに全
て異なるデータを与えておく。例えば，図示のようにア
ドレス「００」にはデータ「００」，アドレス「０１」
にはデータ「０１」等，アドレス値を書き込みデータと
して与えておく。
【００４２】そして，例えば，読み出しアドレスＡ（４
６）にアドレス「００」，読み出しアドレスＢ（４７）
にアドレス「１１」を指定する。そこで，読み出しデー
タＡ（４８）を読み出す。
６）にアドレス「００」，読み出しアドレスＢ（４７）
にアドレス「１１」を指定する。そこで，読み出しデー
タＡ（４８）を読み出す。
【００４３】読み出しアドレスＡ（４６）と読み出しア
ドレスＢ（４７）との間で，ショートがなく，正常であ
れば，読み出しデータＡ（４８）はアドレス「００」の
データ「００００００００」が読み出される。しかし，
例えば，読み出しアドレスの第１ビットがショートして
いると，読み出しアドレスとして「１０」が指定され，
読み出しデータＡ（４８）からは間違って指定されたア
ドレス「１０」のデータ「００００００１０」が読み出
される。そのため，読み出しデータＡ（４８）のデータ
により，読み出しポート間のショートチェックができ
る。また，上記のようにメモリの各アドレスに与えるデ
ータをアドレス値としておけば，読み出されたデータに
より，読み出しアドレスＡ（４６）と読み出しアドレス
Ｂ（４７）と間のショートビットを容易に確認すること
も可能になる。
ドレスＢ（４７）との間で，ショートがなく，正常であ
れば，読み出しデータＡ（４８）はアドレス「００」の
データ「００００００００」が読み出される。しかし，
例えば，読み出しアドレスの第１ビットがショートして
いると，読み出しアドレスとして「１０」が指定され，
読み出しデータＡ（４８）からは間違って指定されたア
ドレス「１０」のデータ「００００００１０」が読み出
される。そのため，読み出しデータＡ（４８）のデータ
により，読み出しポート間のショートチェックができ
る。また，上記のようにメモリの各アドレスに与えるデ
ータをアドレス値としておけば，読み出されたデータに
より，読み出しアドレスＡ（４６）と読み出しアドレス
Ｂ（４７）と間のショートビットを容易に確認すること
も可能になる。
【００４４】図５は本発明の実施例（４）であって，読
み出しデータのポート間ショートチェックを行う方法を
示す。
み出しデータのポート間ショートチェックを行う方法を
示す。
【００４５】図において，マルチポートＲＡＭ（５
０），メモリ領域（５１），書き込みアドレスＡ（５
２），書き込みアドレスＢ（５３），書き込みデータＡ
（５４），書き込みデータＢ（５５），読み出しアドレ
スＡ（５６），読み出しアドレスＢ（５７），読み出し
データＡ（５８），読み出しデータＢ（５９）は，全て
図２と同じである。
０），メモリ領域（５１），書き込みアドレスＡ（５
２），書き込みアドレスＢ（５３），書き込みデータＡ
（５４），書き込みデータＢ（５５），読み出しアドレ
スＡ（５６），読み出しアドレスＢ（５７），読み出し
データＡ（５８），読み出しデータＢ（５９）は，全て
図２と同じである。
【００４６】読み出しデータのポート間チェックは，書
き込みデータＡとして，例えばアドレス「０１」に「０
０００００００」，書き込みデータＢとして，アドレス
「１０」に「１１１１１１１１」を与えておく。そし
て，読み出しアドレスＡを「０１」，読み出しアドレス
Ｂを「１０」として，読み出しデータＡ（５８）および
読み出しデータＢ（５９）よりデータを読み出す。
き込みデータＡとして，例えばアドレス「０１」に「０
０００００００」，書き込みデータＢとして，アドレス
「１０」に「１１１１１１１１」を与えておく。そし
て，読み出しアドレスＡを「０１」，読み出しアドレス
Ｂを「１０」として，読み出しデータＡ（５８）および
読み出しデータＢ（５９）よりデータを読み出す。
【００４７】その結果，読み出しデータＡ（５８）と読
み出しデータＢ（５９）との間でポート間ショートがな
ければ，読み出しデータＡ（５８）においては，アドレ
ス「１０」に書き込まれている正常な値「００００００
００」が読み出される。
み出しデータＢ（５９）との間でポート間ショートがな
ければ，読み出しデータＡ（５８）においては，アドレ
ス「１０」に書き込まれている正常な値「００００００
００」が読み出される。
【００４８】しかし，読み出しデータＡ（５８）と読み
出しデータＢ（５９）との間で，ポート間ショートがあ
れば，例えば，第１ビット目でショートがあるとする
と，読み出されるデータは「１０００００００」とな
る。そのため，読み出しデータＡ（５８）のデータによ
り，読み出しデータＡ（５８）と読み出しデータＢ（５
９）との間のポート間ショートチェックを行うことがで
きる。
出しデータＢ（５９）との間で，ポート間ショートがあ
れば，例えば，第１ビット目でショートがあるとする
と，読み出されるデータは「１０００００００」とな
る。そのため，読み出しデータＡ（５８）のデータによ
り，読み出しデータＡ（５８）と読み出しデータＢ（５
９）との間のポート間ショートチェックを行うことがで
きる。
【００４９】
【発明の効果】本発明によれば，マルチポートＲＡＭの
ポート間ショート試験を，従来のＩＣ試験装置により簡
単な構成で確実に行うことができる。そのため，マルチ
ポートＲＡＭの信頼性を向上させることができる。
ポート間ショート試験を，従来のＩＣ試験装置により簡
単な構成で確実に行うことができる。そのため，マルチ
ポートＲＡＭの信頼性を向上させることができる。
【図１】本発明の原理説明図である。
【図２】実施例（１）を示す図である。
【図３】実施例（２）を示す図である。
【図４】実施例（３）を示す図である。
【図５】実施例（４）を示す図である。
【図６】従来の技術の説明図である。
１ ：マルチポートＲＡＭ ２ ：メモリ領域 ３ ：書き込みアドレスＡ ４ ：書き込みアドレスＢ ５ ：書き込みデータＡ ６ ：書き込みデータＢ ７ ：読み出しアドレスＡ ８ ：読み出しデータＡ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G06F 11/22 G06F 12/16 G01R 31/28
Claims (7)
- 【請求項１】 書き込みアドレス、書き込みデータ入
力、読み出しアドレス、および読み出しデータ出力の各
ポートを複数ずつ備えたメモリのポート間ショートをチ
ェックするメモリ試験方法において， 試験対象のポートの種類に応じて、書き込みアドレス，
読み出しアドレス，書き込みデータもしくは読み出しデ
ータの何れかについて，ビット対応で異なる値を持つ２
つのデータを試験対象の異なる２つのポートに適用し，
それらのポートに関連するアドレスからデータを読み出
して、データが正しいかどうかにより、ポート間ショー
トの有無を判定することを特徴とするメモリ試験方法。 - 【請求項２】 書き込みアドレス、書き込みデータ入
力、読み出しアドレス、および読み出しデータ出力の各
ポートを複数ずつ備えたメモリのポート間ショートをチ
ェックするメモリ試験方法において， 書き込みアドレスポート間のショートチェック処理で
は、予めメモリの各アドレスに初期値を書き込んでおい
て、試験対象の２つの書き込みアドレスポートにそれぞ
れビット対応で異なるアドレスを入力するとともに、対
応する２つの書き込みデータ入力ポートの一方に初期値
とは異なるデータを入力して書き込みを行い、次に書き
込んだアドレスからデータを読み出して、正しいデータ
が読み出せたかどうかによりポート間ショートの有無を
判定し、 書き込みデータ入力ポート間のショートチェック処理で
は、試験対象の２つの書き込みデータ入力ポートに、そ
れぞれビット対応で異なる２つのデータを入力するとと
もに、対応する２つの書き込みアドレスポートに互いに
異なるアドレスを指定して書き込みを行い、次に書き込
んだアドレスからデータを読み出して、正しいデータが
読み出せたかどうかによりポート間ショートの有無を判
定し、 読み出しアドレスポート間のショートチェック処理で
は、予めメモリにアドレスごとに異なる所定のデータを
書き込んでおき、試験対象の２つの読み出しアドレスポ
ートにビット対応で異なる２つのアドレスを入力して読
み出しを行い、対応する読み出しデータ出力ポートから
正しいデータが読み出せたかどうかにより ポート間ショ
ートの有無を判定し、 読み出しデータ出力ポート間のショートチェック処理で
は、異なる２つのアドレスにそれぞれビット対応で異な
る２つのデータを書き込み、次に試験対象の２つの読み
出しデータ出力ポートに対応する２つの読み出しアドレ
スポートにこれらの異なる２つの書き込みアドレスを指
定してデータの読み出しを行い、正しいデータが読み出
せたかどうかによりポート間ショートの有無を判定する
ことを特徴とするメモリ試験方法。 - 【請求項３】 請求項２において、書き込みアドレスポ
ート間のショートチェック処理における，２つの書き込
みアドレスポートに入力するビット対応で異なるアドレ
スは「００」と「１１」であることを特徴とするメモリ
試験方法。 - 【請求項４】 請求項２において、書き込みデータ入力
ポート間のショートチェック処理における，２つの書き
込みデータ入力ポートに入力するデータは「００」と
「１１」であることを特徴とするメモリ試験方法。 - 【請求項５】 請求項２において、読み出しアドレスポ
ート間のショートチェック処理における，予めメモリの
アドレスに書き込んでおくデータは、そのアドレスの値
であることを特徴とするメモリ試験方法。 - 【請求項６】 請求項２において、読み出しアドレスポ
ート間のショートチェック処理における，２つの読み出
しアドレスポートに入力するアドレスは、「００」と
「１１」であることを特徴とするメモリ試験方法。 - 【請求項７】 請求項２において，同種のポートが３つ
以上ある場合には、順次２つのポートを選択してショー
トチェックを行うことを特徴とするメモリ試験方法 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054770A JP3040508B2 (ja) | 1991-03-19 | 1991-03-19 | メモリ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054770A JP3040508B2 (ja) | 1991-03-19 | 1991-03-19 | メモリ試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04289600A JPH04289600A (ja) | 1992-10-14 |
| JP3040508B2 true JP3040508B2 (ja) | 2000-05-15 |
Family
ID=12980007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054770A Expired - Fee Related JP3040508B2 (ja) | 1991-03-19 | 1991-03-19 | メモリ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3040508B2 (ja) |
-
1991
- 1991-03-19 JP JP3054770A patent/JP3040508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04289600A (ja) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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