JPS6035695B2 - メモリ試験方式 - Google Patents
メモリ試験方式Info
- Publication number
- JPS6035695B2 JPS6035695B2 JP55107196A JP10719680A JPS6035695B2 JP S6035695 B2 JPS6035695 B2 JP S6035695B2 JP 55107196 A JP55107196 A JP 55107196A JP 10719680 A JP10719680 A JP 10719680A JP S6035695 B2 JPS6035695 B2 JP S6035695B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- check
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明はメモリ試験方法に関し、特にメモリのアドレス
系の障害検出に有効なメモリ試験方法に関する。
系の障害検出に有効なメモリ試験方法に関する。
従来、半導体記憶装置等のメモリ群にハード障害がある
か否かを試験する場合、メモリに書込まれるべきデータ
にパリティ等のチェックビットを付加した後、チェック
ビットが付加されたデータをメモリの指定アドレスに書
込み、次いで、書込まれたデータを読み出してパリティ
チェック等のデータチェックを行っている。
か否かを試験する場合、メモリに書込まれるべきデータ
にパリティ等のチェックビットを付加した後、チェック
ビットが付加されたデータをメモリの指定アドレスに書
込み、次いで、書込まれたデータを読み出してパリティ
チェック等のデータチェックを行っている。
しかしながら、メモリの全アドレスのうちの限られた少
数アドレスに対するデータの書き込み読み出しチェック
を行うだけでは、指定アドレスに正確にデータが書込ま
れたか、否か、或いは指定アドレスから正確に読出され
たか杏かは判定できない。すなわち、アドレス系の障害
は潜在する可能性がある。指定アドレスに対する書込み
または指定アドレスからの読出いこ障害があるかどうか
を確かめるためには、メモリの全アドレスについて異な
るデータで上記の書込みと読出しの試験を行わなければ
ならず、時間がかかりすぎるので、通常のデータ処理を
中断することなくこのような試験を行うことは実質的に
不可能である。従って、メモリのアドレス系にハ−ド障
害があるか否かを、データの書込み・論出し試験とは別
に行う必要がある。
数アドレスに対するデータの書き込み読み出しチェック
を行うだけでは、指定アドレスに正確にデータが書込ま
れたか、否か、或いは指定アドレスから正確に読出され
たか杏かは判定できない。すなわち、アドレス系の障害
は潜在する可能性がある。指定アドレスに対する書込み
または指定アドレスからの読出いこ障害があるかどうか
を確かめるためには、メモリの全アドレスについて異な
るデータで上記の書込みと読出しの試験を行わなければ
ならず、時間がかかりすぎるので、通常のデータ処理を
中断することなくこのような試験を行うことは実質的に
不可能である。従って、メモリのアドレス系にハ−ド障
害があるか否かを、データの書込み・論出し試験とは別
に行う必要がある。
従釆の、メモリのアドレス系の試験方法としては、後述
するように、例えば、アドレスデータにも同様にチェッ
クビットを付加し、メモリにこのアドレスデータを入力
する直前でチェックを行う方式、或いは、同一のアドレ
ス選択回路を２つ設けて、２つのアドレス選択回路の出
力が一致しているか否かをメモリにアドレスデータを入
力する直前でチェックする方式等が知られている。しか
しながら、これらの従来のアドレス系の試験方式では、
アドレス選択回路の障害は検出可能であるが、メモリ本
体のアドレス系の障害は依然として潜在する可能性があ
る。メモリ本体を含めたアドレス系の試験のためには、
前述のデータの書込み・読出し試験と同様にメモリの全
アドレスについてアドレス試験を行う必要があり、同様
に時間がかかりすぎるのみならず、この試験のために、
メモリの種類に応じた専用のＩＣテスタを用意してエー
ジング処理を行ったり、メモリの種類に応じたメモリ試
験プログラムを用意して診断処理を行ったりしなければ
ならないので、上記の従来のアドレス系の試験方式によ
ればメモリの試験に要する費用が大となるという問題が
ある。本発明は上記の従来技術における問題にかんがみ
てなされたものであり、その目的は、メモリ試験方法に
おいて、メモリを２つ以上に分割し、分割された各メモ
リに対応するアドレス選択回路から同一のアドレス信号
を供給するという構想に基づき、通常のデ−タ処理を中
断することなく、かつＩＣテスタや試験プログラムを不
要として、低価格で、アドレス系の試験を含むメモリの
試験を行うことを可能にすることにある。
するように、例えば、アドレスデータにも同様にチェッ
クビットを付加し、メモリにこのアドレスデータを入力
する直前でチェックを行う方式、或いは、同一のアドレ
ス選択回路を２つ設けて、２つのアドレス選択回路の出
力が一致しているか否かをメモリにアドレスデータを入
力する直前でチェックする方式等が知られている。しか
しながら、これらの従来のアドレス系の試験方式では、
アドレス選択回路の障害は検出可能であるが、メモリ本
体のアドレス系の障害は依然として潜在する可能性があ
る。メモリ本体を含めたアドレス系の試験のためには、
前述のデータの書込み・読出し試験と同様にメモリの全
アドレスについてアドレス試験を行う必要があり、同様
に時間がかかりすぎるのみならず、この試験のために、
メモリの種類に応じた専用のＩＣテスタを用意してエー
ジング処理を行ったり、メモリの種類に応じたメモリ試
験プログラムを用意して診断処理を行ったりしなければ
ならないので、上記の従来のアドレス系の試験方式によ
ればメモリの試験に要する費用が大となるという問題が
ある。本発明は上記の従来技術における問題にかんがみ
てなされたものであり、その目的は、メモリ試験方法に
おいて、メモリを２つ以上に分割し、分割された各メモ
リに対応するアドレス選択回路から同一のアドレス信号
を供給するという構想に基づき、通常のデ−タ処理を中
断することなく、かつＩＣテスタや試験プログラムを不
要として、低価格で、アドレス系の試験を含むメモリの
試験を行うことを可能にすることにある。
前述の目的を達成するために、本発明においては、チェ
ックビットを含む複数ビットのデータが書込み・読出し
されるメモリ、該メモリへの書込みデータにチェックビ
ットを付加するチェックビット付加回路、該メモリへの
書込みおよび該メモリからの読出しを制御するアドレス
分配部、および該チェックビットを含む読出しデータの
正常性を試験する誤り検出回路を具備するメモリシステ
ムにおいて、該メモリを少なくとも２つに分割し、前記
アドレス分配部を該分割されたメモリの各々に１つずつ
対応させて設け、該アドレス分配部のすべてに同一のア
ドレスデータを入力して該分割されたメモリの各々のア
ドレスを指定してデータの書込み・議出しを行うことに
より、該メモリおよび該アドレス分配部の正常性を前記
誤り検出回路によって試験することを特徴とするメモリ
試験方式が提供される。
ックビットを含む複数ビットのデータが書込み・読出し
されるメモリ、該メモリへの書込みデータにチェックビ
ットを付加するチェックビット付加回路、該メモリへの
書込みおよび該メモリからの読出しを制御するアドレス
分配部、および該チェックビットを含む読出しデータの
正常性を試験する誤り検出回路を具備するメモリシステ
ムにおいて、該メモリを少なくとも２つに分割し、前記
アドレス分配部を該分割されたメモリの各々に１つずつ
対応させて設け、該アドレス分配部のすべてに同一のア
ドレスデータを入力して該分割されたメモリの各々のア
ドレスを指定してデータの書込み・議出しを行うことに
より、該メモリおよび該アドレス分配部の正常性を前記
誤り検出回路によって試験することを特徴とするメモリ
試験方式が提供される。
以下、添附の図面に基づいて、従釆技術との対比におい
て本発明の１実施例を説明する。
て本発明の１実施例を説明する。
第１図は従来のメモリ試験方式の１例を示すブロック線
図である。
図である。
第１図において、書込みデータＷＤはメモリ１の指定さ
れたアドレスに書込まれると共に、パリティ発生回路３
に入力される。パリティ発生回路３において入力書込み
デー外こ基づいてチェックビットが形成され、このチェ
ックビットは上記指定されたアドレスに書込まれる。ア
ドレスの指定はアドレス分配部５によって行われる。こ
のようにして書込まれたデータの議出しは、やはりアド
レス分配部５によって行われ、読出されたデータＲＤは
パリティチェック回路７においてパリティチェックが行
われ、データが正しく謙出されたか否かがチェックされ
る。このチェックによってデータの書込みおよび議出し
が正しく行われたか否かがチェックされる。ところが、
もし、メモリー内のアドレス系またはアドレス分配部５
にハード障害があったとしても、書込みおよび説出しに
際しては、書込みアドレスおよび読出しアドレスが異な
るだけであり、書込み動作および読出し動作そのものは
これらアドレス系のハード障害の有無に関係なく一見正
常に行われる。このようなアドレス系のハード障害を検
出するためには、メモリの全アドレスについて異なるデ
−夕で書込み議出しの試験を行う必要があり、時間がか
かりすぎるため、通常のデータ処理は中断される。そこ
で、アドレス分配部５に入力されるアドレスデー外ま他
のパリティ発生器９にも入力され、それにより発生した
チェックビットをアドレス分配部５に入力されたデータ
に付加し、アドレス分配部５から出力されたアドレスデ
ータを他のパリティチェック回路１１でチェックする。
このチェックの結果により、アドレス分配部５は正確に
アドレスデータを出力したか杏かがチェックされる。ア
ドレス系の試験を行う従来の方式の他の１例を第２図に
示す。
れたアドレスに書込まれると共に、パリティ発生回路３
に入力される。パリティ発生回路３において入力書込み
デー外こ基づいてチェックビットが形成され、このチェ
ックビットは上記指定されたアドレスに書込まれる。ア
ドレスの指定はアドレス分配部５によって行われる。こ
のようにして書込まれたデータの議出しは、やはりアド
レス分配部５によって行われ、読出されたデータＲＤは
パリティチェック回路７においてパリティチェックが行
われ、データが正しく謙出されたか否かがチェックされ
る。このチェックによってデータの書込みおよび議出し
が正しく行われたか否かがチェックされる。ところが、
もし、メモリー内のアドレス系またはアドレス分配部５
にハード障害があったとしても、書込みおよび説出しに
際しては、書込みアドレスおよび読出しアドレスが異な
るだけであり、書込み動作および読出し動作そのものは
これらアドレス系のハード障害の有無に関係なく一見正
常に行われる。このようなアドレス系のハード障害を検
出するためには、メモリの全アドレスについて異なるデ
−夕で書込み議出しの試験を行う必要があり、時間がか
かりすぎるため、通常のデータ処理は中断される。そこ
で、アドレス分配部５に入力されるアドレスデー外ま他
のパリティ発生器９にも入力され、それにより発生した
チェックビットをアドレス分配部５に入力されたデータ
に付加し、アドレス分配部５から出力されたアドレスデ
ータを他のパリティチェック回路１１でチェックする。
このチェックの結果により、アドレス分配部５は正確に
アドレスデータを出力したか杏かがチェックされる。ア
ドレス系の試験を行う従来の方式の他の１例を第２図に
示す。
第２図においては、２つのアドレス分配部５および６が
設けられており、それぞれのアドレス分配部５，６に同
一のアドレスデータＡＤＤＩないしＡＤＤｎが入力され
ている。アドレス分配部５および６の出力はアドレス一
致回路１３において、一致しているか否かがチェックさ
れる。チェックの結果不一致であれば、アドレス分配部
５，６のいずれかに障害があることがわかる。しかしな
がら、第１図および第２図に示した従来のメモリ試験方
式によれば、前述した如く、メモリー内のアドレス系に
ハード障害がある場合はそのハード障害の識別のために
多大の時間と費用を要する。本発明は短時間にかつ低価
格でアドレス系の障害を含むメモリの障害検出を行うも
のであり、本発明の１実施例を第３図に基づいて説明す
る。
設けられており、それぞれのアドレス分配部５，６に同
一のアドレスデータＡＤＤＩないしＡＤＤｎが入力され
ている。アドレス分配部５および６の出力はアドレス一
致回路１３において、一致しているか否かがチェックさ
れる。チェックの結果不一致であれば、アドレス分配部
５，６のいずれかに障害があることがわかる。しかしな
がら、第１図および第２図に示した従来のメモリ試験方
式によれば、前述した如く、メモリー内のアドレス系に
ハード障害がある場合はそのハード障害の識別のために
多大の時間と費用を要する。本発明は短時間にかつ低価
格でアドレス系の障害を含むメモリの障害検出を行うも
のであり、本発明の１実施例を第３図に基づいて説明す
る。
第３図において、本実施例により、８ビットメモリは２
つの４ビットメモリ１一０および１一１に分割されてお
り、第１の４ビットメモリ１−０１こはアドレス分配部
５が対応し、第２の４ビットメモリ１−１にはアドレス
分配部６が対応している。アドレス分配部５および６に
は同一のアドレスデータＡＤＤＩないしＡＤＤｎが入力
される。入力ハイウェイ１５上を伝送されて来る８ビッ
トの書込みデータＷＤの上位４ビットは、アドレス分配
部５によって指定された第１の４ビットメモリ１−０の
指定アドレスに書込まれ、下位４ビットはアドレス分配
部６によって指定された第２の４ビットメモリー−１の
指定アドレスに書込まれる。８ビットの書込みデータＷ
Ｄはまた、従来と同様にパリティ発生回路３に入力され
、書込みデータＷＤに基づいてチェックビットが形成さ
れる。
つの４ビットメモリ１一０および１一１に分割されてお
り、第１の４ビットメモリ１−０１こはアドレス分配部
５が対応し、第２の４ビットメモリ１−１にはアドレス
分配部６が対応している。アドレス分配部５および６に
は同一のアドレスデータＡＤＤＩないしＡＤＤｎが入力
される。入力ハイウェイ１５上を伝送されて来る８ビッ
トの書込みデータＷＤの上位４ビットは、アドレス分配
部５によって指定された第１の４ビットメモリ１−０の
指定アドレスに書込まれ、下位４ビットはアドレス分配
部６によって指定された第２の４ビットメモリー−１の
指定アドレスに書込まれる。８ビットの書込みデータＷ
Ｄはまた、従来と同様にパリティ発生回路３に入力され
、書込みデータＷＤに基づいてチェックビットが形成さ
れる。
このチェックビットは第２の４ビットメモリ１一１に付
加されたチェックビットエリア１７の中の、アドレス指
定部６によって指定されたアドレスに書込まれる。メモ
リ１−０および１ーーからのデータの謙出し‘ま、アド
レス分配部５によって第１のメモＩＪＩ−０のアドレス
を指定して上位４ビットを議出し、アドレス分配部６に
よって第２のメモリＩー１のアドレスを指定して下位４
ビットとチェックビットを読出すことにより行われる。
加されたチェックビットエリア１７の中の、アドレス指
定部６によって指定されたアドレスに書込まれる。メモ
リ１−０および１ーーからのデータの謙出し‘ま、アド
レス分配部５によって第１のメモＩＪＩ−０のアドレス
を指定して上位４ビットを議出し、アドレス分配部６に
よって第２のメモリＩー１のアドレスを指定して下位４
ビットとチェックビットを読出すことにより行われる。
読出された読出しデータＲＤは出力ハイウェイに送出さ
れると共に、パリティチェック回路１９に入力され、こ
のパリティチェックによりデータ書込みおよび読出しが
正しく行われたか否かがチェックされる。このチェック
により、データの一部がメモリに正しく書込まれなかっ
た場合や書込まれたデータの一部がメモリから正しく読
出されなかった場合に障害が検出されるのみならず、ア
ドレス分配部５または６に障害があってアドレス指定が
正しく行われなかった場合や、メモリー−０または１一
１のいずれかのアドレス系に障害があって指定されたア
ドレス以外のアドレスに対して書込みまたは議出しがさ
れた場合にも障害が検出される。例えば第３図に示され
るように、アドレス分配部５および６に入力されたアド
レスデータがメモリのｉ番地を指定しようとするもので
ある場合で、アドレス分配部６に障害があってその出力
のアドレスデータがメモリのｉ番地を指定してしまう場
合または第１のメモリ１−０のアドレス系に障害があっ
てｉ番地を指定されたにも拘らずｊ番地が指定された場
合は、パリティチェック回路１９においてパリティエラ
ーが発生し、障害が検出される。以上の本発明の実施例
の説明においては、書込みデータを８ビットとし、８ビ
ットのメモリを２つの４ビットメモリに分割したが、本
発明はこれに限るものではなく、他のビット数のデータ
を用いてもよいし、メモリを２つ以上に分割してそれぞ
れにアドレス分配部を対応させてもよい。
れると共に、パリティチェック回路１９に入力され、こ
のパリティチェックによりデータ書込みおよび読出しが
正しく行われたか否かがチェックされる。このチェック
により、データの一部がメモリに正しく書込まれなかっ
た場合や書込まれたデータの一部がメモリから正しく読
出されなかった場合に障害が検出されるのみならず、ア
ドレス分配部５または６に障害があってアドレス指定が
正しく行われなかった場合や、メモリー−０または１一
１のいずれかのアドレス系に障害があって指定されたア
ドレス以外のアドレスに対して書込みまたは議出しがさ
れた場合にも障害が検出される。例えば第３図に示され
るように、アドレス分配部５および６に入力されたアド
レスデータがメモリのｉ番地を指定しようとするもので
ある場合で、アドレス分配部６に障害があってその出力
のアドレスデータがメモリのｉ番地を指定してしまう場
合または第１のメモリ１−０のアドレス系に障害があっ
てｉ番地を指定されたにも拘らずｊ番地が指定された場
合は、パリティチェック回路１９においてパリティエラ
ーが発生し、障害が検出される。以上の本発明の実施例
の説明においては、書込みデータを８ビットとし、８ビ
ットのメモリを２つの４ビットメモリに分割したが、本
発明はこれに限るものではなく、他のビット数のデータ
を用いてもよいし、メモリを２つ以上に分割してそれぞ
れにアドレス分配部を対応させてもよい。
以上の説明から明らかなように、本発明により、通常の
データ処理を中断することなく、かつＩＣテスタや試験
プログラムを不要として低価格で、アドレス系の試験を
含むメモリの試験を行うことが可能となる。
データ処理を中断することなく、かつＩＣテスタや試験
プログラムを不要として低価格で、アドレス系の試験を
含むメモリの試験を行うことが可能となる。
第１図は従来のメモリ試験方式の１例を示すブロック線
図、第２図は従来のメモリ試験方式の他の１例を示すブ
ロック線図、第３図は本発明の１実施例によるメモリ試
験方式を示すブロック線図である。 １：メモリ、３，９，１９：パリティ発生回路、５，６
：アドレス分配部、７，１１：パリティチェック回路、
１３：アドレス一致回路、１５：入力ハイウエイ、１７
：チェックビットエリア。 第１図 第２図 第３図
図、第２図は従来のメモリ試験方式の他の１例を示すブ
ロック線図、第３図は本発明の１実施例によるメモリ試
験方式を示すブロック線図である。 １：メモリ、３，９，１９：パリティ発生回路、５，６
：アドレス分配部、７，１１：パリティチェック回路、
１３：アドレス一致回路、１５：入力ハイウエイ、１７
：チェックビットエリア。 第１図 第２図 第３図
Claims (1)
- １ チエツクビツトを含む複数ビツトのデータが書込み
、読出しされるメモリ、該メモリへの書込みデータにチ
エツクビツトを付加するチエツクビツト付加回路、該メ
モリへの書込みおよび該メモリからの読出しを制御する
アドレス分配部、および該チエツクビツトを含む読出し
データの正常性を試験する誤り検出回路を具備するメモ
リシステムにおいて、該メモリを少なくとも２つに分割
し、分割されたメモリの１つにのみ該チエツクビツトを
書込み、前記アドレス分配部を該分割されたメモリの各
々に１つずつ対応させて設け、該アドレス分配部のすべ
てに同一のアドレスデータを入力して該分割されたメモ
リの各々の同一アドレスを指定してデータの書込み・読
出しを行い、該誤り検出回路は該分割されたメモリのす
べてからの読出しデータのパリテイチエツクをすること
により、該メモリおよびアドレス分配部の正常性を試験
することを特徴とするメモリ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55107196A JPS6035695B2 (ja) | 1980-08-06 | 1980-08-06 | メモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55107196A JPS6035695B2 (ja) | 1980-08-06 | 1980-08-06 | メモリ試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5733497A JPS5733497A (en) | 1982-02-23 |
| JPS6035695B2 true JPS6035695B2 (ja) | 1985-08-16 |
Family
ID=14452907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55107196A Expired JPS6035695B2 (ja) | 1980-08-06 | 1980-08-06 | メモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035695B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4918824B2 (ja) * | 2006-08-18 | 2012-04-18 | 富士通株式会社 | メモリコントローラおよびメモリ制御方法 |
-
1980
- 1980-08-06 JP JP55107196A patent/JPS6035695B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5733497A (en) | 1982-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6636998B1 (en) | Semiconductor memory device and parallel bit test method thereof | |
| US5959914A (en) | Memory controller with error correction memory test application | |
| US7506226B2 (en) | System and method for more efficiently using error correction codes to facilitate memory device testing | |
| EP0451985A2 (en) | Built-in self-test technique for content-addressable memories | |
| US20030204795A1 (en) | Testing of ECC memories | |
| US4891811A (en) | Efficient address test for large memories | |
| US4918693A (en) | Apparatus for physically locating faulty electrical components | |
| US5659549A (en) | Memory test system having a pattern generator for a multi-bit test | |
| JPS6035695B2 (ja) | メモリ試験方式 | |
| US5805606A (en) | Cache module fault isolation techniques | |
| US7149869B2 (en) | Method and apparatus for generating generic descrambled data patterns for testing ECC protected memory | |
| JPS6152758A (ja) | メモリのエラ−検出装置 | |
| JPH0793225A (ja) | メモリチェック方式 | |
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
| EP0652568A1 (en) | Memory card tester | |
| KR20000000990A (ko) | 에러 검출장치 | |
| JP2002042485A (ja) | 半導体メモリ試験装置 | |
| JP3040508B2 (ja) | メモリ試験方法 | |
| JPH04119434A (ja) | パリティ・エラー検出装置 | |
| KR0121094B1 (ko) | 메모리 테스트 방법 | |
| JPH0241119B2 (ja) | ||
| JPH0745099A (ja) | 半導体集積回路およびその検査方法 | |
| JPH04101253A (ja) | メモリのｅｃｃ回路の動作試験方式 | |
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 |