JP2943237B2 - 半導体集積回路装置の検出装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、検査情報格納用のパタンメモリを有する半
導体集積回路装置の機能検査を行う検査装置に関する。

〔概要〕

本発明は、半導体集積回路装置の検査装置の検査情報
格納手段において、 複数個のバッファメモリを設けこのバッファメモリに
検査パタンと交互に格納させることにより、 検査情報のロード中でもデバイス検査を行うことがで
きるようにしたものである。

〔従来の技術〕

従来、この種の半導体集積回路装置の検査装置では、
パタンメモリの情報を被検査半導体集積回路装置に入力
し、その結果出力される被検査半導体集積回路装置の出
力情報とパタンメモリの情報とを逐次比較して検査を行
っている。第３図は従来の半導体集積回路装置の検査装
置の検査情報格納部の構成を示すブロック図である。第
４図は従来の半導体集積回路装置の検査装置のパタンメ
モリに検査情報を格納し、続いて被検査半導体集積回路
装置を検査する時系列動作を示す図である。

第３図と第４図を用いてパタンメモリに検査情報を格
納し続いて被検査半導体集積回路装置を検査する動作を
説明する。第１の品種（の検査ロット）と第２の品種
（の検査ロット）があるときに、制御部３は第１の品種
のパタンロードを行うためにインタフェース２を介して
主記憶装置１から検査情報を読み出してパタンメモリ４
に格納する。次に、図外の主制御部は図外のタイミング
発生器やパタン発生器を起動してパタンメモリ４の検査
情報を参照しつつ第１の品種を検査する。第１の品種
（の検査ロット）の検査が終了すると、第２の品種（の
検査ロット）についても同様の手順でパタンロードと検
査とを行う。このように第ｎ番目の品種についても同様
の動作を行う。

〔発明が解決しようとする課題〕

被検査半導体集積回路装置は年々高集積化し、検査情
報が10Mバイト以上に達する場合も希ではなく、やがて1
00Mバイトにも達することが予測される。現在、最先端
の半導体集積回路装置の検査装置は512ピンでＭワイド
の検査情報を用いて検査できるが、検査情報の主記憶部
は磁気ディスクや磁気テープを用いているので低速であ
り、10Mバイト以上の検査情報をパタンメモリにロード
するには15分から60分を要する。一方、被検査半導体集
積回路装置は少量多品種の傾向にあって、１つの検査ロ
ットを検査するための検査時間は30分から90分を要す
る。このことから、将来、パタンロード時間と検査時間
が逆転し、装置の稼動効率を極端に低下させることが懸
念される。また、この種の検査装置は極めて高価であ
り、検査情報のロード時間が長く稼動効率が悪いことは
費用の浪費を招く欠点がある。

本発明はこのような欠点を除去するもので、装置の稼
動効率を高い値に保つことができる半導体集積回路装置
の検査装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、複数品種の半導体集積回路装置にかかわる
検査情報を格納し、アクセス時間が比較的に長い主記憶
装置と、ひとつの品種の半導体集積回路装置にかかわる
検査情報を格納し、アクセス時間が比較的に短いパター
ンメモリと、このパターンメモリの内容に基づき検査を
実行する検査部とを備えた半導体集積回路装置の検査装
置において、上記主記憶装置の内容を自メモリに格納
し、自メモリの内容を上記パターンメモリに与え、アク
セル時間が比較的に短い複数個のバッファメモリと、こ
のバッファメモリのそれぞれの書き込みおよび読み出し
のタイミングを制御する制御部とを備えたことを特徴と
する。ここで、上記パターンメモリおよびバッファメモ
リがRAMであり、上記主記憶装置が磁気メモリであるこ
とがよい。

〔作用〕

従来の半導体集積回路装置の検査装置では、主記憶装
置から検査情報を読み出してパタンメモリに書き込む時
間が主記憶装置のアクセス時間に大きく依存し、また被
検査半導体集積回路装置を検査中はパタンメモリに検査
情報を書き込めず、したがって、パターンロードとデバ
イス検査とがシリーズ動作になる。これに対して、本発
明の半導体集積回路装置の検査装置は、主記憶装置から
検査情報を読み出し直ぐにパタンメモリに書き込むこと
はせずにいったんバッファメモリに保管し、バッファメ
モリからパタンメモリに書き込む。これにより、パタン
メモリへの書込み処理時間が主記憶装置のアクセス時間
に依存せず、また被検査半導体集積回路装置を検査中で
も複数のバッファメモリに並列に検査情報を書き込み、
その後にパタンメモリに検査情報を書き込むことができ
る。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第
１図は本発明の半導体集積回路装置の検査装置の検査情
報格納部の構成を示すブロック図である。第２図は本発
明の半導体集積回路装置の検査装置のパタンメモリに検
査情報を格納し、続いて被検査半導体集積回路装置を検
査する時系列動作を示す図である。この実施例は、第１
図に示すように、主記憶装置11、21と、インタフェース
12、22と、制御部13、23と、パタンメモリ４と、バッフ
ァメモリ15、25とを備える。

すなわち、この実施例は、複数品種の半導体集積回路
装置にかかわる検査情報を格納し、アクセス時間が比較
的に長い主記憶装置11および21と、ひとつの品種の半導
体集積回路装置にかかわる検査情報を格納し、アクセス
時間が比較的に短いパタンメモリ４と、このパタンメモ
リ４の内容に基づき検査を実行する図外の検査部とを備
え、さらに、本発明の特徴とする手段として、主記憶装
置11および21の内容を自メモリに格納し、自メモリの内
容をパタンメモリ４に与え、アクセス時間が比較的に短
い複数個のバッファメモリ15および25と、このバッファ
メモリ15および25のそれぞれの書き込みおよび読み出し
のタイミングを制御する制御部13および23とを備える。

パタンメモリに検査情報を格納し続いて被検査半導体
集積回路装置を検査する動作を第１図と第２図を用いて
説明する。

第１の品種（の検査ロット）か第４の品種（の検査ロ
ット）があるときに、制御部13は第１の品種のパタンロ
ードを行うために、インタフェース12を介して主記憶装
置11から検査情報を読み出してバッファメモリ15に保管
を開始する。同様に、制御部23は制御部13と並行して第
２の品種のパタンロードを行うためにインタフェース22
を介して主記憶装置21から検査情報を読み出してバッフ
ァメモリ25に保管を開始する。バッファメモリ15が保管
を終了すると、制御部13はバッファメモリ15からさらに
パタンメモリ４に高速に書き込む。次に、図外の主制御
部は図外のタイミング発生器やパタン発生器を起動して
パタンメモリ４の検査情報を参照しつつ第１の品種を検
査する。第２の品種のパタンロードは第１の品種のパタ
ンロード開始直後に行うことが可能であり、さらに第１
の品種を検査中でパタンメモリ４を占有中にもバッファ
メモリ25にロードできる。このときすでに第１の品種の
検査情報はパタンメモリ４に移されているので、バッフ
ァメモリ15への第３の品種のパタンロードが可能であ
る。かりに、第１の品種が検査を継続中でパタンメモリ
４を占有中のときにも第３の品種のバッファ芽織15への
パタンロードは可能である。第１の品種の検査を完了す
ると、制御部23はバッファメモリ25からパタンメモリ４
に第２の品種の検査情報を高速に書き込んだ後に検査を
開始する。第２の品種の検査情報がパタンメモリ４に移
し込まれると、第４の品種の検査情報をバッファメモリ
25にロードを開始することが可能になる。このように第
ｎ番目の品種についても同様の動作を行うことができ
る。なお、制御部13、23は中央演算処理装置で、パタン
メモリ４は高速のSRAMで、バッファメモリ15、25はDRAM
で構成できる。また、バッファメモリ15、25はDRAMの他
にVRAMで構成できる。

上述の例は検査情報格納部が２組の場合を示したが、
被検査半導体集積回路装置の検査時間と主記憶装置から
検査情報を読み出す読み出し時間との割合いによって検
査情報格納部を３組以上に構成できる。また、第２図を
用いて制御部13または23によってバッファメモリ15また
は25からパタンメモリ４へパタン転送できるのは、第ｎ
番目と第ｎ＋１番目の品種切換え時であるように説明し
たが、制御部13および23のソフトウェア変更により、品
種切換え時以外にも例えば実際にテストパタンが走行し
ないハンドラ、プローバのインデクス時間などにパタン
メモリ４へパタン転送できる。

〔発明の効果〕

本発明は、以上説明したように、主記憶装置から検査
情報を読み出して直ぐにパタンメモリに書き込むことは
せずに、いったんバッファメモリに保管し、バッファメ
モリからパタンメモリに書き込むようにしてパタンメモ
リへの書き込み処理時間が主記憶装置のアクセス時間に
依存しないように、また被検査半導体集積回路装置を検
査中でも複数のバッファメモリに並列に検査情報を書き
込んでその後にパタンメモリに検査情報を書き込むよう
にしたので、検査情報のパタンメモリへのロード時間を
短縮して稼動効率を高める効果がある。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の検査装置の検査
情報格納部の構成を示すブロック図。 第２図は本発明の半導体集積回路装置の検査装置のパタ
ンメモリに検査情報を格納し、続いて被検査半導体集積
回路装置を検査する時系列動作を示す図。 第３図は従来の半導体集積回路装置の検査装置の検査情
報格納部の構成を示すブロック図。 第４図は従来の半導体集積回路装置の検査装置のパタン
メモリに検査情報を格納し、続いて被検査半導体集積回
路装置を検査する時系列動作を示す図。 １、11、21……主記憶装置、２、12、22……インタフェ
ース、３、13、23……制御部、４……パタンメモリ、1
5、25……バッファメモリ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複製品種の半導体集積回路装置にかかわる
   検査情報を格納し、アクセス時間が比較的に長い主記憶
   装置と、 ひとつの品種の半導体集積回路装置にかかわる検査情報
   を格納し、アクセス時間が比較的に短いパターンメモリ
   と、 このパターンメモリの内容に基づき検査を実行する検査
   部と を備えた半導体集積回路装置の検査装置において、 上記主記憶装置の内容を自メモリに格納し、自メモリの
   内容を上記パターンメモリに与え、アクセス時間が比較
   的に短い複数個のバッファメモリと、 このバッファメモリのそれぞれの書き込みおよび読み出
   しのタイミングを制御する制御部と を備えたことを特徴とする半導体集積回路装置の検査装
   置。
2. 【請求項２】上記パターンメモリおよびバッファメモリ
   がRAMであり、上記主記憶装置が磁気メモリである請求
   項１記載の半導体集積回路装置の検査装置。