JPS58205992A - Ｌｓｉ内蔵メモリの試験方法 - Google Patents
Ｌｓｉ内蔵メモリの試験方法Info
- Publication number
- JPS58205992A JPS58205992A JP57088271A JP8827182A JPS58205992A JP S58205992 A JPS58205992 A JP S58205992A JP 57088271 A JP57088271 A JP 57088271A JP 8827182 A JP8827182 A JP 8827182A JP S58205992 A JPS58205992 A JP S58205992A
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- JP
- Japan
- Prior art keywords
- test
- storage area
- memory
- built
- small
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＬＳＩ内蔵する大容量のメモリにおける試験方
法の改良に関する。
法の改良に関する。
（ｂ） 技術の背景
半導体技術とくに集積化技術の発達に伴い高密度の一理
回路を搭載した例えば１万ゲートを越えるＬＳＩが提供
されるようになった。この種類のＬＳＩはその構成にお
いて大８１ｍのスタティック噛ランダムアクセスメモリ
（ＳＲＡＭ）をＪＩｋ載しふ・り本発明はこのように一
理回路と混在したメモリを１鹸すム領域に関するもので
ある。
回路を搭載した例えば１万ゲートを越えるＬＳＩが提供
されるようになった。この種類のＬＳＩはその構成にお
いて大８１ｍのスタティック噛ランダムアクセスメモリ
（ＳＲＡＭ）をＪＩｋ載しふ・り本発明はこのように一
理回路と混在したメモリを１鹸すム領域に関するもので
ある。
（ｃ） 従来技術と問題点
従来上記のＬＳＩに内蔵する大容量のＳ ＲＡＭを試験
する方法としては（イ）メモリを７リツプフロツプｉｇ
ｌ路に展開して＃断゛する手段０：ｌ）スキャンｌｌ０
ＵＴ手法（ハ）メモリ専用の入出力接続ピンを使用して
メモリ専用試験器によシ試験を実施する手段郷が使用さ
れているがそれぞれ一長一短があり、例えばそれぞれに
メモリが極めて小容量なら良いが大容量には適用が困難
である、特定の試験は適用出来るが多様の試験モードは
適用が困難である。
する方法としては（イ）メモリを７リツプフロツプｉｇ
ｌ路に展開して＃断゛する手段０：ｌ）スキャンｌｌ０
ＵＴ手法（ハ）メモリ専用の入出力接続ピンを使用して
メモリ専用試験器によシ試験を実施する手段郷が使用さ
れているがそれぞれ一長一短があり、例えばそれぞれに
メモリが極めて小容量なら良いが大容量には適用が困難
である、特定の試験は適用出来るが多様の試験モードは
適用が困難である。
あるいはメモリ専用の入出力接続ピンを使用して □試
験するためにＬＳＩのピン数が増大し、また、品種が変
る都匿専用の接続治具を準備するのに手 ｊ□ 間と高額の費用がか＼る０またこれ咎はフィールドにお
いて実施するのには何れも通切且充分とはいえる手段で
はなかった。
験するためにＬＳＩのピン数が増大し、また、品種が変
る都匿専用の接続治具を準備するのに手 ｊ□ 間と高額の費用がか＼る０またこれ咎はフィールドにお
いて実施するのには何れも通切且充分とはいえる手段で
はなかった。
（ｄ） 発明の目的
本発明は上記の欠点を除去するためＬＳＩ内蔵のＳＲＡ
Ｍを徹底して試験する方法としてその一部小答量を外部
に接続する小規模の試験器により充分に試験を実施して
良品となる記憶領域を確保した後、この記憶領域に試験
パターンを格納して残シの大容量メモリを書込み読取り
比較動作によｐ試験を励すことによシフイールドにおい
てもメモリ全域を適り且充分なレベルで調査が可能とな
る手段を提供しようとするものでおる。１（１；ｌ＋（
ｅ） 発明の構成 この目的は本発明による大容量のＳＲＡＭを内蔵するＬ
ＳＩにおいて該内蔵メモリをｍピッ）Ｘｎワードおよび
（（ｐ＋１）ｍ＋α〕ビットｘ［（ｑ＋１）ｎ＋β〕ワ
ードの大小容量２記憶領斌に分割し、該各記憶領敏にア
クセスする並列入出力動作可能のアドレスカウンタおよ
びｍビットの出力レジスタを各記憶領域のビット構成と
対応して＆数個備えてなり、不妊１記憶領域は外部手段
により試験１−施して良品を確認した後不存μ記憶−域
に試験パターンを格納し、該試験／くターンを両ア、ド
レスカウンタによって小群メそりよりｎ１ビツトＸｎワ
一ド嚇位毎大容値記憶領域についてｍビット方向は並列
）（、ｎワード方向は直列に繰返しＣ遂−複写したる彼
、太′８門記憶領域の読取動作を行って複・数の出力レ
ジスタに出力）（ターンを比較器によりワード毎に順次
比較して動作試練を行うことを％倣とするＬＳＩ内蔵メ
モリの試駆方法を提供することによって達成することが
出来る。
Ｍを徹底して試験する方法としてその一部小答量を外部
に接続する小規模の試験器により充分に試験を実施して
良品となる記憶領域を確保した後、この記憶領域に試験
パターンを格納して残シの大容量メモリを書込み読取り
比較動作によｐ試験を励すことによシフイールドにおい
てもメモリ全域を適り且充分なレベルで調査が可能とな
る手段を提供しようとするものでおる。１（１；ｌ＋（
ｅ） 発明の構成 この目的は本発明による大容量のＳＲＡＭを内蔵するＬ
ＳＩにおいて該内蔵メモリをｍピッ）Ｘｎワードおよび
（（ｐ＋１）ｍ＋α〕ビットｘ［（ｑ＋１）ｎ＋β〕ワ
ードの大小容量２記憶領斌に分割し、該各記憶領敏にア
クセスする並列入出力動作可能のアドレスカウンタおよ
びｍビットの出力レジスタを各記憶領域のビット構成と
対応して＆数個備えてなり、不妊１記憶領域は外部手段
により試験１−施して良品を確認した後不存μ記憶−域
に試験パターンを格納し、該試験／くターンを両ア、ド
レスカウンタによって小群メそりよりｎ１ビツトＸｎワ
一ド嚇位毎大容値記憶領域についてｍビット方向は並列
）（、ｎワード方向は直列に繰返しＣ遂−複写したる彼
、太′８門記憶領域の読取動作を行って複・数の出力レ
ジスタに出力）（ターンを比較器によりワード毎に順次
比較して動作試練を行うことを％倣とするＬＳＩ内蔵メ
モリの試駆方法を提供することによって達成することが
出来る。
（ｆ） 発明の実施例
以下本発明の一実弛列について図面をβ照しつつ説明す
る０ 図は本発明の一実施例におけるＬＳＩ内蔵メモリの試験
方法によるブロック図である。図において１，２゛はア
ドレスカウンタ（ＡＤＤ）Ｉ ３，４はＬＳＩ内眠のメ
モリにおける小′４鎗記憶領域および大容髄記ｔｉ−を
域（ＲＡＭ）？’ ５ ａ、 ｂ、 ｃ、 ｄはレジス
タおよび６は比較器である。
る０ 図は本発明の一実施例におけるＬＳＩ内蔵メモリの試験
方法によるブロック図である。図において１，２゛はア
ドレスカウンタ（ＡＤＤ）Ｉ ３，４はＬＳＩ内眠のメ
モリにおける小′４鎗記憶領域および大容髄記ｔｉ−を
域（ＲＡＭ）？’ ５ ａ、 ｂ、 ｃ、 ｄはレジス
タおよび６は比較器である。
ＡＤＤｌは並列１ぎ号による外部からアクセスが１１■
能のＲＡＭａ用アドレアドレスカウンタＤ２はＲＡｔＳ
１４用のアドレスカウンタ、ＲＡＭ３はＬＳＩ内蔵のメ
モリにおける一５ｔ−引当てた不存−ｍビットＸｎワー
ド例えば８ビツトＸ１６ワードのＳＲＡＭ−（’ある。
能のＲＡＭａ用アドレアドレスカウンタＤ２はＲＡｔＳ
１４用のアドレスカウンタ、ＲＡＭ３はＬＳＩ内蔵のメ
モリにおける一５ｔ−引当てた不存−ｍビットＸｎワー
ド例えば８ビツトＸ１６ワードのＳＲＡＭ−（’ある。
ＲＡＭ４はＬＳＩ内蔵のメモリにおいてＲＡ〜１３を引
当てた残りのメモリ全値域に相当する大容量（（ｐ＋１
）ｍ＋α〕ビットＸ（（ｑ＋１）ｎ＋β〕ワード例えば
こ＼では説明の都合上２ｍピッ）Ｘ２ソードの例えば１
６ビツトＸ３２ワードとした力五、大容量におけるＰ−
Ｑ＋αおよびβは疑鶴（貝を除′＜）で翼現される任意
のｉ己１意谷値とする’ｌ（１：！、レジスタ５ａ−ｄ
はｍビットの出力レジスタであり、レジスタ５ａｔｆＲ
ＡＭ４への入力用、レジスタＳｂｔよＲＡＡｌＢ２外部
試験器により試験をするときの読取パターン外部出力用
、レジスタ５ｃ、ｄはＩｔ Ａ Ｍ ４を試験するとき
の読取パターン出力、用である。比較器６は１ｎビツト
のワードデータを相互比較し一故がイ１られたときはそ
のま＼比収試鎖の手醸を続行し、−紋が得られないとき
ｔよその都波エラー信号を送出する＋Ｒ能を有する。こ
＼で当初第１ステツプとして不存畦のＲＡＭ３について
その切部試験を光分に施す。図示はしないが外部の小規
模試験器によりデニタ醐およびアドレス線を介し並列４
６号により入力を、レジスタ５ｂを介しその読取パター
ン出力を送出する。
当てた残りのメモリ全値域に相当する大容量（（ｐ＋１
）ｍ＋α〕ビットＸ（（ｑ＋１）ｎ＋β〕ワード例えば
こ＼では説明の都合上２ｍピッ）Ｘ２ソードの例えば１
６ビツトＸ３２ワードとした力五、大容量におけるＰ−
Ｑ＋αおよびβは疑鶴（貝を除′＜）で翼現される任意
のｉ己１意谷値とする’ｌ（１：！、レジスタ５ａ−ｄ
はｍビットの出力レジスタであり、レジスタ５ａｔｆＲ
ＡＭ４への入力用、レジスタＳｂｔよＲＡＡｌＢ２外部
試験器により試験をするときの読取パターン外部出力用
、レジスタ５ｃ、ｄはＩｔ Ａ Ｍ ４を試験するとき
の読取パターン出力、用である。比較器６は１ｎビツト
のワードデータを相互比較し一故がイ１られたときはそ
のま＼比収試鎖の手醸を続行し、−紋が得られないとき
ｔよその都波エラー信号を送出する＋Ｒ能を有する。こ
＼で当初第１ステツプとして不存畦のＲＡＭ３について
その切部試験を光分に施す。図示はしないが外部の小規
模試験器によりデニタ醐およびアドレス線を介し並列４
６号により入力を、レジスタ５ｂを介しその読取パター
ン出力を送出する。
と＼でＩｎピッ）Ｘｎワードは前述のように例えば８ピ
ツ）Ｘ１６ワードと少く、■並列処理なので１６号人出
力接続のための手数もデータ皺も少いので、外部試験器
による誉込み読取り比較動作によるＲＡＭ３の良舎ｒＣ
ついては倉入りに行ってもそれ程の貢迅とならず唯一が
出米６０第２ステツプとして良品として確認の終ったＲ
Ａ Ｍ ａ Ｋ ＲＡへ１４を試（城するに必要なパ
ターンデータを与えて格納するＯ２ら３ステツプとして
ＬＳＩ内部内部上１ヒで残りの全記＋Ｍ領域即ちＲＡＭ
４を試験する。
ツ）Ｘ１６ワードと少く、■並列処理なので１６号人出
力接続のための手数もデータ皺も少いので、外部試験器
による誉込み読取り比較動作によるＲＡＭ３の良舎ｒＣ
ついては倉入りに行ってもそれ程の貢迅とならず唯一が
出米６０第２ステツプとして良品として確認の終ったＲ
Ａ Ｍ ａ Ｋ ＲＡへ１４を試（城するに必要なパ
ターンデータを与えて格納するＯ２ら３ステツプとして
ＬＳＩ内部内部上１ヒで残りの全記＋Ｍ領域即ちＲＡＭ
４を試験する。
前ステップでＲＡＭ３に格納した試顎パターンをＡＤＤ
ｌおよびＡＤＤ２によυ転与する。ＲＡ八へ４はＲＡＭ
３に比べしてｐ倍＋αのこ＼ではＨＩＩｆのビット数を
有するのでレジスタ５ａにより同一データを２ケに１丁
に送出し転写する。ワード方向もｑ倍十βこ＼では２培
のワード数を有するのでれワード目となったときＡ Ｄ
Ｄはこれを検出しＡ Ｉ） Ｄ Ｉをクリヤし、再び
同一の試験パターン送出を様屯す。このようにすればＲ
Ａ Ｍ４のυ込み動作が終了したときはＲＡ Ｍ ３の
内容がＲＡ〜１４の績淑崗所こ＼では例えば４ケ所にそ
のま＼複写される。次の読取り動作を開始してワードデ
ータがレジスタ５ｃ、５ｄに送出される４！Ｓ ｊＪｔ
比較器６によりワードデータを比較すればＲＡＭ４の尺
否が確認出来る。
ｌおよびＡＤＤ２によυ転与する。ＲＡ八へ４はＲＡＭ
３に比べしてｐ倍＋αのこ＼ではＨＩＩｆのビット数を
有するのでレジスタ５ａにより同一データを２ケに１丁
に送出し転写する。ワード方向もｑ倍十βこ＼では２培
のワード数を有するのでれワード目となったときＡ Ｄ
Ｄはこれを検出しＡ Ｉ） Ｄ Ｉをクリヤし、再び
同一の試験パターン送出を様屯す。このようにすればＲ
Ａ Ｍ４のυ込み動作が終了したときはＲＡ Ｍ ３の
内容がＲＡ〜１４の績淑崗所こ＼では例えば４ケ所にそ
のま＼複写される。次の読取り動作を開始してワードデ
ータがレジスタ５ｃ、５ｄに送出される４！Ｓ ｊＪｔ
比較器６によりワードデータを比較すればＲＡＭ４の尺
否が確認出来る。
ＲＡＭ４の不良発生が偶然左右同形のＪＡＭ ４ｒこの
方法では確認出来ないがレジスタ５ａまたは５ｂの化カ
バターンと５０または５ｄと別途比較すればその不良モ
ードをも確認出来る。以、上はｍビットｘｎワードに対
しｐ、ｑを２α、βを０として説明したがｐ、ｑおよび
α、βに任意の舷を設定しても同様に試験を行うことが
出来る。メモリの容量は通常ビットおよびワード方向共
いの形を取るので例外なくビット方向の分割はｍビット
ずつの偶数組が得られる。万−尚ｍビット以下の端数を
生じたと睡セの該当する組合せについてはＲＡＭ４の１
１１カレジスタにおいて不豐部なマスクすれば良い。
方法では確認出来ないがレジスタ５ａまたは５ｂの化カ
バターンと５０または５ｄと別途比較すればその不良モ
ードをも確認出来る。以、上はｍビットｘｎワードに対
しｐ、ｑを２α、βを０として説明したがｐ、ｑおよび
α、βに任意の舷を設定しても同様に試験を行うことが
出来る。メモリの容量は通常ビットおよびワード方向共
いの形を取るので例外なくビット方向の分割はｍビット
ずつの偶数組が得られる。万−尚ｍビット以下の端数を
生じたと睡セの該当する組合せについてはＲＡＭ４の１
１１カレジスタにおいて不豐部なマスクすれば良い。
ワード方向もビット方向と同様に偶数組が不揃いになる
ことはなく問題はない、。
ことはなく問題はない、。
（ｇ） 発明の詳細
な説明したように本発明によればＬＳＩ内蔵の大谷１ｉ
ＳＲＡＭにおける一部である不妊駿記憶１ 領域につい
て小規模り試験器により試験を実施してその確認を行っ
た咬、該小移駄領域に臀込んだ試験パターンを残りの大
容−゛記ｉｔ領域に転写して試験ケ夫腫することにより
てＬＳＩ内蔵のメモリ試験に関し従来に比較して効率の
良い試験方法を得ることが出来る。
ＳＲＡＭにおける一部である不妊駿記憶１ 領域につい
て小規模り試験器により試験を実施してその確認を行っ
た咬、該小移駄領域に臀込んだ試験パターンを残りの大
容−゛記ｉｔ領域に転写して試験ケ夫腫することにより
てＬＳＩ内蔵のメモリ試験に関し従来に比較して効率の
良い試験方法を得ることが出来る。
４、 １’４面の闇墜なｉＳｌと明
図は本発明の一部Ａｍ例におけるＬＳＩ内賦内子メモリ
験方法によるプロクク図を示−ｒ。
験方法によるプロクク図を示−ｒ。
ｌ；２はアドレスカクンタ、３．４はＬＳＩ 内蔵メモ
リの不妊鎗記偉−Ｊｉ域および大谷址記憶ヤ１九５ ａ
＊ ｂ ＊ ｅ ＋−ｄはレジスタおよび６は比較器
である０
リの不妊鎗記偉−Ｊｉ域および大谷址記憶ヤ１九５ ａ
＊ ｂ ＊ ｅ ＋−ｄはレジスタおよび６は比較器
である０
Claims (1)
- 大容量のスタティック・２ンダムアクセスメモリ（Ｓ
ＲＡＭ）を内蔵するＬＳＩ素子において該内蔵メモリを
ｍビーットｘｎワードおよび（（ｐ＋ｔ）ｍ＋α〕ビッ
トｘ（’（ｑ＋ｔ）ｎ＋β〕ワードの大小各区２記憶領
域に分割し、該各記憶憤域にアクセスする並列入出力動
作可能のアドレスカウンタおよびｍビットの出力レジス
タを各記憶領域のビット構成と対応して複数個備えてな
り、小容量記憶領域は外部手段、により試験を施して良
品を確認した後該小記憶領域に試験パターンを格納し、
該試験パターンを両アドレスカウンタによって小容量記
憶領域よシｍピッ）Ｘｆｉワード単位毎大容量記１、橡
領斌についてｍビット方向は並列に、ｎワード方向は直
列に繰返して遂−転写したる後、大容量記憶領域の銃取
り動作を行って複数の出力レジスタに出力遮れるパター
ンを比Ｍ器によりワード毎に姐次比較して動作試験を行
うことを％徴とするＬＳＩ内蔵メモリの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088271A JPS58205992A (ja) | 1982-05-25 | 1982-05-25 | Ｌｓｉ内蔵メモリの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088271A JPS58205992A (ja) | 1982-05-25 | 1982-05-25 | Ｌｓｉ内蔵メモリの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205992A true JPS58205992A (ja) | 1983-12-01 |
Family
ID=13938226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088271A Pending JPS58205992A (ja) | 1982-05-25 | 1982-05-25 | Ｌｓｉ内蔵メモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205992A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307751A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH0951024A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| KR100762597B1 (ko) * | 1999-05-17 | 2007-10-01 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 반도체 메모리를 위한 칩 상의 프로그램가능 데이터 패턴발생기 |
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| WO2011077624A1 (ja) * | 2009-12-21 | 2011-06-30 | パナソニック株式会社 | 半導体装置 |
| JP2012128922A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
| WO2012137340A1 (ja) * | 2011-04-07 | 2012-10-11 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
-
1982
- 1982-05-25 JP JP57088271A patent/JPS58205992A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307751A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH0951024A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| KR100762597B1 (ko) * | 1999-05-17 | 2007-10-01 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 반도체 메모리를 위한 칩 상의 프로그램가능 데이터 패턴발생기 |
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| WO2011077624A1 (ja) * | 2009-12-21 | 2011-06-30 | パナソニック株式会社 | 半導体装置 |
| JP2012128922A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
| WO2012137340A1 (ja) * | 2011-04-07 | 2012-10-11 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
| JPWO2012137340A1 (ja) * | 2011-04-07 | 2014-07-28 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
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