JPH0951024A

JPH0951024A - 集積回路試験装置

Info

Publication number: JPH0951024A
Application number: JP7203336A
Authority: JP
Inventors: Kazuo Nakaizumi; 一雄中泉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-08-09
Filing date: 1995-08-09
Publication date: 1997-02-18
Anticipated expiration: 2015-08-09
Also published as: JP2900847B2

Abstract

(57)【要約】【目的】チップまたはウェハ上の集積回路を少ないハー
ドウェア構成で高精度に測定する集積回路試験装置を提
供する。【構成】ＬＳＩテスタ（５１）の機能の一部または全部
を半導体チップまたはウェハ（７２）上に設け、これを
接触材（７３）を介して被測定集積回路（７４）に電気
的に接触させる。半導体チップまたはウェハ（７２）
は、被測定集積回路（７４）との相対位置を検出する位
置合わせパッドおよび位置合わせ検出回路を備える。【効果】試験のために必要な信号をＬＳＩテスタから引
き出す必要がなく、ハードウェアが簡略化される。ま
た、シリコン・テスタ内に接触材または被測定集積回路
の所定の基準パッドと電気的に導通するか否かを判定す
る位置合せパッドを有するので、これによりシリコン・
テスタと被測定集積回路との相対位置を電気的に合わせ
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路試験装置に関
し、特に、チップまたはウェハの状態で集積回路の動作
を評価するための集積回路試験装置に関する。

【０００２】

【従来の技術】半導体チップやウェハ上の集積回路を評
価するため、従来の集積回路試験装置は、必要とされる
チップ数および入出力数分の電源、クロック信号、アド
レス信号および入力データを被測定チップまたはウェハ
に供給し、そのチップまたはウェハの出力を判定回路に
より判定するＬＳＩテスタが知られている。

【０００３】このＬＳＩテスタに関する公知技術は、例
えば、特開昭６２−２４３３３５号公報、特開平２−５
６９４７号公報および特開平２−２３９６４１号公報の
それぞれに開示されている。また、このような測定のた
めに、被測定チップまたはウェハに試験用の回路を設け
たものも公知である。

【０００４】以下に、このＬＳＩテスタの一例として記
憶素子を測定するメモリ・テスタを例に説明する。

【０００５】図８は従来のメモリ・テスタによる被測定
ウェハの測定例を示す。従来のメモリ・テスタは１００
ＭＨｚで動作するメモリ・テスタ本体５１とメモリ・テ
スタ測定ステーション５２とを備え、メモリ・テスタ測
定ステーション５２にはドライバ・コンパレータ６２と
信号ケーブル５７が設けられる。被測定ウェハ５５はウ
ェハプローバ５３上の真空チャク台５６に載せられプロ
ーブ・カード５４を介して測定される。

【０００６】メモリ・テスタによる５１被測定ウェハ５
５の測定の際、測定に先達ち、ウェハープローバー５３
上の真空チャク台に載せた被測定ウェハ５５と、ウェハ
ープローバー５３の上面に取り付けられたプローブカー
ド５４との接触をとるためその相対位置合せが行われ
る。

【０００７】この相対位置合せ方法を模式的に表わした
図７を参照すると、まず被測定ウェハ１０２を可動支持
治具１０１上に載せ、ウェハー上の任意のチップの位置
合せマーク１０６を例えば、レーザー発光可能な位置合
せ装置１０５を用いてその検出位置座標（Ｘ１，Ｙ１）
を検出する。次に、上述の位置合せ装置１０５を用い
て、基準となるウェハー位置検出パターン１０４上の位
置合せマーク１０６′を基準座標（Ｘ０，Ｙ０）を検出
する。

【０００８】この上記検出位置座標（Ｘ１，Ｙ１）と基
準座標（Ｘ０，Ｙ０）のＸ方向の差ΔＸ＝Ｘ１−Ｘ０お
よびＹ方向の差ΔＹ＝Ｙ１−Ｙ０を検出しこの差１０３
が実質的になくなるように可動支持治具を移動して被測
定ウェハ１０６とウェハ位置検出パターン１０４の相対
位置合せを行う。

【０００９】ブローブーカード（図示してない）も同様
にウェハ位置検出パターン１０４とその相対位置合せを
行い、図８に示すプローバー５３に取り付けたプローブ
カード５４と被測定ウェハ５５の相対位置合せが行わ
れ、その後電源、信号が印加され導通試験がされて被測
定ウェハーの電気的測定が行われる。

【００１０】図９はメモリ・テスタの測定系のブロック
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、反転ＲＡＳ信号および反転ＣＡＳ信号と
して高精度かつ高速のクロックを信号線６４、６５を介
して被測定メモリ６３に供給し、信号線６６を介して試
験データを供給する。ドライバ・コンパレータ６２はま
た、被測定メモリ６３から信号線６６に出力されたデー
タを高精度に判定する。

【００１１】

【発明が解決しようとする課題】しかし、従来のＬＳＩ
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック信号、アドレス信号、データその他を
高精度かつ高速に供給および測定する必要があるため、
装置が複雑になり、その制御が困難になるという課題が
あった。例えば、入出力が８ビットの１６Ｍ−ＤＲＡＭ
を１００ＭＨｚで１６個並列測定することのできるメモ
リ・テスタの制御は技術的に高度になってしまう問題が
あった。

【００１２】しかも、被測定ウェハとプローブカードと
の相対位置合せにはそれぞれの位置合せ用のマークを各
々検出し、さらにレーザー発光装置を用いてその位置合
せ作業を行わねばならず、例えば、被測定ウェハーの取
り替え時の作業効率が悪く、さらにレーザー光の光軸を
安定に保つ保守作業の効率も悪イ欠点があった。

【００１３】本発明は、このような課題を解決し、チッ
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の集積回路試験装
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、前記半導体チップまたはウェハは、前記半導体チ
ップまたはウェハの所定の位置に配置され、前記接触材
または前記被測定集積回路の所定の基準パッドと電気的
に導通するか否かを判定する位置合せパッドを有する構
成である。

【００１５】また、本発明の集積回路試験装置の前記半
導体チップまたはウェハは、前記位置合せパッドが前記
接触材または前記被測定集積回路の所定の基準パッドと
電気的に導通するか否かを検出する位置合せ検出回路を
有する構成でとすることもできる。

【００１６】以下の説明では、半導体としてシリコンを
用いた技術を想定し、試験手段の少なくとも一部が形成
された半導体チップまたはウェハを「シリコン・テス
タ」という。

【００１７】このシリコン・テスタには、被測定集積回
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段などを設けることができる。

【００１８】

【作用】ＬＳＩテスタの機能の一部または全部を半導体
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。また、シリコン・テスタ内に接触材または被測
定集積回路の所定の基準パッドと電気的に導通するか否
かを判定する位置合せパッドを有するので、これにより
シリコン・テスタと被測定集積回路との相対位置を電気
的に合わせる。

【００１９】

【実施例】図１は本発明の第一の実施例の集積回路試験
装置のシリコン・テスタの構成を示す図であり、ウェハ
・レベルでの実施例を示す。

【００２０】図１および図３のそれぞれを参照すると、
この実施例のシリコン・テスタ１１は、多チップ／ビッ
ト化制御回路３１、ブロックン選択デコーダ３２、チッ
プ選択デコーダ３３、ｐ倍速制御回路３４、Ｐ倍速アル
ゴリズム回路３５、自己過電流保護回路３６、チップ内
テスト回路３８、フェイルメモリ回路３９、電流制御回
路４０、コンパレータ回路４１およびオンチップコンデ
ンサ４２のそれぞれからなる測定回路１２ならびにパッ
ド４３ならびに位置合わせ用回路１３ならびに位置合わ
せパッド２２，２３，２４，２５を備える。

【００２１】さらに、位置合わせ用回路１３は位置合わ
せ検出回路２，３，４，５を有している。また、図２を
参照すると、位置合わせ検出回路（２〜５）は、位置合
わせパッド（２２〜２５）の相対位置に対応する座標値
（Ｘ０，Ｘ１，Ｙ０，Ｙ１）を入力とするＮＡＮＤ１４
と、ＮＡＮＤ１４の出力を受けるＭＯＳトランジスタ１
７と、ＮＡＮＤ１４の出力の反転を受けるＭＯＳトラン
ジスタ１６とを有している。

【００２２】再び図３を参照すると、多チップ／ビット
化制御回路３１は、メモリ・テスタから供給される１チ
ップの１ビット（または１入出力）分のデータから、デ
コーダ回路および入出力とアドレス用の排他的論理和回
路を用いて、ｍチップ（ｍは正の整数）、ｎビット（ｎ
は正の整数）のデータを生成する。ブロック選択デコー
ダ３２は、そのシリコン・テスタがウェハ・レベルで測
定するとき、その被測定ウェハをａ個のブロック（ａは
正の整数）に分割し、測定対象としてそのひとつのブロ
ックを選択する。チップ選択デコーダ３３は、ウェハ・
レベルで測定するとき、被測定ウェハの任意のチップを
選択する。ｐ倍速制御回路３４は、メモリ・テスタから
供給されるクロック周波数を位相同期ループを用いてｐ
倍（ｐは２以上の整数）にする。ｐ倍速アルゴリズム回
路３５は、ｐ倍速制御回路３４が動作するとき、アップ
／ダウン・カウンタとラッチ回路とにより、メモリ・テ
スタからは供給されないｐ倍速動作の第２サイクル以降
のテスト・パターンを発生する。自己過電流保護回路３
６は、定格を超える過電流が流れるチップに対し、リセ
ット機能を有するフリップフロップを用いて、電流供給
を停止する。位置合わせ用回路３７は、シリコン・テス
タのパッドと被測定チップのパッドとの位置合わせを行
うことができるように、被測定チップの任意のパッドに
対して配置されたｂ個（ｂは正の整数）パッドに、信号
切替回路を介してメモリ・テスタからの直流信号を供給
する。チップ内テスト回路３８は、被測定チップの一部
の機能に相当するダミー・チップ回路を内蔵し、そのダ
ミー・チップ回路を測定することで、そのメモリ・テス
タの動作を自己診断する。フェイルメモリ回路３９は、
被測定チップの測定結果が不良の場合に、その不良内容
をフリップ・フロップ回路により保持する。電流制御回
路４０は、ウェハ・レベルで被測定ウェハを多チップ並
列測定する場合に、メモリ・テスタからのクロック周波
数を分周回路により１／ｃ（ｃは２以上の整数）に分周
して低速化するか、またはその被測定ウェハを任意のブ
ロックに分割して順次そのブロックを選択することによ
り、電流を制御する。コンパレータ回路４１は、被測定
チップの測定結果を判定する。オンチップコンデンサ４
２は被測定チップとの間のバイパスコンデンサとして動
作する。

【００２３】以上の各回路はすべてシリコン・テスタ上
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。

【００２４】図４は図３に示したシリコン・テスタの動
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ１〜ｔ５）の測定周期のうち時刻ｔ
１〜ｔ２の１０ｎｓの間に各信号がセットされると、ｐ
倍速制御回路３４およびｐ倍速アルゴリズム回路３５
は、位相同期ループ、アップ／ダウン・カウンタおよび
ラッチ回路により、時刻ｔ１〜ｔ２の各波形をコピー
し、時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４、時刻ｔ４〜ｔ５
でコピー波形を生成して出力する。時刻ｔ１〜ｔ２はマ
ーキングのインクリメントのリード「Ｈ」の部分であ
り、時刻ｔ２〜ｔ３のライト「Ｌ」、時刻ｔ３〜ｔ４の
アドレス〔Ａ＋１〕番地のリード「Ｈ」、および時刻ｔ
４〜ｔ５のライト「Ｌ」の各信号の「Ｌ」レベルと
「Ｈ」レベルとの間の変更およびアドレスの変更はｐ倍
速アルゴリズム回路３５により行われ、各信号の「Ｈ」
レベルから「Ｌ」レベルまたは「Ｌ」レベルから「Ｈ」
レベルへの遷移点の時刻の設定はｐ倍速制御回路３４に
より行われる。

【００２５】図５は本発明の一実施例のシリコン・テス
タを応用した集積回路試験装置を示す図であり、ウェハ
・レベルでの実施例を示す。この場合には、被測定ウェ
ハ７４にその回路が動作するために必要な電源および信
号を入力してその出力を測定するため、２５ＭＨｚで動
作するメモリ・テスタ５１と、１Ｉ／Ｏのみのドライバ
ー６２と、信号線ケーブル５７と、シリコン・テスタ・
ウェハ７２とを備える。さらに、シリコン・テスタ・
ウェハ７２および被測定ウェハ７４はそれぞれ別々の測
定治具７１に取り付けられ、接触材としての圧電性導電
ゴム７３を介して互いに電気的に接続される。シリコン
・テスタ・ウェハ７４には試験のための一部または全部
の機能が設けられる。

【００２６】次に、この一実施例の動作について説明す
る。この場合には、測定するチップ数が１個ではなく、
被測定ウェハ５４の全チップのうちの一部、例えば９６
チップ中の１６チップとなる。

【００２７】この場合、メモリ・テスタ５１からシリコ
ン・テスタ・ウェハ７２には、１チップの１入力分の信
号が供給される。シリコン・テスタ・ウェハ７２では、
多チップ／ビット化制御回路のラッチ回路の排他的論理
和回路とにより１６チップ分の８入力データを生成し、
ブロック選択デコーダにより９６チップを６ブロックに
分割してその１ブロックの１６チップを選択して各信号
を供給する。

【００２８】まず被測定ウェハ７４が良品の１６Ｍ−Ｄ
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ７２から試験のための信号が圧電性
導電ゴム７３を介して被測定ウェハ７４に供給される。
被測定チップの出力は圧電性導電ゴム７３を介してシリ
コン・テスタ・チップ７２に伝達され、コンパレータ回
路により良品判定され、信号線ケーブル５７を介してメ
モリ・テスタ５１に伝達される。

【００２９】被測定ウェハ７４がマーキング不良の１６
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ７２から試験のための信号が圧電性導電
ゴム５３を介して被測定ウェハ５４に供給され、被測定
チップの出力が圧電性導電ゴム７３を介してシリコン・
テスタ・チップ７２に伝達される。このとき、シリコン
・テスタ・チップ７２内のコンパレータ回路では、例え
ば期待値が「Ｈ」レベルであるところに「Ｌ」レベルの
出力が到来するので、その被測定チップが不良品である
と判定し、不良信号が信号線５７を介してメモリ・テス
タ５１に伝達される。また、その不良結果がフェイル・
メモリ回路にも保持される。

【００３０】被測定ウェハ５４にスタンバイ時に過電流
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップへの電流供給が停止し、ス
タンバイ電流不良品であることがメモリ・テスタに伝達
される。

【００３１】次に、再び図１を参照してシリコン・テス
タ・チップ１１と被測定ウェハとの相対位置合せについ
て説明する。この場合シリコン・テスタ・チップ１１の
位置合せマーク（２２〜２５）の相対位置に図５に示め
す圧電性導電ゴム７３の突起７８を合せ込で、シリコン
・テスタ・チップ１１と被測定ウェハとの相対位置合せ
を行う。位置合せマーク（２２〜２５）の信号は配線
（２６〜２９）により、位置合せ検出回路（２〜５）に
伝達される。

【００３２】まず、位置合せ検出回路２は、圧電性導電
ゴム７３の突起７８と位置合せマーク２２とが接触する
と圧電性導電ゴム７３の突起７８に与えられる電位（例
えば、２ボルト）をＭＯＳトランジスタ１６を介してそ
の出力ＯＵＴに出力する。また、圧電性導電ゴム７３の
突起７８と位置合せマーク２２とが非接触の場合は、Ｍ
ＯＳトランジスタ１６がオフし、圧電性導電ゴム７３の
突起７８に与えられる電位（例えば、２ボルト）の替り
にＭＯＳトランジスタ１７を介してその出力ＯＵＴに０
ボルト電位を出力する。

【００３３】同様に、位置合せ検出回路３は、圧電性導
電ゴム７３の突起７８と位置合せマーク２３とが接触す
ると圧電性導電ゴム７３の突起７８に与えられる電位
（例えば、２ボルト）を出力する。また、圧電性導電ゴ
ム７３の突起７８と位置合せマーク２３とが非接触の場
合は、圧電性導電ゴム７３の突起７８に与えられる電位
（例えば、２ボルト）の替りに０ボルト電位を出力す
る。位置合せ検出回路４は、圧電性導電ゴム７３の突起
７８と位置合せマーク２４とが接触すると圧電性導電ゴ
ム７３の突起７８に与えられる電位（例えば、２ボル
ト）を出力する。また、圧電性導電ゴム７３の突起７８
と位置合せマーク２４とが非接触の場合は、圧電性導電
ゴム７３の突起７８に与えられる電位（例えば、２ボル
ト）の替りに０ボルト電位を出力する。位置合せ検出回
路５は、圧電性導電ゴム７３の突起７８と位置合せマー
ク２５とが接触すると圧電性導電ゴム７３の突起７８に
与えられる電位（例えば、２ボルト）を出力する。ま
た、圧電性導電ゴム７３の突起７８と位置合せマーク２
５とが非接触の場合は、圧電性導電ゴム７３の突起７８
に与えられる電位（例えば、２ボルト）の替りに０ボル
ト電位を出力する。

【００３４】またさらに、これら位置合せ検出回路（２
〜５）の出力の選択は、シリコン・テスタ・チップ１１
の位置合せマーク（２２〜２５）の相対位置に対応する
座標（Ｘ０，Ｙ０）および（Ｘ１，Ｙ１）に対応した入
力レベルがＮＡＮＤ回路１４に入力されてデコードする
ことにって行われる。

【００３５】シリコン・テスタ・チップ１１と被測定ウ
ェハとの相対位置合せの判定は、圧電性導電ゴム７３の
突起７８が位置合せマーク（２２〜２５）のいずれとも
接触しない状態、すなわち、位置合せ検出回路（２〜
５）のすべてが、その出力に０ボルトを検出したとき、
シリコン・テスタ・チップ１１と被測定ウェハとの相対
位置合せが完全であると判定する（図６（ａ））。

【００３６】また、図６（ｂ）に示めすように、圧電性
導電ゴム７３の突起７８が位置合せマーク（２２〜２
５）のすべてに接触する状態、すなわち、位置合せ検出
回路（２〜５）のすべてが、その出力に２ボルトを検出
したとき、シリコン・テスタ・チップ１１と被測定ウェ
ハとの相対位置合せが完全であると判定する判定基準を
設定できるのは言までもない。

【００３７】図３および図４に示したシリコン・テスタ
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。

【００３８】以上の説明では被測定集積回路がＤＲＡＭ
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。

【００３９】

【発明の効果】以上説明したように、本発明の集積回路
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。また、シリコン・テスタ内に接触材または被測定
集積回路の所定の基準パッドと電気的に導通するか否か
を判定する位置合せパッドを有するので、これによりシ
リコン・テスタと被測定集積回路との相対位置を電気的
に合わせることができ、シリコン・テスタ測定系のチェ
クまたは測定精度の確認をＬＳＩのテストに先だって行
うので、ＬＳＩテスタの多チップ並列かつ多入出力用の
高精度かつ高速の測定が可能となる。

【００４０】本発明では、ドライバおよびコンパレータ
の機能をシリコン・テスタで行うことで、ＬＳＩテスタ
本体には１個の１入出力ハードウェアを備えればよく、
しかも２５ＭＨｚ動作で精度良く、機能を簡略化したメ
モリ・テスタを用いて従来と同等の測定が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例の集積回路試験装置の構成を
示す図。

【図２】本発明の一実施例の集積回路試験装置の位置合
わせ回路の構成を示す図。

【図３】シリコン・テスタの構成例を示す図。

【図４】シリコン・テスタの動作を説明するタイミング
図。

【図５】本発明の一実施例の集積回路試験装置の応用の
構成を示す図。

【図６】本発明の一実施例の集積回路試験装置の位置合
わせ基準パッドを示す図。

【図７】従来のメモリ・テスタによる測定例を示す図。

【図８】従来のメモリ・テスタによる他の測定例を示す
図。

【図９】メモリ・テスタの測定系のブロック構成を示す
図。

【符号の説明】

１，５１メモリ・テスタ２，３，４，５位置合わせ検出回路７，５７信号線ケーブル１１シリコン・テスタ・ウェハ１２測定回路１３位置合わせ用回路２１位置合わせパッド群２２，２３，２４，２５位置合わせパッド２６，２７，２８，２９信号線３１多チップ／ビット化制御回路３２ブロックン選択デコーダ３３チップ選択デコーダ３４ｐ倍速制御回路３５ｐ倍速アルゴリズム回路３６自己過電流保護回路３７位置合わせ用回路３８チップ内テスト回路３９フェイルメモリ回路４０電流制御回路４１コンパレータ回路４２オンチップコンデンサ４３パッド５２メモリ・テスタ測定ステーション５３ウェハプローバ５４プローブ・カード５５被測定ウェハ５６真空チャク台５６６１中央処理装置６２ドライバ・コンパレータ６３被測定メモリ６４，６５，６６信号線７１固定治具７２シリコン・テスタ・ウェハ７３，７８圧電性導電ゴム７４被測定ウェハ

Claims

【特許請求の範囲】

【請求項１】基板上に形成された被測定集積回路にそ
の回路が動作するために必要な電源および信号を入力し
てその出力を測定する試験手段を備えた集積回路試験装
置において、前記被測定集積回路に接触材を介して電気
的に接触可能で前記試験手段の少なくとも一部が形成さ
れた半導体チップまたはウェハを備え、前記半導体チップまたはウェハは、前記半導体チップま
たはウェハの所定の位置に配置され、前記接触材または
前記被測定集積回路の所定の基準パッドと電気的に導通
するか否かを判定する位置合せパッドを有することを特
徴とする集積回路試験装置。
【請求項２】前記半導体チップまたはウェハは、前記
位置合せパッドが前記接触材または前記被測定集積回路
の所定の基準パッドと電気的に導通するか否かを検出す
る位置合せ検出回路を有することを特徴とする請求項１
記載の集積回路試験装置。
【請求項３】前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハに
は、被測定集積回路の１個のチップに対する１ビット分
のデータからｍチップ（ｍは正の整数）のそれぞれに対
してｎビット（ｎは正の整数）のデータを生成する手段
が設けられた請求項１または２記載の集積回路試験装
置。
【請求項４】前記半導体チップまたはウェハには、１
枚のウェハに形成された被測定集積回路をａ個のブロッ
ク（ａは正の整数）に分割し、そのひとつのブロックを
選択して測定する手段が設けられた請求項１または２記
載の集積回路試験装置。
【請求項５】前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハに
は、被測定集積回路のひとつのチップを選択して測定す
る手段が設けられた請求項１または２記載の集積回路試
験装置。