JP3609780B2 - ジッタ測定装置及び方法、並びにこのジッタ測定装置を備えた半導体集積回路試験装置 - Google Patents
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Description
技術分野
この発明は、高速の繰り返し信号を低速の繰り返し信号に変換して高速の繰り返し信号のジッタを測定するジッタ測定装置及びジッタ測定方法、並びにこのジッタ測定装置を備えた半導体集積回路試験装置に関する。
背景技術
高速の繰り返し信号のジッタを測定する場合、この高速の繰り返し信号のジッタを測定したい点又は観測したい点（例えば信号波形の立ち上がりエッジの特定の一定レベル点）を一定の周期でサンプリングする必要がある。このような場合に、従来より、この技術分野で「サンプリングデジタイザ」と呼ばれている、高速の繰り返し信号を低速の繰り返し信号に周波数変換して観測、測定、解析等を行なう装置（以下、サンプリングデジタイザと称す）が使用されている。このサンプリングデジタイザは、図４に示すように、サンプリングヘッド１１と、クロック発生部１２と、低速の繰り返し信号（通常はその波形）を観測、測定及び／又は解析する装置（以下、デジタイザと称す）１３とによって構成されており、サンプリングヘッド（通常、ダイオードブリッジを備えた回路によって構成されている）１１に入力される高速の繰り返し信号を、後述する等価サンプリング法により、低速の繰り返し信号に周波数変換し、デジタイザ１３においてこの低速信号及び／又はその波形を観測、測定及び／又は解析する装置である。
上記等価サンプリング法とは、例えば図５Ａに示す高速の繰り返し信号ＨＳＩＧがサンプリングヘッド１１に入力された場合に、クロック発生部１２から、図５Ｂに示すように、この繰り返し信号ＨＳＩＧに対するサンプリング点の位相が一定の微小時間（等価サンプリング時間）Δｔだけ順次にずれる（この例では位相がΔｔだけ順次に遅れる）ように、一定のサンプリングレート（周期）ｔ１でクロック信号ＣＬＫ１を発生させ、サンプリングヘッド１１に供給する。これによってサンプリングヘッド１１からは、図５Ｃに示すように、サンプリング点ａ、ｂ、ｃ、・・・に応じて振幅レベルが段階的に変化する出力信号ＯＵＴ１がサンプリングレートｔ１で発生される。この出力信号ＯＵＴ１のサンプリング点ａ、ｂ、ｃ、・・・の振幅データをデジタイザ１３において等価サンプリング時間の時間間隔（Δｔの時間間隔）で合成し、再現すると、図５Ｄに示すように、サンプリングレートｔ１と高速信号ＨＳＩＧの１周期（例えば１ｎｓ）当りの測定データ数（サンプル数）とを乗算した周期を有する低速の繰り返し信号ＬＳＩＧが得られる。この低速信号ＬＳＩＧの波形は高速信号ＨＳＩＧの波形と実質的に同じになる。
具体的数値を用いて説明すると、例えば高速信号ＨＳＩＧの周波数が１ＧＨｚ（従って、その周期は１ｎｓとなる）であり、クロック信号の周波数が１００ｋＨｚである場合に、この高速信号ＨＳＩＧの１周期（１ｎｓ）当りのサンプリング数を１００とすると、隣接する２つのサンプリング点間の間隔は１０ｐｓとなる。即ち、等価サンプリング時間は１０ｐｓとなる。よって、クロック発生部１２から、クロック発生周期（この例ではクロック信号周波数が１００ｋＨｚであるので１／１０5ｓｅｃ）に等価サンプリング時間１０ｐｓを加えたサンプリングレートｔ１＝１０μｓ＋１０ｐｓでクロック信号ＣＬＫ１を発生させ、サンプリングヘッド１１に供給する。その結果、サンプリングヘッド１１からは、サンプリング点ａ、ｂ、ｃ、・・・に応じて振幅レベルが段階的に変化する出力信号ＯＵＴ１がサンプリングレートｔ１＝１０μｓ＋１０ｐｓで発生される。この出力信号ＯＵＴ１のサンプリング点ａ、ｂ、ｃ、・・・の振幅データをデジタイザ１３においてサンプリング点間の間隔、即ち等価サンプリング時間１０ｐｓの時間間隔（Δｔの時間間隔）で合成し、再現すると、（１０μｓ＋１０ｐｓ）×１００の周期を有する低速の繰り返し信号ＬＳＩＧが得られることになる。
ところで、高速の繰り返し信号のジッタを測定する場合には、上述したようにこの繰り返し信号のジッタを測定したい点又は観測したい点（以後、単にジッタ測定点と称す）を一定の周期でサンプリングする必要があるため、従来はインフェース（inphase）サンプリングと呼ばれるサンプリング法をサンプリングデジタイザに適用して高速の繰り返し信号のジッタ測定点におけるジッタを測定している。
次に、図６を参照してインフェースサンプリング法について簡単に説明する。図６Ｂに示す高速の繰り返し信号ＨＳＩＧがサンプリングデジタイザに入力された場合、この信号ＨＳＩＧのジッタ測定点、この例では信号波形の立ち上がりエッジの特定の一点ｍをサンプリングする図６Ｃに示すサンプリングレートＴ１のクロック信号ＣＬＫを発生させる。クロック信号ＣＬＫによってサンプリングされた図６Ａに示すジッタ測定点ｍの振幅値（例えば電圧値）をデジタイザに取り込み、解析することにより、高速信号ＨＳＩＧのジッタ測定点ｍにおけるジッタが観測、測定及び／又は解析できる。換言すると、高速信号ＨＳＩＧの波形の傾き（ΔＶ／Δｔ）により、ジッタ（Δｔ）がインフェースサンプリングにより電圧（ΔＶ）に変換される。
図７はサンプリングデジタイザにインフェースサンプリング法を適用して高速の繰り返し信号のジッタを測定するジッタ測定回路の一例を示すブロック図である。図示するように、クロック発生部１２からサンプリングヘッド１１に至るクロック信号供給経路にタイミング制御回路１５が挿入され、クロック発生部１２からサンプリングヘッド１１に印加されるクロック信号ＣＬＫのタイミングを、デジタイザ１３からフィードバック回路１４を通じて入力される制御信号に応じて制御するように構成されている。なお、図７において、図４と対応する部分には同一符号を付けて示し、必要のない限りそれらの説明を省略する。
サンプリングヘッド１１に図８Ａに示す高速の繰り返し信号ＨＳＩＧが入力された場合に、この高速信号ＨＳＩＧのジッタ測定点を正しくサンプリングするためにはクロック発生部１２から発生されるクロック信号の発生タイミングをこのジッタ測定点に合致させる必要がある。例えば、ジッタ測定点が図８Ａに示すように波形の立ち上がりエッジのサーチポイントＳＰであるとすると、クロック発生部１２から発生される周期Ｔ１のクロック信号ＣＬＫのタイミングを、図８Ｂに示すように、このサーチポイントＳＰに合致させなければならない。このためクロック信号ＣＬＫによってサンプリングされた高速信号ＨＳＩＧのデータ（振幅値）をデジタイザ１３に取り込んでそのレベルを検出し、フィードバック回路１４を通じてタイミング制御回路１５に制御信号を与えてクロック信号ＣＬＫのサンプリングヘッド１１に対する印加タイミングを制御する（遅らせる又は進める）。この動作を繰り返すことによって、まず、波形の立ち上がりエッジを検出する。例えば、図８Ｃ又は図８Ｄに示すクロック信号ＣＬＫによってサンプリングされた高速信号ＨＳＩＧのデータのレベルを検出することにより波形の立ち上がりエッジ点ｋ又はｐが検出できる。さらに、この検出した立ち上がりエッジにおけるサーチポイントＳＰを同様の動作の繰り返しによって検出し、クロック信号ＣＬＫのタイミングを、図８Ｂに示すようにこのサーチポイントＳＰに合致させるという手順が必要となる。例えば、波形の立ち上がりエッジ点ｋを検出した後、このエッジ点ｋをサーチポイントＳＰに徐々に近付けて合致させるという動作、或いは波形の立ち上がりエッジ点ｐを検出した後、このエッジ点ｐをサーチポイントＳＰに徐々に近付けて合致させるという動作が行なわれる。
ところで、上述したサンプリングデジタイザは、半導体集積回路（以後、ＩＣと称す）を試験する半導体集積回路試験装置（ＩＣ試験装置）にも使用されている。例えば、被試験ＩＣに高速で試験パターン信号を書き込み、この被試験ＩＣから高速で読み出される試験パターン信号のジッタを測定し、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かを試験する場合等にサンプリングデジタイザが使用されている。
周知のように、この技術分野では、ＩＣは、論理回路部分（ロジック部分）が主要であるものをロジックＩＣと呼び、メモリ部分が主要であるものをメモリＩＣと呼んでいる。また、ロジック部分とメモリ部分とが１つのチップに混在したＩＣはシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）等と呼ばれている。図９に従来から用いられている一般的なＩＣ試験装置（以後、ＩＣテスタと称す）の概略の構成を示す。例示のＩＣテスタはＩＣテスタ本体１００とテストヘッド２００とによって構成されており、ＩＣテスタ本体１００は、この例では、制御器１０１と、タイミング発生器１０２と、パターン発生器１０３と、波形フォーマッタ１０４と、ドライバ１０５と、コンパレータ１０６と、論理比較器１０７と、不良解析メモリ１０８と、電圧発生器１０９とを具備する。
テストヘッド２００はＩＣテスタ本体１００とは別体に構成され、通常、その上部に所定個数のＩＣソケット（図示せず）が装着されている。また、テストヘッド２００の内部には、この技術分野でピンカードと呼ばれているプリント基板が収納されており、通常、ＩＣテスタ本体１００のドライバ１０５及びコンパレータ１０６を含む回路はこのピンカードに実装されている。このピンカードは試験すべきＩＣ（被試験ＩＣ）３００の各Ｉ／Ｏピン（入出力端子）毎に設けられている。一般に、テストヘッド２００は、この技術分野でハンドラと呼ばれているＩＣ搬送及び処理装置のテスト部に取り付けられ、テストヘッド２００とＩＣテスタ本体１００とはケーブル、光ファイバ等の信号伝送手段によって電気的に接続される。
被試験ＩＣ３００はテストヘッド２００のＩＣソケットに装着され、このＩＣソケットと通じて、ＩＣテスタ本体１００から被試験ＩＣ（一般にＤＵＴと呼ばれる）３００にテストパターン信号が印加され、また、被試験ＩＣ３００からの応答信号がＩＣテスタ本体１００に供給され、被試験ＩＣ３００の試験、測定が行われる。
制御器１０１はコンピユータシステムによって構成されており、ユーザ（プログラマ）が作成したテストプログラムが予め格納され、このテストプログラムに従ってＩＣテスタ全体の制御を行う。制御器１０１は、テスタバス１１１を通じてタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等と接続されており、これらタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等は端末として動作し、制御器１０１から出力される制御命令に従って被試験ＩＣ３００の試験を実行する。
被試験ＩＣ３００の試験、例えばファンクショナル試験は次のようにして行われる。
パターン発生器１０３には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたパターン発生順序が予め格納され、パターン発生器１０３は、制御器１０１からテスト開始命令が与えられると、この格納されたパターン発生順序に従って被試験ＩＣ３００に印加すべきテストパターンデータを出力する。このパターン発生器１０３には、一般に、ＡＬＰＧ（Algorithmic Pattern Generator）が用いられる。ＡＬＰＧとは、半導体デバイス（例えばＩＣ）に印加するテストパターンを、内部の演算機能を持ったレジスタを用いて、演算により発生するパターン発生器のことである。
タイミング発生器１０２には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたテスト周期毎に出力するタイミングデータが予め格納され、タイミング発生器１０２は、この格納されたタイミングデータに従って、各テスト周期毎にクロックパルスを出力する。このクロックパルスは、波形フォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出力するテストパターンデータと、タイミング発生器１０２が出力するクロックパルスとに基づいて、論理波形の立ち上がりのタイミング及び立ち下がりのタイミングを規定し、Ｈ論理（論理“１”）及びＬ論理（論理“０”）に変化する実波形を持つテストパターン信号を生成し、ドライバ１０５を通じて被試験ＩＣ３００にこのテストパターン信号を印加する。
ドライバ１０５は、波形フォーマッタ１０４が出力するテストパターン信号の振幅を所望の振幅（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッド２００のＩＣソケットに印加し、被試験ＩＣ３００を駆動する。
コンパレータ１０６は被試験ＩＣ３００が出力する応答信号の論理値が正規の電圧値を持つか否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電圧値ＶＯＬ以下の値を示すかを判定する。
判定結果が良である場合にコンパレータ１０６から出力される判定結果の出力信号は論理比較器１０７に入力され、この論理比較器１０７においてパターン発生器１０３から与えられる期待値パターンデータと比較され、被試験ＩＣ３００が正常な応答信号を出力したか否かが判定される。論理比較器１０７の比較結果は不良解析メモリ１０８に取り込まれる。不良が発生した場合には不良のテストパターンアドレスと、被試験ＩＣ３００の不良ピンの出力論理データと、その時の期待値パターンデータとが不良解析メモリ１０８に記憶され、テスト終了後にＬＳＩの評価に利用される。
電圧発生器１０９は、制御器１０１から送られて来る設定値に応じて、ドライバ１０５に印加する振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結果、ドライバ１０５からは被試験ＩＣ３００の規格に合致した振幅値を持つ駆動信号が発生され、また、コンパレータ１０６において被試験ＩＣ３００の応答信号が被試験ＩＣ３００の規格に合致した電圧の論理値を有しているか否かを判定することができる。
上述したサンプリングデジタイザは上記テストヘッド２００の内部に収納されたピンカードに実装されており、被試験ＩＣ３００から高速で読み出される応答信号のジッタを測定する。まず、被試験ＩＣ３００に高速で試験パターン信号を書き込み、この被試験ＩＣの各ピンから高速で読み出される試験パターン信号のジッタを上記構成のサンプリングデジタイザで測定する。このジッタの測定値と予め設定された基準値とを比較し、ジッタの測定値が基準値よりも大きい場合には、この被試験ＩＣ３００は不良であると判定される。この試験により被試験ＩＣの動作速度をいくつかのカテゴリに分類することができるし、また、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かを試験することもできる。
上述したように、従来はサンプリングデータをデジタイザに取り込み、そのレベルを検出し、この検出レベルに応じてクロック信号のタイミングをジッタ測定点に制御する必要があるから、高速信号のジッタ測定点にクロック信号のタイミングを合致させるまでに相当量のデータを取り込む必要があり、タイミングの調整に長い時間を必要とするという欠点があった。また、タイミング制御回路を追加しているので、このタイミング制御回路のジッタ成分も無視できず、ジッタ成分が増大するという恐れがあった。さらに、サンプリングデジタイザを備えたＩＣ試験装置においては、試験時間が長くなるという問題が発生する。
発明の開示
この発明の１つの目的は、短時間でクロック信号のタイミングをジッタ測定点に制御することができるジッタ測定装置を提供することである。
この発明の他の目的は、短時間でクロック信号のタイミングをジッタ測定点に制御することができるジッタ測定方法を提供することである。
この発明のさらに他の目的は、試験時間を短縮させ、かつ精度の高いジッタの測定を行うことができるＩＣ試験装置を提供することである。
上記目的を達成するために、この発明の第１の面においては、クロック信号を発生するクロック発生手段と、入力される高速の繰り返し信号を上記クロック信号によってサンプリングしたデータを出力するサンプリング部と、上記サンプリング部からの出力データが供給されるトリガ手段と、このトリガ手段からトリガ信号が与えられたときにのみ上記クロック発生手段から供給されるクロック信号を通過させる間引き手段と、上記サンプリング部からの出力データのうち、この間引き手段から出力されるクロック信号によってサンプリングされたデータのみが供給され、これら供給されたデータのジッタを測定する信号解析手段とを具備するジッタ測定装置が提供される。
好ましい一実施例においては、上記サンプリング部、上記クロック発生手段及び上記信号解析手段はサンプリングデジタイザを構成している。代わりに、上記サンプリング部、上記クロック発生手段及び上記信号解析手段はサンプリングオシロスコープを構成していてもよい。
また、上記トリガ手段にはジッタの測定を行いたい信号レベルと信号波形のエッジデータが予め設定されており、上記サンプリング部からこの予め設定されたいる信号レベルと信号波形のエッジデータが出力されたときにのみ、上記トリガ手段は動作してトリガ信号を出力する。
上記間引き回路の間引き数は、上記高速の繰り返し信号の１周期当りのサンプリング数より１だけ少ない数に設定される。
上記クロック発生手段は、クロック発生周期に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値の等価サンプリング時間を加えたサンプリングレートでクロック信号を発生する。
この発明の第２の面においては、高速の繰り返し信号をクロック発生手段から供給されるサンプリング用のクロック信号でサンプリングする段階と、上記クロック信号によってサンプリングされた上記高速の繰り返し信号のサンプリングデータと予め設定されたデータとを比較し、両データが一致したときにのみトリガ信号を発生させる段階と、上記トリガ信号が発生されたときにのみ上記クロック発生手段から供給されるクロック信号を出力する段階と、上記高速の繰り返し信号のサンプリングデータを、上記トリガ信号発生時に出力されるクロック信号でサンプリングし、信号解析手段に供給する段階と、上記信号解析手段において、これら供給されたデータのジッタを測定する段階とを含むジッタ測定方法が提供される。
好ましい一実施例においては、上記サンプリング段階は、クロック発生周期に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値の等価サンプリング時間を加えたサンプリングレートで上記高速の繰り返し信号をサンプリングする。
また、上記トリガ信号発生段階は、予め設定されたジッタの測定を行いたい信号レベルと信号波形のエッジデータと上記高速の繰り返し信号のサンプリングデータとを比較する段階を含む。
上記トリガ信号発生時にのみクロック信号を出力する段階は、上記クロック発生手段から供給されるクロック信号を、上記高速の繰り返し信号の１周期当りのサンプリング数より１だけ少ない数間引いて出力する。
この発明の第３の面においては、被試験半導体集積回路に試験パターン信号を印加し、この被試験半導体集積回路から読み出される応答信号を論理比較し、比較結果に基づいて被試験半導体集積回路の良否を判定する半導体集積回路試験装置において、上記第１の面に記載されたいずれか１つのジッタ測定装置を具備する半導体集積回路試験装置が提供される。
好ましい一実施例においては、上記ジッタ測定装置は半導体集積回路試験装置のテストヘッドに収納されるピンカードに実装されている。
上記構成によれば、最大で、高速の繰り返し信号をクロック信号でサンプリングすることによって得られる低速信号の１周期に相当する時間待つだけで、ジッタ測定点にクロック信号のサンプリングのタイミングを合致させることができる。また、間引き手段によってクロック信号を間引くことにより一定のサンプリングレートでジッタ測定点のデータを信号解析手段に取り込むことができるので、精度の高いジッタ測定ができる。さらに、タイミング制御回路のようなジッタ測定点をサーチする回路を付加する必要がないため、余分のジッタがジッタの測定値に加わる恐れがない。
【図面の簡単な説明】
図１はこの発明によるジッタ測定装置の一実施例を示すブロック図である。
図２は図１に示したジッタ測定装置の動作及びこの発明によるジッタ測定方法を説明するためのタイミングチャートである。
図３は図１に示したジッタ測定装置のデジタイザに取り込まれるサンプリングデータを示す図である。
図４は従来のサンプリングデジタイザの構成を示すブロック図である。
図５は図４に示したサンプリングデジタイザに適用される等価サンプリング法を説明するタイミングチャートである。
図６は図４に示したサンプリングデジタイザに適用されるインフェースサンプリング法を説明するタイミングチャートである。
図７は従来のジッタ測定装置の一例を示すブロック図である。
図８は図７に示したジッタ測定装置の動作を説明するためのタイミングチャートである。
図９は従来のＩＣ試験装置の一例を示すブロック図である。
発明を実施するための最良の形態
以下、この発明によるジッタ測定装置及び方法の一実施例について図１乃至図３を参照して詳細に説明する。なお、図１において、図４と対応する部分には同一符号を付して示し、必要のない限りそれらの説明を省略する。
図１はこの発明によるジッタ測定装置の一実施例を示すブロック図である。例示のジッタ測定装置は、サンプリングヘッド１１と、クロック発生部１２と、デジタイザ１３とによって構成されたサンプリングデジタイザを含む。このサンプリングデジタイザの機能及び動作は図５乃至図８を参照して既に説明したので、ここでは記載しない。
この発明においては、上記構成のサンプリングデジタイザのクロック発生部１２からデジタイザ１３に至るクロック信号の供給経路に、クロック信号の通過数を制限する間引き回路２２を挿入し、さらに、この間引き回路２２の間引き動作を制御するトリガ回路２１をサンプリングヘッド１１の出力端と間引き回路２２の入力端との間に設け、ジッタ測定装置を構成すると共に、サンプリングデジタイザには等価サンプリング法を適用する。
この実施例では、トリガ回路２１にはジッタの測定を行いたい信号のレベル（振幅）と信号波形のエッジデータ（立上りエッジデータ又は立下りエッジデータ）を予め設定する。トリガ回路２１は入力されるサンプリングデータと予め設定された値とを比較し、入力されるサンプリングデータが予め設定された値と等しい値になると、トリガ信号を出力する。間引き回路２１にはクロック発生部１２から供給されるクロック信号ＣＬＫの間引き数（減少させる数）を設定する。よって、トリガ回路２１は、サンプリングヘッド１１から予め設定された信号波形のエッジにおいて予め設定された信号のレベルが出力されたときにのみ動作し、間引き回路２２にトリガ信号を出力する。一方、間引き回路２２はトリガ信号が入力されたときにのみクロック信号を通過させる。
上記構成のジッタ測定装置のサンプリングデジタイザには等価サンプリング法が適用されるが、この等価サンプリング法は図５を参照して既に説明した従来の等価サンプリング法と同じであるので、ここではその説明を省略する。
上記構成のこの発明によるジッタ測定装置の動作について図２を参照して説明する。既に記載したように、クロック発生周期に、等価サンプリング時間Δｔを加算したサンプリングレートｔ１（図５Ｂのクロック信号ＣＬＫ１と同じサンプリングレート）でクロック発生部１２から発生されるクロック信号ＣＬＫ（図２Ｂ）はサンプリングヘッド１１及び間引き回路２２にそれぞれ供給される。従って、高速の繰り返し信号ＨＳＩＧがサンプリングヘッド１１に入力された場合、サンプリングヘッド１１からは図２Ａに示すようにクロック信号ＣＬＫでサンプリングされた低速のデータＳＡＭ（図２Ａに白丸で示すデータ）が出力され、トリガ回路２１及びデジタイザ１３に与えられる。このサンプリングヘッド１１から出力されるデータ信号の周期Ｔは、クロック信号のサンプリングレートｔ１にサンプリング数を乗算した値（時間）となる。
トリガ回路２１は予め設定されたエッジデータ及びレベル（この例では立上りエッジデータ及びトリガレベルＴＬＶ）のデータが供給されたときにのみ動作して間引き回路２２をトリガするから、図２Ａに示すデータＳＡＭのうちの立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、ａ″（ａ″は図２Ａには示されていない）、・・・がトリガ回路２１に供給されたときにのみ、間引き回路２２は入力されたクロック信号ＣＬＫを出力するように動作する。この間引き回路２２から出力される間引きされたクロック信号ＣＬＫ２（図２Ｃ）はデジタイザ１３に供給され、サンプリングヘッド１１からデジタイザ１３に供給されたデータＳＡＭのうちの、立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、ａ″、・・・のみをデジタイザ１３に入力させる。その結果、デジタイザ１３には間引き回路２２から出力されるクロック信号ＣＬＫ２の周期（サンプリングヘッド１１から出力されるデータ信号ＳＡＭの周期Ｔに等しい）で図３に示すデータが取り込まれるから、このデータに基づいて、デジタイザ１３は立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、ａ″、・・・のジッタを測定することができる。
具体的数値を用いて説明すると、例えばサンプリングヘッド１１に入力する高速信号ＨＳＩＧの周波数が１ＧＨｚ（従って、その周期は１ｎｓ）であり、クロック信号の周波数が１００ｋＨｚであり、この高速信号ＨＳＩＧの１周期（１ｎｓ）当りのサンプリング数を１００とすると、既に記載したように等価サンプリング時間Δｔは１０ｐｓとなるから、クロック信号ＣＬＫのサンプリングレートｔ１は１０μｓ＋１０ｐｓとなる。よって、クロック発生部１２からは１０μｓ＋１０ｐｓのサンプリングレートｔ１でクロック信号ＣＬＫを発生させ、サンプリングヘッド１１及び間引き回路２２に供給する。間引き回路２２は立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、・・・がトリガ回路２１に供給されたときにのみ動作するから、高速信号ＨＳＩＧの１周期当りの間引き回路２２の間引き数は１００−１＝９９となる。このように間引き数を設定することにより、（１０μｓ＋１０ｐｓ）×１００≒１ｍｓ毎に１つのクロック信号ＣＬＫ２が間引き回路２２からデジタイザ１３に供給されるから、常に、入力された高速信号の立上りエッジのトリガレベルＴＬＶの点でデータをデジタイザ１３に取り込むことができる。
一般的に数値表現すると、等価サンプリング時間Δｔと高速信号ＨＳＩＧの１周期当りのサンプリング数ｎ（正の整数）とを掛け算した値が高速信号ＨＳＩＧの１周期になるように等価サンプリング時間を設定し、サンプリング出力ＳＡＭの１周期Ｔ当りの間引き回路２２の間引き数を（ｎ−１）に設定する。
上述したこの発明によるジッタ測定装置及び方法によれば、高速信号ＨＳＩＧをサンプリングしてデジタイザ１３にサンプリングデータを取り込み、高速信号ＨＳＩＧのエッジ及びレベルを検出する必要がなく、最大でサンプリング出力ＳＡＭの１周期Ｔに相当する時間待つだけで、トリガ回路２１からトリガ信号が間引き回路２２に与えられるから、非常に短時間で、ジッタを測定する予め設定された点（上記例では立上りエッジのトリガレベルＴＬＶの点）にクロック発生部１２から発生されるクロック信号ＣＬＫのサンプリングのタイミングを合致させることができる。
一具体例を示すと、サンプリング数が１０００ポイントで、かつサンプリングレートが１０μｓ＋１０ｐｓの場合、従来のインフェースサンプリング法を適用したジッタ測定装置（図７参照）の場合には、ジッタを測定する予め設定された点をサーチするまでに要する時間は２００ｍｓ（実測値）であったが、この発明によるジッタ測定装置（図１参照）の場合には、最大で（１０μｓ＋１０ｐｓ）×１０００≒１０ｍｓとなる。従って、この発明によれば、ジッタ測定点のサーチに要する時間が少なくとも約１／２０に短縮されることになる。
また、間引き回路２２によってクロック信号ＣＬＫを間引くことにより一定のサンプリングレートでジッタ測定点のデータをデジタイザ１３に取り込むようにしたので、精度の高いジッタ測定ができる。さらに、タイミング制御回路のようなジッタ測定点をサーチする回路を付加する必要がないため、余分のジッタがジッタの測定値に加わる恐れがない。
上記構成のジッタ測定装置を図９に示したＩＣテスタのテストヘッド２００内に収納されるピンカードに実装すれば、被試験ＩＣ３００に高速で試験パターン信号を書き込み、この被試験ＩＣの各ピンから高速で読み出される試験パターン信号のジッタをこのジッタ測定装置で高精度に測定することができる。このジッタの測定値と予め設定された基準値とを比較することにより、被試験ＩＣの良否を正しく判定することができるから、被試験ＩＣの動作速度をいくつかのカテゴリに分類する試験や、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かの試験が実行でき、有用なＩＣ試験装置を提供することができる。その上、試験時間を短縮することもできる。
上記実施例では高速の繰り返し信号を低速の繰り返し信号に周波数変換し、この低速信号を観測、測定及び／又は解析する装置としてサンプリングデジタイザを使用したが、これに限定されるものではなく、サンプリングオシロスコープ等の同様の機能を有する他の装置を使用してもよいことは言うまでもない。
以上の説明で明白なように、この発明によれば、最大で、高速信号をクロック信号でサンプリングすることによって得られる低速信号の１周期に相当する時間待つだけで、ジッタ測定点にクロック信号のサンプリングのタイミングを合致させることができる。また、間引き回路によってクロック信号を間引くことにより一定のサンプリングレートでジッタ測定点のデータを信号解析手段に取り込むことができるので、精度の高いジッタ測定ができる。さらに、タイミング制御回路のようなジッタ測定点をサーチする回路を付加する必要がないため、余分のジッタがジッタの測定値に加わる恐れがない等の利点が得られる。
その上、この発明によるジッタ測定装置をＩＣテスタのテストヘッド内に収納されるピンカードに実装すれば、被試験ＩＣの各ピンから高速で読み出される試験パターン信号のジッタを高精度に測定することができる。従って、被試験ＩＣの動作速度をいくつかのカテゴリに分類する試験や、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かの試験が実行でき、有用なＩＣ試験装置を提供することができる。その上、試験時間を短縮することもできる。
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施例に限定されるものではなく、添付の特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
この発明は、高速の繰り返し信号を低速の繰り返し信号に変換して高速の繰り返し信号のジッタを測定するジッタ測定装置及びジッタ測定方法、並びにこのジッタ測定装置を備えた半導体集積回路試験装置に関する。
背景技術
高速の繰り返し信号のジッタを測定する場合、この高速の繰り返し信号のジッタを測定したい点又は観測したい点（例えば信号波形の立ち上がりエッジの特定の一定レベル点）を一定の周期でサンプリングする必要がある。このような場合に、従来より、この技術分野で「サンプリングデジタイザ」と呼ばれている、高速の繰り返し信号を低速の繰り返し信号に周波数変換して観測、測定、解析等を行なう装置（以下、サンプリングデジタイザと称す）が使用されている。このサンプリングデジタイザは、図４に示すように、サンプリングヘッド１１と、クロック発生部１２と、低速の繰り返し信号（通常はその波形）を観測、測定及び／又は解析する装置（以下、デジタイザと称す）１３とによって構成されており、サンプリングヘッド（通常、ダイオードブリッジを備えた回路によって構成されている）１１に入力される高速の繰り返し信号を、後述する等価サンプリング法により、低速の繰り返し信号に周波数変換し、デジタイザ１３においてこの低速信号及び／又はその波形を観測、測定及び／又は解析する装置である。
上記等価サンプリング法とは、例えば図５Ａに示す高速の繰り返し信号ＨＳＩＧがサンプリングヘッド１１に入力された場合に、クロック発生部１２から、図５Ｂに示すように、この繰り返し信号ＨＳＩＧに対するサンプリング点の位相が一定の微小時間（等価サンプリング時間）Δｔだけ順次にずれる（この例では位相がΔｔだけ順次に遅れる）ように、一定のサンプリングレート（周期）ｔ１でクロック信号ＣＬＫ１を発生させ、サンプリングヘッド１１に供給する。これによってサンプリングヘッド１１からは、図５Ｃに示すように、サンプリング点ａ、ｂ、ｃ、・・・に応じて振幅レベルが段階的に変化する出力信号ＯＵＴ１がサンプリングレートｔ１で発生される。この出力信号ＯＵＴ１のサンプリング点ａ、ｂ、ｃ、・・・の振幅データをデジタイザ１３において等価サンプリング時間の時間間隔（Δｔの時間間隔）で合成し、再現すると、図５Ｄに示すように、サンプリングレートｔ１と高速信号ＨＳＩＧの１周期（例えば１ｎｓ）当りの測定データ数（サンプル数）とを乗算した周期を有する低速の繰り返し信号ＬＳＩＧが得られる。この低速信号ＬＳＩＧの波形は高速信号ＨＳＩＧの波形と実質的に同じになる。
具体的数値を用いて説明すると、例えば高速信号ＨＳＩＧの周波数が１ＧＨｚ（従って、その周期は１ｎｓとなる）であり、クロック信号の周波数が１００ｋＨｚである場合に、この高速信号ＨＳＩＧの１周期（１ｎｓ）当りのサンプリング数を１００とすると、隣接する２つのサンプリング点間の間隔は１０ｐｓとなる。即ち、等価サンプリング時間は１０ｐｓとなる。よって、クロック発生部１２から、クロック発生周期（この例ではクロック信号周波数が１００ｋＨｚであるので１／１０5ｓｅｃ）に等価サンプリング時間１０ｐｓを加えたサンプリングレートｔ１＝１０μｓ＋１０ｐｓでクロック信号ＣＬＫ１を発生させ、サンプリングヘッド１１に供給する。その結果、サンプリングヘッド１１からは、サンプリング点ａ、ｂ、ｃ、・・・に応じて振幅レベルが段階的に変化する出力信号ＯＵＴ１がサンプリングレートｔ１＝１０μｓ＋１０ｐｓで発生される。この出力信号ＯＵＴ１のサンプリング点ａ、ｂ、ｃ、・・・の振幅データをデジタイザ１３においてサンプリング点間の間隔、即ち等価サンプリング時間１０ｐｓの時間間隔（Δｔの時間間隔）で合成し、再現すると、（１０μｓ＋１０ｐｓ）×１００の周期を有する低速の繰り返し信号ＬＳＩＧが得られることになる。
ところで、高速の繰り返し信号のジッタを測定する場合には、上述したようにこの繰り返し信号のジッタを測定したい点又は観測したい点（以後、単にジッタ測定点と称す）を一定の周期でサンプリングする必要があるため、従来はインフェース（inphase）サンプリングと呼ばれるサンプリング法をサンプリングデジタイザに適用して高速の繰り返し信号のジッタ測定点におけるジッタを測定している。
次に、図６を参照してインフェースサンプリング法について簡単に説明する。図６Ｂに示す高速の繰り返し信号ＨＳＩＧがサンプリングデジタイザに入力された場合、この信号ＨＳＩＧのジッタ測定点、この例では信号波形の立ち上がりエッジの特定の一点ｍをサンプリングする図６Ｃに示すサンプリングレートＴ１のクロック信号ＣＬＫを発生させる。クロック信号ＣＬＫによってサンプリングされた図６Ａに示すジッタ測定点ｍの振幅値（例えば電圧値）をデジタイザに取り込み、解析することにより、高速信号ＨＳＩＧのジッタ測定点ｍにおけるジッタが観測、測定及び／又は解析できる。換言すると、高速信号ＨＳＩＧの波形の傾き（ΔＶ／Δｔ）により、ジッタ（Δｔ）がインフェースサンプリングにより電圧（ΔＶ）に変換される。
図７はサンプリングデジタイザにインフェースサンプリング法を適用して高速の繰り返し信号のジッタを測定するジッタ測定回路の一例を示すブロック図である。図示するように、クロック発生部１２からサンプリングヘッド１１に至るクロック信号供給経路にタイミング制御回路１５が挿入され、クロック発生部１２からサンプリングヘッド１１に印加されるクロック信号ＣＬＫのタイミングを、デジタイザ１３からフィードバック回路１４を通じて入力される制御信号に応じて制御するように構成されている。なお、図７において、図４と対応する部分には同一符号を付けて示し、必要のない限りそれらの説明を省略する。
サンプリングヘッド１１に図８Ａに示す高速の繰り返し信号ＨＳＩＧが入力された場合に、この高速信号ＨＳＩＧのジッタ測定点を正しくサンプリングするためにはクロック発生部１２から発生されるクロック信号の発生タイミングをこのジッタ測定点に合致させる必要がある。例えば、ジッタ測定点が図８Ａに示すように波形の立ち上がりエッジのサーチポイントＳＰであるとすると、クロック発生部１２から発生される周期Ｔ１のクロック信号ＣＬＫのタイミングを、図８Ｂに示すように、このサーチポイントＳＰに合致させなければならない。このためクロック信号ＣＬＫによってサンプリングされた高速信号ＨＳＩＧのデータ（振幅値）をデジタイザ１３に取り込んでそのレベルを検出し、フィードバック回路１４を通じてタイミング制御回路１５に制御信号を与えてクロック信号ＣＬＫのサンプリングヘッド１１に対する印加タイミングを制御する（遅らせる又は進める）。この動作を繰り返すことによって、まず、波形の立ち上がりエッジを検出する。例えば、図８Ｃ又は図８Ｄに示すクロック信号ＣＬＫによってサンプリングされた高速信号ＨＳＩＧのデータのレベルを検出することにより波形の立ち上がりエッジ点ｋ又はｐが検出できる。さらに、この検出した立ち上がりエッジにおけるサーチポイントＳＰを同様の動作の繰り返しによって検出し、クロック信号ＣＬＫのタイミングを、図８Ｂに示すようにこのサーチポイントＳＰに合致させるという手順が必要となる。例えば、波形の立ち上がりエッジ点ｋを検出した後、このエッジ点ｋをサーチポイントＳＰに徐々に近付けて合致させるという動作、或いは波形の立ち上がりエッジ点ｐを検出した後、このエッジ点ｐをサーチポイントＳＰに徐々に近付けて合致させるという動作が行なわれる。
ところで、上述したサンプリングデジタイザは、半導体集積回路（以後、ＩＣと称す）を試験する半導体集積回路試験装置（ＩＣ試験装置）にも使用されている。例えば、被試験ＩＣに高速で試験パターン信号を書き込み、この被試験ＩＣから高速で読み出される試験パターン信号のジッタを測定し、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かを試験する場合等にサンプリングデジタイザが使用されている。
周知のように、この技術分野では、ＩＣは、論理回路部分（ロジック部分）が主要であるものをロジックＩＣと呼び、メモリ部分が主要であるものをメモリＩＣと呼んでいる。また、ロジック部分とメモリ部分とが１つのチップに混在したＩＣはシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）等と呼ばれている。図９に従来から用いられている一般的なＩＣ試験装置（以後、ＩＣテスタと称す）の概略の構成を示す。例示のＩＣテスタはＩＣテスタ本体１００とテストヘッド２００とによって構成されており、ＩＣテスタ本体１００は、この例では、制御器１０１と、タイミング発生器１０２と、パターン発生器１０３と、波形フォーマッタ１０４と、ドライバ１０５と、コンパレータ１０６と、論理比較器１０７と、不良解析メモリ１０８と、電圧発生器１０９とを具備する。
テストヘッド２００はＩＣテスタ本体１００とは別体に構成され、通常、その上部に所定個数のＩＣソケット（図示せず）が装着されている。また、テストヘッド２００の内部には、この技術分野でピンカードと呼ばれているプリント基板が収納されており、通常、ＩＣテスタ本体１００のドライバ１０５及びコンパレータ１０６を含む回路はこのピンカードに実装されている。このピンカードは試験すべきＩＣ（被試験ＩＣ）３００の各Ｉ／Ｏピン（入出力端子）毎に設けられている。一般に、テストヘッド２００は、この技術分野でハンドラと呼ばれているＩＣ搬送及び処理装置のテスト部に取り付けられ、テストヘッド２００とＩＣテスタ本体１００とはケーブル、光ファイバ等の信号伝送手段によって電気的に接続される。
被試験ＩＣ３００はテストヘッド２００のＩＣソケットに装着され、このＩＣソケットと通じて、ＩＣテスタ本体１００から被試験ＩＣ（一般にＤＵＴと呼ばれる）３００にテストパターン信号が印加され、また、被試験ＩＣ３００からの応答信号がＩＣテスタ本体１００に供給され、被試験ＩＣ３００の試験、測定が行われる。
制御器１０１はコンピユータシステムによって構成されており、ユーザ（プログラマ）が作成したテストプログラムが予め格納され、このテストプログラムに従ってＩＣテスタ全体の制御を行う。制御器１０１は、テスタバス１１１を通じてタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等と接続されており、これらタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等は端末として動作し、制御器１０１から出力される制御命令に従って被試験ＩＣ３００の試験を実行する。
被試験ＩＣ３００の試験、例えばファンクショナル試験は次のようにして行われる。
パターン発生器１０３には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたパターン発生順序が予め格納され、パターン発生器１０３は、制御器１０１からテスト開始命令が与えられると、この格納されたパターン発生順序に従って被試験ＩＣ３００に印加すべきテストパターンデータを出力する。このパターン発生器１０３には、一般に、ＡＬＰＧ（Algorithmic Pattern Generator）が用いられる。ＡＬＰＧとは、半導体デバイス（例えばＩＣ）に印加するテストパターンを、内部の演算機能を持ったレジスタを用いて、演算により発生するパターン発生器のことである。
タイミング発生器１０２には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたテスト周期毎に出力するタイミングデータが予め格納され、タイミング発生器１０２は、この格納されたタイミングデータに従って、各テスト周期毎にクロックパルスを出力する。このクロックパルスは、波形フォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出力するテストパターンデータと、タイミング発生器１０２が出力するクロックパルスとに基づいて、論理波形の立ち上がりのタイミング及び立ち下がりのタイミングを規定し、Ｈ論理（論理“１”）及びＬ論理（論理“０”）に変化する実波形を持つテストパターン信号を生成し、ドライバ１０５を通じて被試験ＩＣ３００にこのテストパターン信号を印加する。
ドライバ１０５は、波形フォーマッタ１０４が出力するテストパターン信号の振幅を所望の振幅（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッド２００のＩＣソケットに印加し、被試験ＩＣ３００を駆動する。
コンパレータ１０６は被試験ＩＣ３００が出力する応答信号の論理値が正規の電圧値を持つか否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電圧値ＶＯＬ以下の値を示すかを判定する。
判定結果が良である場合にコンパレータ１０６から出力される判定結果の出力信号は論理比較器１０７に入力され、この論理比較器１０７においてパターン発生器１０３から与えられる期待値パターンデータと比較され、被試験ＩＣ３００が正常な応答信号を出力したか否かが判定される。論理比較器１０７の比較結果は不良解析メモリ１０８に取り込まれる。不良が発生した場合には不良のテストパターンアドレスと、被試験ＩＣ３００の不良ピンの出力論理データと、その時の期待値パターンデータとが不良解析メモリ１０８に記憶され、テスト終了後にＬＳＩの評価に利用される。
電圧発生器１０９は、制御器１０１から送られて来る設定値に応じて、ドライバ１０５に印加する振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結果、ドライバ１０５からは被試験ＩＣ３００の規格に合致した振幅値を持つ駆動信号が発生され、また、コンパレータ１０６において被試験ＩＣ３００の応答信号が被試験ＩＣ３００の規格に合致した電圧の論理値を有しているか否かを判定することができる。
上述したサンプリングデジタイザは上記テストヘッド２００の内部に収納されたピンカードに実装されており、被試験ＩＣ３００から高速で読み出される応答信号のジッタを測定する。まず、被試験ＩＣ３００に高速で試験パターン信号を書き込み、この被試験ＩＣの各ピンから高速で読み出される試験パターン信号のジッタを上記構成のサンプリングデジタイザで測定する。このジッタの測定値と予め設定された基準値とを比較し、ジッタの測定値が基準値よりも大きい場合には、この被試験ＩＣ３００は不良であると判定される。この試験により被試験ＩＣの動作速度をいくつかのカテゴリに分類することができるし、また、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かを試験することもできる。
上述したように、従来はサンプリングデータをデジタイザに取り込み、そのレベルを検出し、この検出レベルに応じてクロック信号のタイミングをジッタ測定点に制御する必要があるから、高速信号のジッタ測定点にクロック信号のタイミングを合致させるまでに相当量のデータを取り込む必要があり、タイミングの調整に長い時間を必要とするという欠点があった。また、タイミング制御回路を追加しているので、このタイミング制御回路のジッタ成分も無視できず、ジッタ成分が増大するという恐れがあった。さらに、サンプリングデジタイザを備えたＩＣ試験装置においては、試験時間が長くなるという問題が発生する。
発明の開示
この発明の１つの目的は、短時間でクロック信号のタイミングをジッタ測定点に制御することができるジッタ測定装置を提供することである。
この発明の他の目的は、短時間でクロック信号のタイミングをジッタ測定点に制御することができるジッタ測定方法を提供することである。
この発明のさらに他の目的は、試験時間を短縮させ、かつ精度の高いジッタの測定を行うことができるＩＣ試験装置を提供することである。
上記目的を達成するために、この発明の第１の面においては、クロック信号を発生するクロック発生手段と、入力される高速の繰り返し信号を上記クロック信号によってサンプリングしたデータを出力するサンプリング部と、上記サンプリング部からの出力データが供給されるトリガ手段と、このトリガ手段からトリガ信号が与えられたときにのみ上記クロック発生手段から供給されるクロック信号を通過させる間引き手段と、上記サンプリング部からの出力データのうち、この間引き手段から出力されるクロック信号によってサンプリングされたデータのみが供給され、これら供給されたデータのジッタを測定する信号解析手段とを具備するジッタ測定装置が提供される。
好ましい一実施例においては、上記サンプリング部、上記クロック発生手段及び上記信号解析手段はサンプリングデジタイザを構成している。代わりに、上記サンプリング部、上記クロック発生手段及び上記信号解析手段はサンプリングオシロスコープを構成していてもよい。
また、上記トリガ手段にはジッタの測定を行いたい信号レベルと信号波形のエッジデータが予め設定されており、上記サンプリング部からこの予め設定されたいる信号レベルと信号波形のエッジデータが出力されたときにのみ、上記トリガ手段は動作してトリガ信号を出力する。
上記間引き回路の間引き数は、上記高速の繰り返し信号の１周期当りのサンプリング数より１だけ少ない数に設定される。
上記クロック発生手段は、クロック発生周期に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値の等価サンプリング時間を加えたサンプリングレートでクロック信号を発生する。
この発明の第２の面においては、高速の繰り返し信号をクロック発生手段から供給されるサンプリング用のクロック信号でサンプリングする段階と、上記クロック信号によってサンプリングされた上記高速の繰り返し信号のサンプリングデータと予め設定されたデータとを比較し、両データが一致したときにのみトリガ信号を発生させる段階と、上記トリガ信号が発生されたときにのみ上記クロック発生手段から供給されるクロック信号を出力する段階と、上記高速の繰り返し信号のサンプリングデータを、上記トリガ信号発生時に出力されるクロック信号でサンプリングし、信号解析手段に供給する段階と、上記信号解析手段において、これら供給されたデータのジッタを測定する段階とを含むジッタ測定方法が提供される。
好ましい一実施例においては、上記サンプリング段階は、クロック発生周期に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値の等価サンプリング時間を加えたサンプリングレートで上記高速の繰り返し信号をサンプリングする。
また、上記トリガ信号発生段階は、予め設定されたジッタの測定を行いたい信号レベルと信号波形のエッジデータと上記高速の繰り返し信号のサンプリングデータとを比較する段階を含む。
上記トリガ信号発生時にのみクロック信号を出力する段階は、上記クロック発生手段から供給されるクロック信号を、上記高速の繰り返し信号の１周期当りのサンプリング数より１だけ少ない数間引いて出力する。
この発明の第３の面においては、被試験半導体集積回路に試験パターン信号を印加し、この被試験半導体集積回路から読み出される応答信号を論理比較し、比較結果に基づいて被試験半導体集積回路の良否を判定する半導体集積回路試験装置において、上記第１の面に記載されたいずれか１つのジッタ測定装置を具備する半導体集積回路試験装置が提供される。
好ましい一実施例においては、上記ジッタ測定装置は半導体集積回路試験装置のテストヘッドに収納されるピンカードに実装されている。
上記構成によれば、最大で、高速の繰り返し信号をクロック信号でサンプリングすることによって得られる低速信号の１周期に相当する時間待つだけで、ジッタ測定点にクロック信号のサンプリングのタイミングを合致させることができる。また、間引き手段によってクロック信号を間引くことにより一定のサンプリングレートでジッタ測定点のデータを信号解析手段に取り込むことができるので、精度の高いジッタ測定ができる。さらに、タイミング制御回路のようなジッタ測定点をサーチする回路を付加する必要がないため、余分のジッタがジッタの測定値に加わる恐れがない。
【図面の簡単な説明】
図１はこの発明によるジッタ測定装置の一実施例を示すブロック図である。
図２は図１に示したジッタ測定装置の動作及びこの発明によるジッタ測定方法を説明するためのタイミングチャートである。
図３は図１に示したジッタ測定装置のデジタイザに取り込まれるサンプリングデータを示す図である。
図４は従来のサンプリングデジタイザの構成を示すブロック図である。
図５は図４に示したサンプリングデジタイザに適用される等価サンプリング法を説明するタイミングチャートである。
図６は図４に示したサンプリングデジタイザに適用されるインフェースサンプリング法を説明するタイミングチャートである。
図７は従来のジッタ測定装置の一例を示すブロック図である。
図８は図７に示したジッタ測定装置の動作を説明するためのタイミングチャートである。
図９は従来のＩＣ試験装置の一例を示すブロック図である。
発明を実施するための最良の形態
以下、この発明によるジッタ測定装置及び方法の一実施例について図１乃至図３を参照して詳細に説明する。なお、図１において、図４と対応する部分には同一符号を付して示し、必要のない限りそれらの説明を省略する。
図１はこの発明によるジッタ測定装置の一実施例を示すブロック図である。例示のジッタ測定装置は、サンプリングヘッド１１と、クロック発生部１２と、デジタイザ１３とによって構成されたサンプリングデジタイザを含む。このサンプリングデジタイザの機能及び動作は図５乃至図８を参照して既に説明したので、ここでは記載しない。
この発明においては、上記構成のサンプリングデジタイザのクロック発生部１２からデジタイザ１３に至るクロック信号の供給経路に、クロック信号の通過数を制限する間引き回路２２を挿入し、さらに、この間引き回路２２の間引き動作を制御するトリガ回路２１をサンプリングヘッド１１の出力端と間引き回路２２の入力端との間に設け、ジッタ測定装置を構成すると共に、サンプリングデジタイザには等価サンプリング法を適用する。
この実施例では、トリガ回路２１にはジッタの測定を行いたい信号のレベル（振幅）と信号波形のエッジデータ（立上りエッジデータ又は立下りエッジデータ）を予め設定する。トリガ回路２１は入力されるサンプリングデータと予め設定された値とを比較し、入力されるサンプリングデータが予め設定された値と等しい値になると、トリガ信号を出力する。間引き回路２１にはクロック発生部１２から供給されるクロック信号ＣＬＫの間引き数（減少させる数）を設定する。よって、トリガ回路２１は、サンプリングヘッド１１から予め設定された信号波形のエッジにおいて予め設定された信号のレベルが出力されたときにのみ動作し、間引き回路２２にトリガ信号を出力する。一方、間引き回路２２はトリガ信号が入力されたときにのみクロック信号を通過させる。
上記構成のジッタ測定装置のサンプリングデジタイザには等価サンプリング法が適用されるが、この等価サンプリング法は図５を参照して既に説明した従来の等価サンプリング法と同じであるので、ここではその説明を省略する。
上記構成のこの発明によるジッタ測定装置の動作について図２を参照して説明する。既に記載したように、クロック発生周期に、等価サンプリング時間Δｔを加算したサンプリングレートｔ１（図５Ｂのクロック信号ＣＬＫ１と同じサンプリングレート）でクロック発生部１２から発生されるクロック信号ＣＬＫ（図２Ｂ）はサンプリングヘッド１１及び間引き回路２２にそれぞれ供給される。従って、高速の繰り返し信号ＨＳＩＧがサンプリングヘッド１１に入力された場合、サンプリングヘッド１１からは図２Ａに示すようにクロック信号ＣＬＫでサンプリングされた低速のデータＳＡＭ（図２Ａに白丸で示すデータ）が出力され、トリガ回路２１及びデジタイザ１３に与えられる。このサンプリングヘッド１１から出力されるデータ信号の周期Ｔは、クロック信号のサンプリングレートｔ１にサンプリング数を乗算した値（時間）となる。
トリガ回路２１は予め設定されたエッジデータ及びレベル（この例では立上りエッジデータ及びトリガレベルＴＬＶ）のデータが供給されたときにのみ動作して間引き回路２２をトリガするから、図２Ａに示すデータＳＡＭのうちの立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、ａ″（ａ″は図２Ａには示されていない）、・・・がトリガ回路２１に供給されたときにのみ、間引き回路２２は入力されたクロック信号ＣＬＫを出力するように動作する。この間引き回路２２から出力される間引きされたクロック信号ＣＬＫ２（図２Ｃ）はデジタイザ１３に供給され、サンプリングヘッド１１からデジタイザ１３に供給されたデータＳＡＭのうちの、立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、ａ″、・・・のみをデジタイザ１３に入力させる。その結果、デジタイザ１３には間引き回路２２から出力されるクロック信号ＣＬＫ２の周期（サンプリングヘッド１１から出力されるデータ信号ＳＡＭの周期Ｔに等しい）で図３に示すデータが取り込まれるから、このデータに基づいて、デジタイザ１３は立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、ａ″、・・・のジッタを測定することができる。
具体的数値を用いて説明すると、例えばサンプリングヘッド１１に入力する高速信号ＨＳＩＧの周波数が１ＧＨｚ（従って、その周期は１ｎｓ）であり、クロック信号の周波数が１００ｋＨｚであり、この高速信号ＨＳＩＧの１周期（１ｎｓ）当りのサンプリング数を１００とすると、既に記載したように等価サンプリング時間Δｔは１０ｐｓとなるから、クロック信号ＣＬＫのサンプリングレートｔ１は１０μｓ＋１０ｐｓとなる。よって、クロック発生部１２からは１０μｓ＋１０ｐｓのサンプリングレートｔ１でクロック信号ＣＬＫを発生させ、サンプリングヘッド１１及び間引き回路２２に供給する。間引き回路２２は立上りエッジにおけるトリガレベルＴＬＶのデータａ、ａ′、・・・がトリガ回路２１に供給されたときにのみ動作するから、高速信号ＨＳＩＧの１周期当りの間引き回路２２の間引き数は１００−１＝９９となる。このように間引き数を設定することにより、（１０μｓ＋１０ｐｓ）×１００≒１ｍｓ毎に１つのクロック信号ＣＬＫ２が間引き回路２２からデジタイザ１３に供給されるから、常に、入力された高速信号の立上りエッジのトリガレベルＴＬＶの点でデータをデジタイザ１３に取り込むことができる。
一般的に数値表現すると、等価サンプリング時間Δｔと高速信号ＨＳＩＧの１周期当りのサンプリング数ｎ（正の整数）とを掛け算した値が高速信号ＨＳＩＧの１周期になるように等価サンプリング時間を設定し、サンプリング出力ＳＡＭの１周期Ｔ当りの間引き回路２２の間引き数を（ｎ−１）に設定する。
上述したこの発明によるジッタ測定装置及び方法によれば、高速信号ＨＳＩＧをサンプリングしてデジタイザ１３にサンプリングデータを取り込み、高速信号ＨＳＩＧのエッジ及びレベルを検出する必要がなく、最大でサンプリング出力ＳＡＭの１周期Ｔに相当する時間待つだけで、トリガ回路２１からトリガ信号が間引き回路２２に与えられるから、非常に短時間で、ジッタを測定する予め設定された点（上記例では立上りエッジのトリガレベルＴＬＶの点）にクロック発生部１２から発生されるクロック信号ＣＬＫのサンプリングのタイミングを合致させることができる。
一具体例を示すと、サンプリング数が１０００ポイントで、かつサンプリングレートが１０μｓ＋１０ｐｓの場合、従来のインフェースサンプリング法を適用したジッタ測定装置（図７参照）の場合には、ジッタを測定する予め設定された点をサーチするまでに要する時間は２００ｍｓ（実測値）であったが、この発明によるジッタ測定装置（図１参照）の場合には、最大で（１０μｓ＋１０ｐｓ）×１０００≒１０ｍｓとなる。従って、この発明によれば、ジッタ測定点のサーチに要する時間が少なくとも約１／２０に短縮されることになる。
また、間引き回路２２によってクロック信号ＣＬＫを間引くことにより一定のサンプリングレートでジッタ測定点のデータをデジタイザ１３に取り込むようにしたので、精度の高いジッタ測定ができる。さらに、タイミング制御回路のようなジッタ測定点をサーチする回路を付加する必要がないため、余分のジッタがジッタの測定値に加わる恐れがない。
上記構成のジッタ測定装置を図９に示したＩＣテスタのテストヘッド２００内に収納されるピンカードに実装すれば、被試験ＩＣ３００に高速で試験パターン信号を書き込み、この被試験ＩＣの各ピンから高速で読み出される試験パターン信号のジッタをこのジッタ測定装置で高精度に測定することができる。このジッタの測定値と予め設定された基準値とを比較することにより、被試験ＩＣの良否を正しく判定することができるから、被試験ＩＣの動作速度をいくつかのカテゴリに分類する試験や、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かの試験が実行でき、有用なＩＣ試験装置を提供することができる。その上、試験時間を短縮することもできる。
上記実施例では高速の繰り返し信号を低速の繰り返し信号に周波数変換し、この低速信号を観測、測定及び／又は解析する装置としてサンプリングデジタイザを使用したが、これに限定されるものではなく、サンプリングオシロスコープ等の同様の機能を有する他の装置を使用してもよいことは言うまでもない。
以上の説明で明白なように、この発明によれば、最大で、高速信号をクロック信号でサンプリングすることによって得られる低速信号の１周期に相当する時間待つだけで、ジッタ測定点にクロック信号のサンプリングのタイミングを合致させることができる。また、間引き回路によってクロック信号を間引くことにより一定のサンプリングレートでジッタ測定点のデータを信号解析手段に取り込むことができるので、精度の高いジッタ測定ができる。さらに、タイミング制御回路のようなジッタ測定点をサーチする回路を付加する必要がないため、余分のジッタがジッタの測定値に加わる恐れがない等の利点が得られる。
その上、この発明によるジッタ測定装置をＩＣテスタのテストヘッド内に収納されるピンカードに実装すれば、被試験ＩＣの各ピンから高速で読み出される試験パターン信号のジッタを高精度に測定することができる。従って、被試験ＩＣの動作速度をいくつかのカテゴリに分類する試験や、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かの試験が実行でき、有用なＩＣ試験装置を提供することができる。その上、試験時間を短縮することもできる。
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施例に限定されるものではなく、添付の特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
Claims (12)
- クロック信号を発生するクロック発生手段と、
入力される高速の繰り返し信号を上記クロック信号によってサンプリングしたデータを出力するサンプリング部と、
上記サンプリング部からの出力データが供給されるトリガ手段と、
このトリガ手段からトリガ信号が与えられたときにのみ上記クロック発生手段から供給されるクロック信号を通過させる間引き手段と、
上記サンプリング部からの出力データのうち、この間引き手段から出力されるクロック信号によってサンプリングされたデータのみが供給され、これら供給されたデータのジッタを測定する信号解析手段
とを具備することを特徴とするジッタ測定装置。 - 上記サンプリング部、上記クロック発生手段及び上記信号解析手段はサンプリングデジタイザを構成していることを特徴とする請求の範囲第１項に記載のジッタ測定装置。
- 上記サンプリング部、上記クロック発生手段及び上記信号解析手段はサンプリングオシロスコープを構成していることを特徴とする請求の範囲第１項に記載のジッタ測定装置。
- 上記トリガ手段にはジッタの測定を行いたい信号レベルと信号波形のエッジデータが予め設定されており、上記サンプリング部からこの予め設定されたいる信号レベルと信号波形のエッジデータが出力されたときにのみ、上記トリガ手段は動作してトリガ信号を出力することを特徴とする請求の範囲第１項に記載のジッタ測定装置。
- 上記間引き回路の間引き数は、上記高速の繰り返し信号の１周期当りのサンプリング数より１だけ少ない数に設定されることを特徴とする請求の範囲第１項に記載のジッタ測定装置。
- 上記クロック発生手段は、クロック発生周期に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値の等価サンプリング時間を加えたサンプリングレートでクロック信号を発生することを特徴とする請求の範囲第１項に記載のジッタ測定装置。
- 高速の繰り返し信号をクロック発生手段から供給されるサンプリング用のクロック信号でサンプリングする段階と、
上記クロック信号によってサンプリングされた上記高速の繰り返し信号のサンプリングデータと予め設定されたデータとを比較し、両データが一致したときにのみトリガ信号を発生させる段階と、
上記トリガ信号が発生されたときにのみ上記クロック発生手段から供給されるクロック信号を出力する段階と、
上記高速の繰り返し信号のサンプリングデータを、上記トリガ信号発生時に出力されるクロック信号でサンプリングし、信号解析手段に共給する段階と、
上記信号解析手段において、これら供給されたデータのジッタを測定する段階
とを含むことを特徴とするジッタ測定方法。 - 上記サンプリング段階は、クロック発生周期に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値の等価サンプリング時間を加えたサンプリングレートで上記高速の繰り返し信号をサンプリングすることを特徴とする請求の範囲第７項に記載のジッタ測定方法。
- 上記トリガ信号発生段階は、予め設定されたジッタの測定を行いたい信号レベルと信号波形のエッジデータと上記高速の繰り返し信号のサンプリングデータとを比較する段階を含むことを特徴とする請求の範囲第７項に記載のジッタ測定方法。
- 上記トリガ信号発生時にのみクロック信号を出力する段階は、上記クロック発生手段から供給されるクロック信号を、上記高速の繰り返し信号の１周期当りのサンプリング数より１だけ少ない数間引いて出力することを特徴とする請求の範囲第７項に記載のジッタ測定方法。
- 被試験半導体集積回路に試験パターン信号を印加し、この被試験半導体集積回路から読み出される応答信号を論理比較し、比較結果に基づいて被試験半導体集積回路の良否を判定する半導体集積回路試験装置において、
上記請求の範囲第１項乃至第６項のいずれか１つに記載のジッタ測定装置を具備することを特徴とする半導体集積回路試験装置。 - 上記ジッタ測定装置は半導体集積回路試験装置のテストヘッドに収納されるピンカードに実装されていることを特徴とする請求の範囲第１１項に記載の半導体集積回路試験装置。
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