JP2002139550A - サンプリングデジタイザ及びこのサンプリングデジタイザを備えた半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 短時間でクロック信号のタイミングをジッタ
測定点に合致させることができるサンプリングデジタイ
ザを提供する。 【解決手段】 サンプリングヘッド１１と、クロック発
生部１２と、波形デジタイザ１３と、タイミング制御回
路１５とを具備するサンプリングデジタイザにおいて、
サンプリングヘッドの出力側にコンパレータ２１を設
け、サンプリングデータをコンパレータの一方の入力端
子に供給する。コンパレータの他方の入力端子には所定
のスレッショルド値を与え、サンプリングデータがこの
スレッショルド値よりも大きいか小さいかを検出する。
コンパレータの出力信号をバイナリ・サーチ処理回路２
２に供給し、その出力をタイミング制御回路１５に供給
してクロック発生部からサンプリングヘッドに印加され
るクロック信号のタイミングを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般には、この
技術分野で「サンプリングデジタイザ」と呼ばれてい
る、高速信号の波形を低速信号の波形に変換して観測、
測定、解析等を行なう装置（以下、サンプリングデジタ
イザと称す）に関し、詳しく言うと、サンプリングクロ
ック信号の印加タイミングを入力信号波形の所望の取り
込み点に短時間で合致させることができるサンプリング
デジタイザ、及びこのサンプリングデジタイザを備えた
半導体集積回路試験装置に関する。

【０００２】

【従来の技術】この技術分野で良く知られているよう
に、サンプリングデジタイザは、図１に示すように、サ
ンプリングヘッド（通常、ダイオードブリッジを備えた
回路によって構成されている）又はサンプル・ホールド
回路１１と、クロック発生部１２と、信号波形を観測、
測定及び／又は解析する装置（以下、波形デジタイザと
称す）１３と、トリガ回路１４とを備え、サンプリング
ヘッド又はサンプル・ホールド回路１１に入力される高
速の繰り返し信号（波形）ＨＲＳを、後述する等価サン
プリング方法により、低速の繰り返し信号（波形）に変
換し、波形デジタイザ１３に取り込んでこの低速の繰り
返し信号の波形の観測、測定、解析等を行なうことによ
り、入力された高速の繰り返し信号ＨＲＳの波形の観
測、測定、解析等を行なうことができる装置である。な
お、以下においてはサンプリングヘッドを使用した場合
について説明するが、サンプル・ホールド回路を使用し
た場合にも同様の動作が行なわれることは言うまでもな
い。

【０００３】等価サンプリング方法とは、例えば図２Ａ
に示す周期Ｔの高速の繰り返し信号ＨＲＳがサンプリン
グヘッド１１に入力された場合、この高速の繰り返し信
号ＨＲＳの波形を特定のサンプル点（例えばａ点）から
一定の微小時間間隔Δｔ毎に順次にサンプリングするた
めには、この高速の繰り返し信号ＨＲＳよりもさらに高
速の周期Δｔのクロック信号を発生させなければなら
ず、例えば高速の繰り返し信号ＨＲＳの周波数が１ＧＨ
ｚのように高い場合等においては、これは不可能であ
る。このため、高速の繰り返し信号ＨＲＳの波形を、そ
の特定のサンプル点（例えばａ点）から、周期Ｔよりか
なり長い一定の周期ｎＴ毎に一定の微小時間間隔Δｔだ
け順次にサンプル点をずらして、サンプリングする。具
体的には、図２Ｂに示すように、クロック発生部１２か
ら（ｎＴ＋Δｔ）の一定のサンプリングレート（周期）
Ｔ１でクロック信号ＣＬＫ１を発生させ（従って、その
周波数は１／（ｎＴ＋Δｔ）となる）、サンプリングヘ
ッド１１に供給する。その結果、高速の繰り返し信号Ｈ
ＲＳに対するサンプルタイミングｔ１、ｔ２、ｔ３、・
・・は一定の微小時間Δｔだけ順次に遅れるから、高速
の繰り返し信号ＨＲＳの波形を特定のサンプル点（例え
ばａ点）から一定の微小時間間隔Δｔ毎に順次にサンプ
リングすることによって得られる波形データと実質的に
同じ波形データを取得することができる。

【０００４】サンプリングヘッド１１からは、図２Ｃに
示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・
・・に応じて振幅レベルが段階的に変化する波形データ
ａ、ｂ、ｃ、・・・に変換された低速のデータ信号ＯＵ
Ｔ１がサンプリングレートＴ１で発生される。これら波
形データａ、ｂ、ｃ、・・・を波形デジタイザ１３に取
り込み、一定の微小時間間隔Δｔで合成し、再現する
と、図２Ｄに示すように、サンプリングレートＴ１と高
速の繰り返し信号ＨＲＳの１周期Ｔ当りのサンプル数と
を乗算した周期Ｔ３を有する低速の繰り返し信号ＬＲＳ
１が得られる。この低速の繰り返し信号ＬＲＳ１の波形
は高速の繰り返し信号ＨＲＳの波形と実質的に同じにな
る。

【０００５】ここで、ｎは、高速の繰り返し信号ＨＲＳ
の周波数を、一定の微小時間Δｔを加算しない周期ｎＴ
のクロック信号の周波数（＝１／ｎＴ）で割算した値で
あり、正の整数である。従って、１／ｎＴは高速の繰り
返し信号ＨＲＳの波形を一定の周期ｎＴ毎に固定のサン
プル点（例えば波形の前縁の一定点）でサンプリングす
る際に使用されるクロック信号の周波数を表す。なお、
上記一定の微小時間間隔Δｔは、高速の繰り返し信号Ｈ
ＲＳの波形の隣り合う２つのサンプル点間の時間間隔と
等価であるため、この技術分野では等価サンプリング時
間と呼ばれている。本明細書においてもΔｔを等価サン
プリング時間と称す。

【０００６】なお、図２においては、等価サンプリング
方法の動作を容易に理解できるようにするため、高速の
繰り返し信号ＨＲＳの波形を拡大し、かつ等価サンプリ
ング時間Δｔを長くしている。このため、図ではｎ＝３
となり、サンプリングレートＴ１＝３Ｔ＋Δｔとなる
が、以下に述べるように、通常は高速の繰り返し信号Ｈ
ＲＳの周波数が周期ｎＴのクロック信号の周波数より非
常に高いので、ｎは相当に大きな値となる。具体的数値
を用いて説明すると、例えば高速の繰り返し信号ＨＲＳ
の周波数が１ＧＨｚ（従って、その周期Ｔは１ｎｓとな
る）であり、周期ｎＴのクロック信号の周波数が１ＭＨ
ｚである場合に、この高速の繰り返し信号ＨＲＳの１周
期Ｔ（１ｎｓ）当りのサンプル数を１００（高速の繰り
返し信号ＨＲＳの１周期Ｔから１００のデータを取得す
る）とすると、隣接する２つのサンプル点間の時間間隔
は１ｎｓ／１００＝１０ｐｓとなる。即ち、等価サンプ
リング時間Δｔは１０ｐｓとなる。よって、クロック発
生部１２からサンプリングレートＴ１＝１ｎｓ×（１Ｇ
Ｈｚ／１ＭＨｚ）＋１０ｐｓ＝１μｓ＋１０ｐｓでクロ
ック信号ＣＬＫ１を発生させ、サンプリングヘッド１１
に供給すると、サンプリングヘッド１１からは、サンプ
ルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レ
ベルが段階的に変化する波形データａ、ｂ、ｃ、・・・
がサンプリングレートＴ１＝１μｓ＋１０ｐｓで発生さ
れる。これら波形データを波形デジタイザ１３に取り込
み、取り込んだ波形データを等価サンプリング時間１０
ｐｓの時間間隔で合成し、再現すると、図２Ｄに示す
（１μｓ＋１０ｐｓ）×１００の周期Ｔ３を有する低速
の繰り返し信号ＬＲＳ１が得られる。

【０００７】トリガ回路１４は、観測、測定及び／又は
解析したい高速の繰り返し信号ＨＲＳの波形の開始点を
設定する機能を有する。具体的に説明すると、観測、測
定及び／又は解析すべき波形の開始点の情報、例えば位
置情報（レベル、向き等のデータ）をトリガ回路１４に
予め設定しておき、サンプリングヘッド１１からトリガ
回路１４に供給されるデータ信号ＯＵＴ１（波形データ
ａ、ｂ、ｃ、・・・）の位置情報がこの設定された位置
情報と合致すると、トリガ回路１４はトリガ信号ＴＲを
発生して波形デジタイザ１３に供給する。波形デジタイ
ザ１３は、トリガ信号が印加された時点から波形データ
の再取り込み動作を開始する。即ち、トリガ回路１４か
らトリガ信号ＴＲが発生された時点（以後、トリガ点と
称す）から高速の繰り返し信号ＨＲＳの波形の観測、測
定、解析等を再開する。

【０００８】ところで、高速の繰り返し信号のジッタを
測定する場合には、この繰り返し信号のジッタを測定し
たい点又は観測したい点（通常は信号波形の変化の激し
い部分、例えば信号波形の立ち上がりエッジの半値点近
傍の一定振幅点）を一定の周期でサンプリングする必要
がある。このような場合、従来は同期（インフェース）
サンプリングと呼ばれるサンプリング方法を上述した構
成のサンプリングデジタイザに適用して高速の繰り返し
信号の測定したい点又は観測したい点（以後、単にジッ
タ測定点と称す）におけるジッタを測定している。

【０００９】次に、図３を参照して同期サンプリング方
法について簡単に説明する。図３Ｂに示す高速の繰り返
し信号ＨＲＳがサンプリングヘッド１１に入力された場
合、この信号ＨＲＳのジッタ測定点、この例では信号波
形の立ち上がりエッジの半値点近傍の一定振幅点ｍをサ
ンプリングする図３Ｃに示すサンプリングレートＴ２の
クロック信号ＣＬＫ２をクロック発生部１２から発生さ
せる。このクロック信号ＣＬＫ２によってサンプリング
された図３Ａに示すジッタ測定点ｍの振幅値（例えば電
圧値）ＳＭＰＤを波形デジタイザ１３に取り込み、解析
することにより、高速信号ＨＲＳのジッタ測定点ｍにお
けるジッタが測定又は観測できる。換言すると、高速信
号ＨＲＳの波形の傾き（ΔＶ／Δｔ）により、ジッタ
（Δｔ）が同期サンプリングにより電圧（ΔＶ）に変換
される。

【００１０】図４は同期サンプリング方法が適用できる
サンプリングデジタイザの一例を示すブロック図であ
る。図示するように、クロック発生部１２からサンプリ
ングヘッド１１に至るクロック信号供給経路にタイミン
グ制御回路１５が挿入され、クロック発生部１２からサ
ンプリングヘッド１１に印加されるクロック信号ＣＬＫ
２のタイミングを、波形デジタイザ１３からレベル検出
器１６及びフィードバック回路１７を通じて入力される
制御信号に応じて制御するように構成されている。な
お、図４において、図１と対応する部分には同一符号を
付けて示し、必要のない限りそれらの説明を省略する。
また、図１に示したトリガ回路１４は図面を簡単化する
ために図４には示されていない。

【００１１】図４に示すサンプリングデジタイザのサン
プリングヘッド１１に図３Ｂに示す高速の繰り返し信号
ＨＲＳが入力された場合に、この高速の繰り返し信号Ｈ
ＲＳのジッタ測定点ｍを正しく同期サンプリングするた
めにはクロック発生部１２から発生されるクロック信号
ＣＬＫ２の印加タイミングをこのジッタ測定点ｍに合致
させる必要がある。このため、従来は図４に示すよう
に、波形デジタイザ１３に取り込まれた、クロック信号
ＣＬＫ２によってサンプリングされた高速信号ＨＲＳの
データ（振幅値）ＳＭＰＤをレベル検出器１６に供給
し、そのレベルをデジタル値として検出し、この検出レ
ベルに応じた制御信号を生成する。この制御信号をフィ
ードバック回路１７を通じてタイミング制御回路１５に
与えてクロック信号ＣＬＫ２のサンプリングヘッド１１
に対する印加タイミングを制御する（遅らせる又は進め
る）。この動作を繰り返すことによって、まず、高速の
繰り返し信号ＨＲＳの波形の立ち上がりエッジを検出す
る。その後、この検出した立ち上がりエッジのジッタ測
定点ｍを同様の動作の繰り返しによって検出し、クロッ
ク信号ＣＬＫ２の印加タイミングをこのジッタ測定点ｍ
に合致させていた。

【００１２】ところで、上述したサンプリングデジタイ
ザは、半導体集積回路（以後、ＩＣと称す）を試験する
半導体集積回路試験装置（ＩＣ試験装置）にも使用され
ている。例えば、被試験ＩＣに高速で試験パターン信号
を書き込み、この被試験ＩＣから高速で読み出される試
験パターン信号の波形を上記構成のサンプリングデジタ
イザで観測、測定及び／又は解析し、被試験ＩＣがどの
程度の早さの高速信号にまで確実に応答できるか否かを
試験する場合等に使用されている。周知のように、この
技術分野では、ＩＣは、論理回路部分（ロジック部分）
が主要であるものをロジックＩＣと呼び、メモリ部分が
主要であるものをメモリＩＣと呼んでいる。また、ロジ
ック部分とメモリ部分とが１つのチップに混在したＩＣ
はシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）
等と呼ばれている。従来から用いられている一般的なＩ
Ｃ試験装置（以後、ＩＣテスタと称す）の概略の構成を
図５に示す。例示のＩＣテスタはＩＣテスタ本体１００
とテストヘッド２００とによって構成されており、ＩＣ
テスタ本体１００は、この例では、制御器１０１と、タ
イミング発生器１０２と、パターン発生器１０３と、波
形フォーマッタ１０４と、ドライバ１０５と、コンパレ
ータ１０６と、論理比較器１０７と、不良解析メモリ１
０８と、電圧発生器１０９とを具備する。

【００１３】テストヘッド２００はＩＣテスタ本体１０
０とは別体に構成され、通常、その上部に所定個数のＩ
Ｃソケット（図示せず）が装着されている。また、テス
トヘッド２００の内部には、この技術分野でピンカード
と呼ばれているプリント基板が収納されており、通常、
ＩＣテスタ本体１００のドライバ１０５及びコンパレー
タ１０６を含む回路はこのピンカードに実装されてい
る。このピンカードは試験すべきＩＣ（被試験ＩＣ）３
００の各Ｉ／Ｏピン（入出力端子）毎に設けられてい
る。一般に、テストヘッド２００は、この技術分野でハ
ンドラと呼ばれているＩＣ搬送及び処理装置のテスト部
に取り付けられ、テストヘッド２００とＩＣテスタ本体
１００とはケーブル、光ファイバ等の信号伝送手段によ
って電気的に接続される。

【００１４】被試験ＩＣ３００はテストヘッド２００の
ＩＣソケットに装着され、このＩＣソケットを通じて、
ＩＣテスタ本体１００から被試験ＩＣ（一般にＤＵＴと
呼ばれる）３００にテストパターン信号が印加され、ま
た、被試験ＩＣ３００からの応答信号がＩＣテスタ本体
１００に供給され、被試験ＩＣ３００の試験、測定が行
われる。制御器１０１はコンピュータシステムによって
構成されており、ユーザ（プログラマ）が作成したテス
トプログラムが予め格納され、このテストプログラムに
従ってＩＣテスタ全体の制御を行う。制御器１０１は、
テスタバス１１１を通じてタイミング発生器１０２、パ
ターン発生器１０３、波形フォーマッタ１０４、論理比
較器１０７、不良解析メモリ１０８、電圧発生器１０９
等と接続されており、これらタイミング発生器１０２、
パターン発生器１０３、波形フォーマッタ１０４、論理
比較器１０７、不良解析メモリ１０８、電圧発生器１０
９等は端末として動作し、制御器１０１から出力される
制御命令に従って被試験ＩＣ３００の試験を実行する。

【００１５】被試験ＩＣ３００の試験、例えばファンク
ショナル試験は次のようにして行われる。パターン発生
器１０３には、試験開始前に、制御器１０１に格納され
ているテストプログラムに記述されたパターン発生順序
が予め格納され、パターン発生器１０３は、制御器１０
１からテスト開始命令が与えられると、この格納された
パターン発生順序に従って被試験ＩＣ３００に印加すべ
きテストパターンデータを出力する。このパターン発生
器１０３には、一般に、ＡＬＰＧ（Algorithmic Patter
n Generator）が用いられる。ＡＬＰＧとは、半導体デ
バイス（例えばＩＣ）に印加するテストパターンを、内
部の演算機能を持ったレジスタを用いて、演算により発
生するパターン発生器のことである。

【００１６】タイミング発生器１０２には、試験開始前
に、制御器１０１に格納されているテストプログラムに
記述されたテスト周期毎に出力するタイミングデータが
予め格納され、タイミング発生器１０２は、この格納さ
れたタイミングデータに従って、各テスト周期毎にクロ
ックパルスを出力する。このクロックパルスは、波形フ
ォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出
力するテストパターンデータと、タイミング発生器１０
２が出力するクロックパルスとに基づいて、論理波形の
立ち上がりのタイミング及び立ち下がりのタイミングを
規定し、Ｈ論理（論理“１”）及びＬ論理（論理
“０”）に変化する実波形を持つテストパターン信号を
生成し、ドライバ１０５を通じて被試験ＩＣ３００にこ
のテストパターン信号を印加する。

【００１７】ドライバ１０５は、波形フォーマッタ１０
４が出力するテストパターン信号の振幅を所望の振幅
（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、
即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッ
ド２００のＩＣソケットに印加し、被試験ＩＣ３００を
駆動する。コンパレータ１０６は被試験ＩＣ３００が出
力する応答信号の論理値が正規の電圧値を持つか否かを
判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ
以上の値を示すか、及びＬ論理の電圧が規定の電圧値Ｖ
ＯＬ以下の値を示すかを判定する。

【００１８】判定結果が良である場合にコンパレータ１
０６から出力される判定結果の出力信号は論理比較器１
０７に入力され、この論理比較器１０７においてパター
ン発生器１０３から与えられる期待値パターンデータと
比較され、被試験ＩＣ３００が正常な応答信号を出力し
たか否かが判定される。論理比較器１０７の比較結果は
不良解析メモリ１０８に取り込まれる。不良が発生した
場合には不良のテストパターンアドレスと、被試験ＩＣ
３００の不良ピンの出力論理データと、その時の期待値
パターンデータとが不良解析メモリ１０８に記憶され、
テスト終了後にＬＳＩの評価に利用される。

【００１９】電圧発生器１０９は、制御器１０１から送
られて来る設定値に応じて、ドライバ１０５に印加する
振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印
加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結
果、ドライバ１０５からは被試験ＩＣ３００の規格に合
致した振幅値を持つ駆動信号が発生され、また、コンパ
レータ１０６において被試験ＩＣ３００の応答信号が被
試験ＩＣ３００の規格に合致した電圧の論理値を有して
いるか否かを判定することができる。上述したサンプリ
ングデジタイザは上記テストヘッド２００の内部に収納
されたピンカードに実装されており、例えば被試験ＩＣ
３００から高速で読み出される応答信号の波形を観測、
測定及び／又は解析する。まず、被試験ＩＣ３００に高
速で試験パターン信号を書き込み、この被試験ＩＣの各
ピンから高速で読み出される試験パターン信号の波形を
上記構成のサンプリングデジタイザで観測、測定及び／
又は解析する。この波形の観測、測定、解析等により、
被試験ＩＣ３００が不良であるか否かが判定できる。こ
の試験により、例えば被試験ＩＣの動作速度をいくつか
のカテゴリに分類することができるし、また、被試験Ｉ
Ｃがどの程度の早さの高速信号にまで確実に応答できる
か否かを試験することもできる。例えば被試験ＩＣ３０
０のジッタを測定し、このジッタの測定値と予め設定さ
れた基準値とを比較し、ジッタの測定値が基準値よりも
大きい場合には、この被試験ＩＣ３００は不良であると
判定できる。

【００２０】

【発明が解決しようとする課題】上記したように、従来
は波形デジタイザに取り込まれたサンプリングデータの
レベルを検出し、この検出レベルに応じてクロック信号
の印加タイミングを制御して信号波形の所望の点にクロ
ック信号の印加タイミングを合致させる必要があるか
ら、高速繰り返し信号の信号波形の所望の点にクロック
信号のタイミングを合致させるまでに相当量のデータを
取り込む必要があり、タイミングの調整に長い時間を必
要とするという欠点があった。一例を挙げると、サンプ
リングクロックの周期が１μ秒である場合に、タイミン
グの調整に、通常は数百ミリ秒又はそれ以上の時間を必
要としていた。また、サンプリングデジタイザを備えた
ＩＣ試験装置においては、試験時間が長くなるという問
題が発生する。

【００２１】この発明の１つの目的は、クロック信号の
印加タイミングを信号波形の所望の点に合致させるのに
必要な前処理時間を短縮することができるサンプリング
デジタイザを提供することである。この発明の他の目的
は、短時間でクロック信号の印加タイミングを信号波形
のジッタ測定点に合致させることができるサンプリング
デジタイザを提供することである。この発明のさらに他
の目的は、半導体集積回路（ＩＣ）の試験時間を短縮さ
せ、かつ精度の高い試験を行うことができる半導体集積
回路試験装置を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の面においては、所定のサンプリン
グレートでクロック信号を発生するクロック発生手段
と、入力される高速の繰り返し信号を、上記クロック発
生手段から供給されるクロック信号によってサンプリン
グして低速のデータ信号に変換するサンプリング部と、
上記サンプリング部からのデータ信号が供給される信号
波形観測、測定又は解析装置と、上記サンプリング部か
らのデータ信号が一方の入力端子に供給され、他方の入
力端子に所定のスレッショルド値が供給されるコンパレ
ータと、上記クロック発生手段から上記サンプリング部
に至るクロック信号供給経路に挿入され、上記サンプリ
ング部に印加されるクロック信号のタイミングを制御す
るタイミング制御手段と、上記コンパレータからの出力
信号が供給され、この出力信号に対応するタイミング制
御信号を上記タイミング制御手段に与える処理回路とを
具備するサンプリングデジタイザが提供される。

【００２３】上記サンプリング部はサンプリングヘッド
によって構成されていても、サンプル・ホールド回路に
よって構成されていてもよい。好ましい一実施形態にお
いては、上記コンパレータは、入力されたデータ信号の
値が上記スレッショルド値よりも大きいことを表わすフ
ラグ又は上記スレッショルド値よりも小さいことを表わ
すフラグを発生して上記処理回路に供給する。また、上
記処理回路はバイナリ・サーチ処理回路であり、上記コ
ンパレータから供給されるフラグに応じて、上記クロッ
ク発生手段から発生されたクロック信号のタイミングを
微小時間だけ進める又は遅らせるタイミング制御信号を
上記タイミング制御手段に与える。

【００２４】また、上記信号波形観測、測定又は解析装
置は波形デジタイザによって構成されている。上記スレ
ッショルド値は、上記信号波形観測、測定又は解析装置
に取り込みたい高速の繰り返し信号の波形点の振幅に等
価の値に設定されている。なお、上記コンパレータとし
て、上記サンプリング部からのデータ信号が供給され、
このデータ信号が所定の値を有するときにトリガ信号を
発生するトリガ手段に使用されているコンパレータを流
用してもよい。

【００２５】また、上記信号波形観測、測定又は解析装
置としてオシロスコープのような波形観測装置を使用し
てもよい。この発明の第２の面においては、被試験半導
体集積回路に試験パターン信号を印加し、この被試験半
導体集積回路から読み出される応答信号を論理比較し、
比較結果に基づいて被試験半導体集積回路の良否を判定
する半導体集積回路試験装置において、上記第１の面に
記載されたサンプリングデジタイザを具備する半導体集
積回路試験装置が提供される。

【００２６】好ましい一実施形態においては、上記サン
プリングデジタイザは半導体集積回路試験装置のテスト
ヘッドに収納されるピンカードに実装される。上記構成
によれば、サンプリング部から信号波形観測、測定又は
解析装置に取り込んだサンプリングデータを使用するの
ではなく、サンプリング部から直接コンパレータに取り
込んだサンプリングデータを使用するので、信号波形観
測、測定又は解析装置に取り込みたい入力信号波形の所
望の点にクロック信号のタイミングを短時間で合致させ
ることができる。

【００２７】

【発明の実施の形態】まず、この発明によるサンプリン
グデジタイザの一実施形態について図６及び図７を参照
して詳細に説明する。なお、図６において、図４と対応
する部分には同一符号を付して示し、必要のない限りそ
れらの説明を省略する。図６はこの発明によるサンプリ
ングデジタイザの好ましい一実施形態を示すブロック図
であり、図４に示した従来のサンプリングデジタイザと
同様に、サンプリングヘッド１１と、クロック発生部１
２と、波形デジタイザ１３と、クロック発生部１２から
サンプリングヘッド１１に至るクロック信号供給経路に
挿入されたタイミング制御回路１５とを備えている。サ
ンプリングヘッド１１の代わりにサンプル・ホールド回
路が使用できることは言うまでもないことである。な
お、図１に示したトリガ回路１４は図面を簡単にするた
めに図６においても図示されていない。

【００２８】この実施形態においては、サンプリングヘ
ッド１１の出力端子にコンパレータ２１を接続し、サン
プリングヘッド１１から出力されるサンプリングデータ
ＳＭＰＤを波形デジタイザ１３だけでなく、コンパレー
タ２１の一方の入力端子にも供給する。このコンパレー
タ２１の他方の入力端子には所定のスレッショルド値
（例えば所定の電圧又は電流値）ＴＨＳが与えられてお
り、サンプリングヘッド１１から出力されるサンプリン
グデータＳＭＰＤがこのスレッショルド値ＴＨＳよりも
大きいか小さいかを検出する。コンパレータ２１の出力
端子はバイナリ・サーチ処理回路２２の入力端子に接続
され、このバイナリ・サーチ処理回路２２からの出力信
号はタイミング制御回路１５に供給され、クロック発生
部１２からサンプリングヘッド１１に印加されるクロッ
ク信号のタイミングを制御する。

【００２９】上記構成のサンプリングデジタイザは、サ
ンプリングヘッド１１に入力される例えば図２Ａに示す
ような高速の繰り返し信号ＨＲＳを、上述した等価サン
プリング方法により、図２Ｄに示すような低速の繰り返
し信号ＬＲＳ１に変換し、この低速の繰り返し信号を波
形デジタイザ１３に取り込んでその波形の観測、測定、
解析等を行なうことにより、サンプリングヘッド１１に
入力された高速の繰り返し信号ＨＲＳの波形の観測、測
定、解析等を行なうことができるものであることは図１
及び図２を参照して既に記載したので、ここではその詳
細な説明を省略する。

【００３０】この実施形態ではサンプリングデータＳＭ
ＰＤがスレッショルド値ＴＨＳよりも大きい場合にはそ
のことを示すフラグ（例えば論理「１」信号）がコンパ
レータ２１の出力端子からバイナリ・サーチ処理回路２
２に供給される。また、サンプリングデータＳＭＰＤが
スレッショルド値ＴＨＳよりも小さい場合にはそのこと
を示すフラグ（例えば論理「０」信号）がコンパレータ
２１の出力端子からバイナリ・サーチ処理回路２２に供
給される。コンパレータ２１の他方の入力端子に供給さ
れるスレッショルド値ＴＨＳは、高速繰り返し信号ＨＲ
Ｓの波形デジタイザ１３に取り込みたい波形点における
振幅値（電圧値又は電流値）と等価の値に設定される。
従って、サンプリングデータＳＭＰＤとスレッショルド
値ＴＨＳとが等しくなると、コンパレータ２１はフラグ
を出力しない。

【００３１】バイナリ・サーチ処理回路２２は、例えば
高速の繰り返し信号ＨＲＳの波形の立ち上がりエッジの
一定点の波形を波形デジタイザ１３に取り込む場合に
は、サンプリングデータＳＭＰＤがスレッショルド値Ｔ
ＨＳよりも大きいことを示すフラグ（以下、「１」フラ
グと称す）が入力されると、タイミング制御回路１５に
クロック信号の印加タイミングを、例えば５ｐｓ程度の
微小時間だけ遅らせる制御信号を供給し、また、サンプ
リングデータＳＭＰＤがスレッショルド値ＴＨＳよりも
小さいことを示すフラグ（以下、「０」フラグと称す）
が入力されると、タイミング制御回路１５にクロック信
号の印加タイミングを例えば５ｐｓ程度の微小時間だけ
進める制御信号を供給するように構成する。一方、高速
の繰り返し信号ＨＲＳの波形の立ち下がりエッジの一定
点の波形を波形デジタイザ１３に取り込む場合には、バ
イナリ・サーチ処理回路２２は「１」フラグが入力され
ると、タイミング制御回路１５にクロック信号の印加タ
イミングを微小時間（例えば５ｐｓ）だけ進める制御信
号を供給し、「０」フラグが入力されると、タイミング
制御回路１５にクロック信号の印加タイミングを微小時
間（例えば５ｐｓ）だけ遅らせる制御信号を供給するよ
うに構成する。

【００３２】なお、バイナリ・サーチ処理回路２２から
タイミング制御回路１５に与えられる制御信号は、高速
の繰り返し信号ＨＲＳの周波数及び振幅、クロック信号
ＣＬＫ２の周波数（周期）等に基づいて、クロック信号
の印加タイミングをどの程度の微小時間だけ進めるか又
は遅らせるかを予め設定する。この場合、この微小時間
は、クロック信号の印加タイミングを制御している際
に、コンパレータ２１から発生されるフラグが「１」か
ら「０」又は「０」から「１」へと反転することなしに
クロック信号ＣＬＫ２のタイミングをジッタ測定点ＳＰ
に合致させることができるように、その値を設定するこ
とが好ましい。即ち、クロック信号ＣＬＫ２のタイミン
グを複数回だけ進めるだけ（又は遅らせるだけ）でジッ
タ測定点ＳＰに合致させることができることが好ましい
（ジッタ測定点ＳＰを通り過ぎてから戻すような制御は
好ましくない）。

【００３３】上記構成のサンプリングデジタイザにおい
て、同期サンプリング方法を適用して高速の繰り返し信
号の波形の立ち上がりエッジの一定点（例えば半値点近
傍の一定点）におけるジッタを測定する場合について説
明する。図６に示すサンプリングデジタイザおいて、サ
ンプリングヘッド１１に図７Ａに示す高速の繰り返し信
号ＨＲＳが入力された場合、例えば、ジッタ測定点が図
７Ａに示すように高速の繰り返し信号ＨＲＳの波形の立
ち上がりエッジの半値点近傍の点ＳＰであるとすると、
タイミング制御回路１５を通じてサンプリングヘッド１
１に印加される周期Ｔ２のクロック信号ＣＬＫ２のタイ
ミングを、図７Ｂに示すようにジッタ測定点ＳＰに合致
させる必要がある。

【００３４】コンパレータ２１のスレッショルド値ＴＨ
Ｓはジッタ測定点ＳＰの振幅値と等価の値に設定される
から、クロック発生部１２から発生されるクロック信号
ＣＬＫ２の印加タイミングが、例えば図７Ｃに示すよう
にジッタ測定点ＳＰより時間的に前のｋ点であったとす
ると、コンパレータ２１に入力されるサンプリングデー
タＳＭＰＤの値はスレッショルド値ＴＨＳよりも小さ
い。よって、コンパレータ２１からは「０」フラグが発
生されてバイナリ・サーチ処理回路２２に供給されるか
ら、バイナリ・サーチ処理回路２２はタイミング制御回
路１５にクロック信号ＣＬＫ２の印加タイミングを例え
ば５ｐｓ程度の微小時間だけ進める制御信号を与える。

【００３５】コンパレータ２１から「０」フラグが発生
される間は上記したクロック信号ＣＬＫ２の印加タイミ
ングを進める制御を繰り返し、コンパレータ２１から
「０」フラグが発生されなくなった時点でクロック信号
ＣＬＫ２のタイミング制御動作を終了させる。これによ
ってクロック信号ＣＬＫ２の印加タイミングはジッタ測
定点ＳＰに合致することになる。これに対し、クロック
発生部１２から発生されるクロック信号ＣＬＫ２の印加
タイミングが、例えば図７Ｄに示すようにジッタ測定点
ＳＰより時間的に後のｐ点であったとすると、コンパレ
ータ２１に入力されるサンプリングデータＳＭＰＤの値
はスレッショルド値ＴＨＳよりも大きい。よって、コン
パレータ２１からは「１」フラグが発生されてバイナリ
・サーチ処理回路２２に供給されるから、バイナリ・サ
ーチ処理回路２２はタイミング制御回路１５にクロック
信号ＣＬＫ２の印加タイミングを例えば５ｐｓ程度の微
小時間だけ遅らせる制御信号を与える。

【００３６】コンパレータ２１から「１」フラグが発生
される間は上記したクロック信号ＣＬＫ２の印加タイミ
ングを遅らせる制御を繰り返し、コンパレータ２１から
「１」フラグが発生されなくなった時点でクロック信号
ＣＬＫ２のタイミング制御動作を終了させる。これによ
ってクロック信号ＣＬＫ２の印加タイミングはジッタ測
定点ＳＰに合致することになる。このように、上記実施
形態の構成によれば、サンプリングデータＳＭＰＤが直
接コンパレータ２１に与えられ、コンパレータ２１はサ
ンプリングデータが所定のスレッショルド値より大きい
か小さいかを検出するだけであり、一方、バイナリ・サ
ーチ処理回路２２はコンパレータ２１からのフラグに応
じてクロック信号の印加タイミングをジッタ測定点ＳＰ
に接近するように制御するだけであるから、非常に短時
間でクロック信号ＣＬＫ２の印加タイミングをジッタ測
定点ＳＰに合致させることができる。本発明者の実験に
よれば、１０個程度のサンプリングデータをコンパレー
タ２１に供給するだけでクロック信号ＣＬＫ２のタイミ
ングを高速の繰り返し信号ＨＲＳのジッタ測定点ＳＰに
合致させることができた。従って、クロック信号ＣＬＫ
２の周期が１μ秒である場合には１０μ秒という非常に
短い時間でクロック信号ＣＬＫ２のタイミングを高速の
繰り返し信号ＨＲＳのジッタ測定点ＳＰに合致させるこ
とができる。

【００３７】かくして、ＩＣのジッタ試験や安定性試験
において、同期サンプリング方法を適用して高速の繰り
返し信号を波形デジタイザに取り込む場合に必要な、ク
ロック信号の印加タイミングを信号波形の目的とするサ
ンプル点に合致させるための前処理時間を大幅に短縮す
ることができる。なお、バイナリ・サーチ処理回路２２
から発生される制御信号によって初めはやや粗いクロッ
ク信号のタイミング制御を行ない、コンパレータ２１か
ら発生されるフラグが「１」から「０」又は「０」から
「１」へと反転したら、微細なクロック信号のタイミン
グ制御を行なうようにしてもよい。

【００３８】上記実施形態ではサンプリングデータが所
定のスレッショルド値より大きいか小さいかを表わすフ
ラグを発生するコンパレータ２１を別個に設けたが、通
常、図１に示したように、サンプリングデジタイザには
トリガ回路１４が設けられている。このトリガ回路１４
にはコンパレータが使用されているので、上記実施形態
のようにコンパレータ２１を別個に設けないでトリガ回
路１４のコンパレータを上述したフラグの発生に流用し
てもよい。この場合には部品点数が１つ減少する。

【００３９】上記構成のサンプリングデジタイザを図５
に示したＩＣテスタのテストヘッド２００内に収納され
るピンカードに実装すれば、被試験ＩＣ３００に高速で
試験パターン信号を書き込み、この被試験ＩＣの各ピン
から高速で読み出される試験パターン信号の波形をこの
サンプリングデジタイザで高精度に観測、測定及び／又
は解析することができる。例えば、被試験ＩＣの各ピン
から高速で読み出される試験パターン信号のジッタを高
精度に測定することができる。このジッタの測定値と予
め設定された基準値とを比較することにより、被試験Ｉ
Ｃの良否を正しく判定することができるから、例えば被
試験ＩＣの動作速度をいくつかのカテゴリに分類する試
験や、被試験ＩＣがどの程度の早さの高速信号にまで確
実に応答できるか否かの試験等を実行することができ、
有用なＩＣ試験装置を提供することができる。その上、
試験時間を短縮することもできる。

【００４０】なお、上記実施形態では信号波形を観測、
測定及び／又は解析する装置として波形デジタイザを使
用したが、オシロスコープのような波形観測装置や波形
デジタイザと同様の機能を有する装置を使用してもよい
ことは言うまでもない。また、タイミング制御回路１５
にタイミング制御信号を供給する処理回路としてバイナ
リ・サーチ処理回路を使用したが、同等のタイミング制
御信号を発生できる他の処理回路を使用してもよいこと
は言うまでもない。以上、この発明を図示した好ましい
実施形態について記載したが、この発明の精神及び範囲
から逸脱することなしに、上述した実施形態に関して種
々の変形、変更及び改良がなし得ることはこの分野の技
術者には明らかであろう。従って、この発明は例示の実
施形態に限定されるものではなく、添付の特許請求の範
囲によって定められるこの発明の範囲内に入る全てのそ
のような変形、変更及び改良をも包含するものである。

【００４１】

【発明の効果】以上の説明で明白なように、この発明に
よれば、サンプリングヘッドから信号波形を観測、測定
及び／又は解析する装置に取り込んだサンプリングデー
タを使用するのではなく、サンプリングヘッドから直接
コンパレータに取り込んだサンプリングデータを使用す
るので、信号波形を観測、測定及び／又は解析する装置
に取り込みたい入力信号波形の所望の点にクロック信号
のタイミングを短時間で合致させることができる。従っ
て、サンプリングデジタイザの使用効率が向上するとい
う利点がある。

【００４２】さらに、この発明によるサンプリングデジ
タイザをＩＣテスタのテストヘッド内に収納されるピン
カードに実装すれば、被試験ＩＣの各ピンから高速で読
み出される試験パターン信号の波形を高精度に観測、測
定及び／又は解析することができるだけでなく、被試験
ＩＣの各ピンから高速で読み出される試験パターン信号
のジッタを高精度に測定することもできる。従って、被
試験ＩＣの動作速度をいくつかのカテゴリに分類する試
験や、被試験ＩＣがどの程度の早さの高速信号にまで確
実に応答できるか否かの試験等が実行でき、有用なＩＣ
試験装置を提供することができる。その上、試験時間を
短縮することもできる。

【図面の簡単な説明】

【図１】従来のサンプリングデジタイザの一例の構成を
示すブロック図である。

【図２】図１に示したサンプリングデジタイザに適用さ
れる等価サンプリング方法を説明するためのタイミング
図である。

【図３】図１に示したサンプリングデジタイザに適用さ
れる同期サンプリング方法を説明するタイミングチャー
トである。

【図４】同期サンプリング方法が適用できる従来のサン
プリングデジタイザの一例の構成を示すブロック図であ
る。

【図５】従来のＩＣ試験装置の一例を示すブロック図で
ある。

【図６】この発明によるサンプリングデジタイザの好ま
しい一実施形態の構成を示すブロック図である。

【図７】図５に示したサンプリングデジタイザの動作を
説明するためのタイミング図である。

【符号の説明】

１１：サンプリングヘッド １２：クロック発生部 １３：波形デジタイザ １４：トリガ回路 １５：タイミング制御回路 ２１：コンパレータ ２２：バイナリ・サーチ処理回路 １００：ＩＣテスタ本体 ２００：テストヘッド

Claims (11)

【特許請求の範囲】
1. 【請求項１】 所定のサンプリングレートでクロック信
   号を発生するクロック発生手段と、 入力される高速の繰り返し信号を、上記クロック発生手
   段から供給されるクロック信号によってサンプリングし
   て低速のデータ信号に変換するサンプリング部と、 上記サンプリング部からのデータ信号が供給される信号
   波形観測、測定又は解析装置と、 上記サンプリング部からのデータ信号が一方の入力端子
   に供給され、他方の入力端子に所定のスレッショルド値
   が供給されるコンパレータと、 上記クロック発生手段から上記サンプリング部に至るク
   ロック信号供給経路に挿入され、上記サンプリング部に
   印加されるクロック信号のタイミングを制御するタイミ
   ング制御手段と、 上記コンパレータからの出力信号が供給され、この出力
   信号に対応するタイミング制御信号を上記タイミング制
   御手段に与える処理回路とを具備することを特徴とする
   サンプリングデジタイザ。
2. 【請求項２】 上記サンプリング部はサンプリングヘッ
   ドによって構成されていることを特徴とする請求項１に
   記載のサンプリングデジタイザ。
3. 【請求項３】 上記サンプリング部はサンプル・ホール
   ド回路によって構成されていることを特徴とする請求項
   １に記載のサンプリングデジタイザ。
4. 【請求項４】 上記コンパレータは、入力されたデータ
   信号の値が上記スレッショルド値よりも大きいことを表
   わすフラグ又は上記スレッショルド値よりも小さいこと
   を表わすフラグを発生して上記バイナリ・サーチ処理回
   路に供給することを特徴とする請求項１に記載のサンプ
   リングデジタイザ。
5. 【請求項５】 上記処理回路はバイナリ・サーチ処理回
   路であり、上記コンパレータから供給されるフラグに応
   じて、上記クロック発生手段から発生されたクロック信
   号のタイミングを微小時間だけ進める又は遅らせるタイ
   ミング制御信号を上記タイミング制御手段に与えること
   を特徴とする請求項４に記載のサンプリングデジタイ
   ザ。
6. 【請求項６】 上記スレッショルド値は、上記信号波形
   観測、測定又は解析装置に取り込みたい高速の繰り返し
   信号の波形点の振幅に等価の値に設定されていることを
   特徴とする請求項１乃至５のいずれか１つに記載のサン
   プリングデジタイザ。
7. 【請求項７】 上記コンパレータとして、上記サンプリ
   ング部からのデータ信号が供給され、このデータ信号が
   所定の値を有するときにトリガ信号を発生するトリガ手
   段に使用されているコンパレータを流用することを特徴
   とする請求項１に記載のサンプリングデジタイザ。
8. 【請求項８】 上記信号波形観測、測定又は解析装置は
   波形デジタイザによって構成されていることを特徴とす
   る請求項１に記載のサンプリングデジタイザ。
9. 【請求項９】 上記信号波形観測、測定又は解析装置は
   オシロスコープによって構成されていることを特徴とす
   る請求項１に記載のサンプリングデジタイザ。
10. 【請求項１０】 被試験半導体集積回路に試験パターン
    信号を印加し、この被試験半導体集積回路から読み出さ
    れる応答信号を論理比較し、比較結果に基づいて被試験
    半導体集積回路の良否を判定する半導体集積回路試験装
    置において、上記請求項１乃至９のいずれか１つに記載
    のサンプリングデジタイザを具備することを特徴とする
    半導体集積回路試験装置。
11. 【請求項１１】 上記サンプリングデジタイザは半導体
    集積回路試験装置のテストヘッドに収納されるピンカー
    ドに実装されていることを特徴とする請求項１０に記載
    の半導体集積回路試験装置。