JP2002189036A - サンプリングデジタイザ及びこのサンプリングデジタイザを備えた半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ジッタ成分を増大させることなくクロック信
号の印加タイミングを制御することができるサンプリン
グデジタイザを提供する。 【解決手段】 サンプリングヘッド１１と、クロック発
生部１２と、波形デジタイザ１３とを具備するサンプリ
ングデジタイザにおいて、クロック発生部からサンプリ
ングヘッドに至るクロック信号供給経路にＰＬＬを備え
たタイミングシフト回路２１を挿入する。波形デジタイ
ザからＰＬＬにデジタルのタイミング制御信号を供給
し、クロック発生部からＰＬＬに供給されるクロック信
号の位相を、このタイミング制御信号に応じてシフト
し、ＰＬＬから、入力された高速の繰り返し信号の所望
の波形点に合致するタイミングでクロック信号を出力さ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般には、この
技術分野で「サンプリングデジタイザ」と呼ばれてい
る、高速の繰り返し信号の波形を低速の繰り返し信号の
波形に変換して観測、測定、解析等を行なう装置（以
下、サンプリングデジタイザと称す）に関し、詳しく言
うと、ジッタ成分を増大させることなく高速の繰り返し
信号をサンプリングすることができるサンプリングデジ
タイザ、及びこのサンプリングデジタイザを備えた半導
体集積回路試験装置に関する。

【０００２】

【従来の技術】この技術分野で良く知られているよう
に、サンプリングデジタイザは、図１に示すように、サ
ンプリングヘッド（通常、ダイオードブリッジを備えた
回路によって構成されている）又はサンプル・ホールド
回路１１と、クロック発生部１２と、信号波形を観測、
測定及び／又は解析する装置（以下、波形デジタイザと
称す）１３と、トリガ回路１４とを備え、サンプリング
ヘッド又はサンプル・ホールド回路１１に入力される高
速の繰り返し信号（波形）ＨＲＳを、後述する等価サン
プリング方法により、低速の繰り返し信号（波形）に変
換し、波形デジタイザ１３に取り込んでこの低速の繰り
返し信号の波形の観測、測定、解析等を行なうことによ
り、入力された高速の繰り返し信号ＨＲＳの波形の観
測、測定、解析等を行なうことができる装置である。な
お、以下においてはサンプリングヘッドを使用した場合
について説明するが、サンプル・ホールド回路を使用し
た場合にも同様の動作が行なわれることは言うまでもな
い。

【０００３】等価サンプリング方法とは、例えば図２Ａ
に示す周期Ｔの高速の繰り返し信号ＨＲＳがサンプリン
グヘッド１１に入力された場合、この高速の繰り返し信
号ＨＲＳの波形を特定のサンプル点（例えばａ点）から
一定の微小時間間隔Δｔ毎に順次にサンプリングするた
めには、この高速の繰り返し信号ＨＲＳよりもさらに高
速の周期Δｔのクロック信号を発生させなければなら
ず、例えば高速の繰り返し信号ＨＲＳの周波数が１ＧＨ
ｚのように高い場合等においては、これは不可能であ
る。このため、高速の繰り返し信号ＨＲＳの波形を、そ
の特定のサンプル点（例えばａ点）から、周期Ｔよりか
なり長い一定の周期ｎＴ毎に一定の微小時間間隔Δｔだ
け順次にサンプル点をずらして、サンプリングする。具
体的には、図２Ｂに示すように、クロック発生部１２か
ら（ｎＴ＋Δｔ）の一定のサンプリングレート（周期）
Ｔ１でクロック信号ＣＬＫ１を発生させ（従って、その
周波数は１／（ｎＴ＋Δｔ）となる）、サンプリングヘ
ッド１１に供給する。その結果、高速の繰り返し信号Ｈ
ＲＳに対するサンプルタイミングｔ１、ｔ２、ｔ３、・
・・は一定の微小時間Δｔだけ順次に遅れるから、高速
の繰り返し信号ＨＲＳの波形を特定のサンプル点（例え
ばａ点）から一定の微小時間間隔Δｔ毎に順次にサンプ
リングすることによって得られる波形データと実質的に
同じ波形データを取得することができる。

【０００４】サンプリングヘッド１１からは、図２Ｃに
示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・
・・に応じて振幅レベルが段階的に変化する波形データ
ａ、ｂ、ｃ、・・・に変換された低速のデータ信号ＳＭ
ＰＤがサンプリングレートＴ１で発生される。これら波
形データａ、ｂ、ｃ、・・・を波形デジタイザ１３に取
り込み、一定の微小時間間隔Δｔで合成し、再現する
と、図２Ｄに示すように、サンプリングレートＴ１と高
速の繰り返し信号ＨＲＳの１周期Ｔ当りのサンプル数と
を乗算した周期Ｔ３を有する低速の繰り返し信号ＬＲＳ
１が得られる。この低速の繰り返し信号ＬＲＳ１の波形
は高速の繰り返し信号ＨＲＳの波形と実質的に同じにな
る。

【０００５】ここで、ｎは、高速の繰り返し信号ＨＲＳ
の周波数を、一定の微小時間Δｔを加算しない周期ｎＴ
のクロック信号の周波数（＝１／ｎＴ）で割算した値で
あり、正の整数である。従って、１／ｎＴは高速の繰り
返し信号ＨＲＳの波形を一定の周期ｎＴ毎に固定のサン
プル点（例えば波形の前縁の一定振幅点）でサンプリン
グする際に使用されるクロック信号の周波数を表す。な
お、上記一定の微小時間間隔Δｔは、高速の繰り返し信
号ＨＲＳの波形の隣り合う２つのサンプル点間の時間間
隔と等価であるため、この技術分野では等価サンプリン
グ時間と呼ばれている。本明細書においてもΔｔを等価
サンプリング時間と称す。

【０００６】なお、図２においては、等価サンプリング
方法の動作を容易に理解できるようにするため、高速の
繰り返し信号ＨＲＳの波形を拡大し、かつ等価サンプリ
ング時間Δｔを長くしている。このため、図ではｎ＝３
となり、サンプリングレートＴ１＝３Ｔ＋Δｔとなる
が、以下に述べるように、通常は高速の繰り返し信号Ｈ
ＲＳの周波数が周期ｎＴのクロック信号の周波数より非
常に高いので、ｎは相当に大きな値となる。具体的数値
を用いて説明すると、例えば高速の繰り返し信号ＨＲＳ
の周波数が１ＧＨｚ（従って、その周期Ｔは１ｎｓとな
る）であり、周期ｎＴのクロック信号の周波数が１ＭＨ
ｚである場合に、この高速の繰り返し信号ＨＲＳの１周
期Ｔ（１ｎｓ）当りのサンプル数を１００（高速の繰り
返し信号ＨＲＳの１周期Ｔから１００のデータを取得す
る）とすると、隣接する２つのサンプル点間の時間間隔
は１ｎｓ／１００＝１０ｐｓとなる。即ち、等価サンプ
リング時間Δｔは１０ｐｓとなる。よって、クロック発
生部１２からサンプリングレートＴ１＝１ｎｓ×（１Ｇ
Ｈｚ／１ＭＨｚ）＋１０ｐｓ＝１μｓ＋１０ｐｓでクロ
ック信号ＣＬＫ１を発生させ、サンプリングヘッド１１
に供給すると、サンプリングヘッド１１からは、サンプ
ルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レ
ベルが段階的に変化する波形データａ、ｂ、ｃ、・・・
がサンプリングレートＴ１＝１μｓ＋１０ｐｓで発生さ
れる。これら波形データを波形デジタイザ１３に取り込
み、取り込んだ波形データを等価サンプリング時間１０
ｐｓの時間間隔で合成し、再現すると、図２Ｄに示す
（１μｓ＋１０ｐｓ）×１００の周期Ｔ３を有する低速
の繰り返し信号ＬＲＳ１が得られる。

【０００７】トリガ回路１４は、観測、測定及び／又は
解析したい高速の繰り返し信号ＨＲＳの波形の開始点を
設定する機能を有する。具体的に説明すると、観測、測
定及び／又は解析すべき波形の開始点の情報、例えば位
置情報（レベル、向き等のデータ）をトリガ回路１４に
予め設定しておき、サンプリングヘッド１１からトリガ
回路１４に供給されるデータ信号ＳＭＰＤ（波形データ
ａ、ｂ、ｃ、・・・）の位置情報がこの設定された位置
情報と合致すると、トリガ回路１４はトリガ信号ＴＲを
発生して波形デジタイザ１３に供給する。波形デジタイ
ザ１３は、トリガ信号が印加された時点から波形データ
の再取り込み動作を開始する。即ち、トリガ回路１４か
らトリガ信号ＴＲが発生された時点（以後、トリガ点と
称す）から高速の繰り返し信号ＨＲＳの波形の観測、測
定、解析等を再開する。

【０００８】ところで、高速の繰り返し信号のジッタを
測定する場合には、この繰り返し信号のジッタを測定し
たい点又は観測したい点（通常は信号波形の変化の激し
い部分、例えば信号波形の立ち上がりエッジの半値点近
傍の一定振幅点）を一定の周期でサンプリングする必要
がある。このような場合、従来は同期（インフェース）
サンプリングと呼ばれるサンプリング方法をサンプリン
グデジタイザに適用して高速の繰り返し信号の測定した
い点又は観測したい点（以後、単にジッタ測定点と称
す）におけるジッタを測定している。

【０００９】次に、図３を参照して同期サンプリング方
法について簡単に説明する。図３Ｂに示す高速の繰り返
し信号ＨＲＳがサンプリングヘッド１１に入力された場
合、この信号ＨＲＳのジッタ測定点、この例では信号波
形の立ち上がりエッジの半値点近傍の一定振幅点ｍをサ
ンプリングする図３Ｃに示すサンプリングレートＴ２の
クロック信号ＣＬＫ２をクロック発生部１２から発生さ
せる。このクロック信号ＣＬＫ２によってサンプリング
された図３Ａに示すジッタ測定点ｍの振幅値（例えば電
圧値）ＳＭＰＤを波形デジタイザ１３に取り込み、解析
することにより、高速信号ＨＲＳのジッタ測定点ｍにお
けるジッタを観測、測定及び／又は解析できる。換言す
ると、高速の繰り返し信号ＨＲＳの波形の傾き（ΔＶ／
Δｔ）により、ジッタ（Δｔ）が同期サンプリングによ
り電圧（ΔＶ）に変換される。

【００１０】図４は同期サンプリング方法が適用できる
従来のサンプリングデジタイザの一例を示すブロック図
である。図示するように、クロック発生部１２からサン
プリングヘッド１１に至るクロック信号供給経路に遅延
回路より構成されたタイミング制御回路１５が挿入さ
れ、クロック発生部１２からサンプリングヘッド１１に
印加されるクロック信号ＣＬＫ２のタイミングを、波形
デジタイザ１３からフィードバック回路１６を通じて入
力されるデジタルの制御信号ＣＯＮに応じて制御するよ
うに構成されている。なお、図４において、図１と対応
する部分には同一符号を付けて示し、必要のない限りそ
れらの説明を省略する。また、図１に示したトリガ回路
１４は図面を簡単化するために図４には示されていな
い。

【００１１】図４に示すサンプリングデジタイザのサン
プリングヘッド１１に図３Ｂに示す高速の繰り返し信号
ＨＲＳが入力された場合に、この高速の繰り返し信号Ｈ
ＲＳのジッタ測定点ｍを正しく同期サンプリングするた
めにはクロック発生部１２から発生されるクロック信号
ＣＬＫ２の印加タイミングをこのジッタ測定点ｍに合致
させる必要がある。このため、従来は、図４に示すよう
に、クロック信号ＣＬＫ２によってサンプリングされた
高速の繰り返し信号ＨＲＳのデータ信号（振幅値）ＳＭ
ＰＤを波形デジタイザ１３に取り込んでそのレベルをデ
ジタル値として検出し、この検出レベルに応じたデジタ
ル制御信号ＣＯＮをフィードバック回路１６を通じてタ
イミング制御回路１５に与え、クロック信号ＣＬＫ２の
サンプリングヘッド１１に対する印加タイミングを制御
する（遅らせる又は進める）。この動作を繰り返すこと
によって、まず、高速の繰り返し信号ＨＲＳの波形の立
ち上がりエッジを検出する。その後、この検出した立ち
上がりエッジのジッタ測定点ｍを同様の動作の繰り返し
によって検出し、クロック信号ＣＬＫ２の印加タイミン
グをこのジッタ測定点ｍに合致させていた。

【００１２】ところで、上述したサンプリングデジタイ
ザは、半導体集積回路（以後、ＩＣと称す）を試験する
半導体集積回路試験装置（ＩＣ試験装置）にも使用され
ている。例えば、被試験ＩＣに高速で試験パターン信号
を書き込み、この被試験ＩＣから高速で読み出される試
験パターン信号の波形を上記構成のサンプリングデジタ
イザで観測、測定及び／又は解析し、被試験ＩＣがどの
程度の早さの高速信号にまで確実に応答できるか否かを
試験する場合等に使用されている。周知のように、この
技術分野では、ＩＣは、論理回路部分（ロジック部分）
が主要であるものをロジックＩＣと呼び、メモリ部分が
主要であるものをメモリＩＣと呼んでいる。また、ロジ
ック部分とメモリ部分とが１つのチップに混在したＩＣ
はシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）
等と呼ばれている。従来から用いられている一般的なＩ
Ｃ試験装置（以後、ＩＣテスタと称す）の概略の構成を
図５に示す。例示のＩＣテスタはＩＣテスタ本体１００
とテストヘッド２００とによって構成されており、ＩＣ
テスタ本体１００は、この例では、制御器１０１と、タ
イミング発生器１０２と、パターン発生器１０３と、波
形フォーマッタ１０４と、ドライバ１０５と、コンパレ
ータ１０６と、論理比較器１０７と、不良解析メモリ１
０８と、電圧発生器１０９とを具備する。

【００１３】テストヘッド２００はＩＣテスタ本体１０
０とは別体に構成され、通常、その上部に所定個数のＩ
Ｃソケット（図示せず）が装着されている。また、テス
トヘッド２００の内部には、この技術分野でピンカード
と呼ばれているプリント基板が収納されており、通常、
ＩＣテスタ本体１００のドライバ１０５及びコンパレー
タ１０６を含む回路はこのピンカードに実装されてい
る。このピンカードは試験すべきＩＣ（被試験ＩＣ）３
００の各Ｉ／Ｏピン（入出力端子）毎に設けられてい
る。一般に、テストヘッド２００は、この技術分野でハ
ンドラと呼ばれているＩＣ搬送及び処理装置のテスト部
に取り付けられ、テストヘッド２００とＩＣテスタ本体
１００とはケーブル、光ファイバ等の信号伝送手段によ
って電気的に接続される。

【００１４】被試験ＩＣ３００はテストヘッド２００の
ＩＣソケットに装着され、このＩＣソケットを通じて、
ＩＣテスタ本体１００から被試験ＩＣ（一般にＤＵＴと
呼ばれる）３００にテストパターン信号が印加され、ま
た、被試験ＩＣ３００からの応答信号がＩＣテスタ本体
１００に供給され、被試験ＩＣ３００の試験、測定が行
われる。制御器１０１はコンピュータシステムによって
構成されており、ユーザ（プログラマ）が作成したテス
トプログラムが予め格納され、このテストプログラムに
従ってＩＣテスタ全体の制御を行う。制御器１０１は、
テスタバス１１１を通じてタイミング発生器１０２、パ
ターン発生器１０３、波形フォーマッタ１０４、論理比
較器１０７、不良解析メモリ１０８、電圧発生器１０９
等と接続されており、これらタイミング発生器１０２、
パターン発生器１０３、波形フォーマッタ１０４、論理
比較器１０７、不良解析メモリ１０８、電圧発生器１０
９等は端末として動作し、制御器１０１から出力される
制御命令に従って被試験ＩＣ３００の試験を実行する。

【００１５】被試験ＩＣ３００の試験、例えばファンク
ショナル試験は次のようにして行われる。パターン発生
器１０３には、試験開始前に、制御器１０１に格納され
ているテストプログラムに記述されたパターン発生順序
が予め格納され、パターン発生器１０３は、制御器１０
１からテスト開始命令が与えられると、この格納された
パターン発生順序に従って被試験ＩＣ３００に印加すべ
きテストパターンデータを出力する。このパターン発生
器１０３には、一般に、ＡＬＰＧ（Algorithmic Patter
n Generator）が用いられる。ＡＬＰＧとは、半導体デ
バイス（例えばＩＣ）に印加するテストパターンを、内
部の演算機能を持ったレジスタを用いて、演算により発
生するパターン発生器のことである。

【００１６】タイミング発生器１０２には、試験開始前
に、制御器１０１に格納されているテストプログラムに
記述されたテスト周期毎に出力するタイミングデータが
予め格納され、タイミング発生器１０２は、この格納さ
れたタイミングデータに従って、各テスト周期毎にクロ
ックパルスを出力する。このクロックパルスは、波形フ
ォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出
力するテストパターンデータと、タイミング発生器１０
２が出力するクロックパルスとに基づいて、論理波形の
立ち上がりのタイミング及び立ち下がりのタイミングを
規定し、Ｈ論理（論理“１”）及びＬ論理（論理
“０”）に変化する実波形を持つテストパターン信号を
生成し、ドライバ１０５を通じて被試験ＩＣ３００にこ
のテストパターン信号を印加する。

【００１７】ドライバ１０５は、波形フォーマッタ１０
４が出力するテストパターン信号の振幅を所望の振幅
（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、
即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッ
ド２００のＩＣソケットに印加し、被試験ＩＣ３００を
駆動する。コンパレータ１０６は被試験ＩＣ３００が出
力する応答信号の論理値が正規の電圧値を持つか否かを
判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ
以上の値を示すか、及びＬ論理の電圧が規定の電圧値Ｖ
ＯＬ以下の値を示すかを判定する。

【００１８】判定結果が良である場合にコンパレータ１
０６から出力される判定結果の出力信号は論理比較器１
０７に入力され、この論理比較器１０７においてパター
ン発生器１０３から与えられる期待値パターンデータと
比較され、被試験ＩＣ３００が正常な応答信号を出力し
たか否かが判定される。論理比較器１０７の比較結果は
不良解析メモリ１０８に取り込まれる。不良が発生した
場合には不良のテストパターンアドレスと、被試験ＩＣ
３００の不良ピンの出力論理データと、その時の期待値
パターンデータとが不良解析メモリ１０８に記憶され、
テスト終了後にＬＳＩの評価に利用される。

【００１９】電圧発生器１０９は、制御器１０１から送
られて来る設定値に応じて、ドライバ１０５に印加する
振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印
加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結
果、ドライバ１０５からは被試験ＩＣ３００の規格に合
致した振幅値を持つ駆動信号が発生され、また、コンパ
レータ１０６において被試験ＩＣ３００の応答信号が被
試験ＩＣ３００の規格に合致した電圧の論理値を有して
いるか否かを判定することができる。上述した図４に示
したサンプリングデジタイザは上記テストヘッド２００
の内部に収納されたピンカードに実装されており、被試
験ＩＣ３００から高速で読み出される応答信号のジッタ
を測定する。まず、被試験ＩＣ３００に高速で試験パタ
ーン信号を書き込み、この被試験ＩＣの各ピンから高速
で読み出される試験パターン信号のジッタを上記構成の
サンプリングデジタイザで測定する。このジッタの測定
値と予め設定された基準値とを比較し、ジッタの測定値
が基準値よりも大きい場合には、この被試験ＩＣ３００
は不良であると判定される。この試験により被試験ＩＣ
の動作速度をいくつかのカテゴリに分類することができ
るし、また、被試験ＩＣがどの程度の早さの高速信号に
まで確実に応答できるか否かを試験することもできる。

【００２０】

【発明が解決しようとする課題】上記したように、従来
はクロック発生部からサンプリングヘッドに至るクロッ
ク信号供給経路にタイミング制御回路を挿入し、サンプ
リングヘッドに印加されるクロック信号のタイミング
を、波形デジタイザからフィードバック回路を通じてこ
のタイミング制御回路に入力される制御信号に応じて制
御していた。このタイミング制御回路は通常の遅延回路
より構成されており、ジッタ発生の原因となるため、ク
ロック信号のジッタ成分が増大するという問題があっ
た。また、遅延量を大きくするとジッタが増加する傾向
があるため、大きな遅延量の設定は困難であった。この
ため、測定精度が低下すると共に、タイミングの調整に
かなりの時間を必要とするという欠点があった。

【００２１】一方、このようなサンプリングデジタイザ
を備えたＩＣ試験装置においては、同じく測定精度が低
下すると共に、試験時間が長くなるという問題が発生す
る。この発明の１つの目的は、ジッタ成分を増大させる
ことなくクロック信号の印加タイミングを制御すること
ができるサンプリングデジタイザを提供することであ
る。この発明の他の目的は、半導体集積回路（ＩＣ）の
試験時間を短縮させ、かつ精度の高い試験を行うことが
できる半導体集積回路試験装置を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の面においては、所定のサンプリン
グレートでクロック信号を発生するクロック発生手段
と、入力される高速の繰り返し信号を、上記クロック発
生手段から供給されるクロック信号によってサンプリン
グして低速のデータ信号に変換するサンプリング部と、
上記サンプリング部から出力される低速のデータ信号が
供給される信号波形観測、測定又は解析装置と、上記ク
ロック発生手段から上記サンプリング部に至るクロック
信号供給経路に挿入され、上記サンプリング部に印加さ
れるクロック信号のタイミングを制御するフェーズロッ
クループを備えたタイミングシフト手段とを具備するサ
ンプリングデジタイザが提供される。

【００２３】上記サンプリング部はサンプリングヘッド
によって構成されていても、サンプル・ホールド回路に
よって構成されていてもよい。好ましい一実施形態にお
いては、上記タイミングシフト手段のフェーズロックル
ープは、上記クロック発生手段から供給されるクロック
信号の位相を、上記信号波形観測、測定又は解析装置か
ら供給されるタイミング制御信号に応じてシフトし、上
記サンプリング部に入力された高速の繰り返し信号の所
望の波形点に合致するタイミングでクロック信号を上記
サンプリング部に供給する。

【００２４】具体的には、上記タイミングシフト手段の
フェーズロックループは、上記クロック発生手段からの
クロック信号が一方の入力端子に入力される位相比較器
と、上記信号波形観測、測定又は解析装置から供給され
るデジタルのタイミング制御信号をアナログのタイミン
グ制御信号に変換するデジタル−アナログ変換器と、上
記位相比較器の出力信号と上記デジタル−アナログ変換
器の出力信号との和の信号が入力される電圧制御発振器
とによって構成されており、上記位相比較器の一方の入
力端子に供給されるクロック信号の位相と他方の入力端
子に供給される上記電圧制御発振器からの出力信号の位
相とを比較し、この比較結果に対応する出力信号と上記
信号波形観測、測定又は解析装置から供給されるタイミ
ング制御信号との和の信号によって上記電圧制御発振器
を制御して上記クロック信号の位相をシフトし、上記サ
ンプリング部に入力された高速の繰り返し信号の所望の
波形点に合致するタイミングで上記電圧制御発振器から
クロック信号を上記サンプリング部に供給する。

【００２５】また、上記信号波形観測、測定又は解析装
置は波形デジタイザによって構成されている。なお、上
記信号波形観測、測定又は解析装置としてオシロスコー
プのような波形観測装置を使用してもよい。この発明の
第２の面においては、被試験半導体集積回路に試験パタ
ーン信号を印加し、この被試験半導体集積回路から読み
出される応答信号を論理比較し、比較結果に基づいて被
試験半導体集積回路の良否を判定する半導体集積回路試
験装置において、上記第１の面に記載されたサンプリン
グデジタイザを具備する半導体集積回路試験装置が提供
される。

【００２６】好ましい一実施形態においては、上記サン
プリングデジタイザは半導体集積回路試験装置のテスト
ヘッドに収納されるピンカードに実装される。上記構成
によれば、入力された高速の繰り返し信号をジッタの殆
ど無いクロック信号によってサンプリングすることがで
きるから、高い精度で高速の繰り返し信号の波形の観
測、測定、及び／又は解析を行なうことができる。ま
た、信号波形観測、測定又は解析装置に取り込みたい高
速の繰り返し信号の波形の所望の点にクロック信号のタ
イミングを短時間で合致させることができるから、サン
プリングデジタイザの使用効率が向上する。

【００２７】

【発明の実施の形態】以下、この発明によるサンプリン
グデジタイザの一実施形態について図６を参照して詳細
に説明する。なお、図６において、図４と対応する部分
には同一符号を付して示し、必要のない限りそれらの説
明を省略する。図６はこの発明によるサンプリングデジ
タイザの好ましい一実施形態を示すブロック図であり、
図４に示した従来のサンプリングデジタイザと同様に、
サンプリングヘッド１１と、クロック発生部１２と、波
形デジタイザ１３と、フィードバック回路１６とを備え
ている。サンプリングヘッド１１の代わりにサンプル・
ホールド回路が使用できることは言うまでもないことで
ある。なお、図１に示したトリガ回路１４は図面を簡単
にするために図６においても図示されていない。

【００２８】この実施形態においては、クロック発生部
１２からサンプリングヘッド１１に至るクロック信号供
給経路にフェーズロックループ（以下、ＰＬＬと称す）
を備えたタイミングシフト回路２１を挿入し、クロック
発生部１２からサンプリングヘッド１１に印加されるク
ロック信号ＣＬＫ２のタイミングをこのタイミングシフ
ト回路２１によってシフトする。タイミングシフト回路
２１のＰＬＬは、図７に示すように、クロック発生部１
２からのクロック信号ＣＬＫ２が一方の入力端子に供給
される位相比較器２１Ａと、フィードバック回路１６を
通じて入力されるデジタルの制御信号ＣＯＮをアナログ
の制御信号に変換するデジタル−アナログ変換器（以
下、ＤＡＣと称す）２１Ｂと、位相比較器２１Ａの出力
信号とＤＡＣ２１Ｂの出力信号との和の信号がループフ
ィルタ２１Ｃを通じて入力される電圧制御発振器（以
下、ＶＣＯと称す）２１Ｄと、このＶＣＯ２１Ｄの出力
信号を必要に応じて分周する分周器２１Ｅとから構成さ
れている。この分周器２１Ｅの出力信号がクロック信号
ＣＬＫ２としてサンプリングヘッド１１に供給されると
共に、位相比較器２１Ａの他方の入力端子に供給され
る。なお、分周器２１Ｅを設けずに、ＶＣＯ２１Ｄの出
力信号をクロック信号ＣＬＫ２としてサンプリングヘッ
ド１１に供給すると共に、位相比較器２１Ａの他方の入
力端子に供給してもよいことは言うまでもない。

【００２９】このように構成すると、位相比較器２１Ａ
において、一方の入力端子に供給されるクロック信号Ｃ
ＬＫ２の位相と他方の入力端子に供給される電圧制御発
振器２１Ｄからの出力信号の位相とが比較され、この比
較結果に対応する出力信号とＤＡＣ２１Ｂの出力信号と
の和の信号によって電圧制御発振器２１Ｄが制御されて
クロック信号ＣＬＫ２の位相をシフトするから、サンプ
リング部１１に入力された高速の繰り返し信号ＨＲＳの
所望の波形点に合致するタイミングで電圧制御発振器２
１Ｄからサンプリング部１１にクロック信号ＣＬＫ２を
供給することができる。換言すれば、クロック発生部１
２から供給されるクロック信号ＣＬＫ２のタイミング
（位相）は、波形デジタイザ１３からフィードバック回
路１６を通じてＤＡＣ２１Ｂに供給されるデジタルの制
御信号ＣＯＮに応じてシフトされ、このタイミング制御
を、制御信号ＣＯＮが所定の値、例えば「０」になるま
で実行することにより、タイミングシフト回路２１のＰ
ＬＬから、図３を再び参照すると、高速の繰り返し信号
ＨＲＳ（図３Ｂ）のジッタ測定点ｍに合致するタイミン
グ（位相）でクロック信号ＣＬＫ２（図３Ｃ）が発生さ
れることになる。

【００３０】ＰＬＬから発生される周波数信号にはジッ
タが存在しないから、クロック発生部１２からタイミン
グシフト回路２１に供給されるクロック信号ＣＬＫ２に
ジッタが存在しても、タイミングシフト回路２１からサ
ンプリングヘッド１１に供給されるクロック信号ＣＬＫ
２にはジッタが存在しない。即ち、クロック発生部１２
から発生されるサンプリング用クロック信号自体にジッ
タが存在しても、タイミングシフト回路２１のＰＬＬに
よってこのジッタを抑圧することができる。従って、サ
ンプリングヘッド１１において高速の繰り返し信号を、
ジッタを増加させることなくサンプリングすることがで
きるので、高速の繰り返し信号に含まれるジッタ成分を
高い精度で観測、測定及び／又は解析することができ
る。

【００３１】上記構成のサンプリングデジタイザを図５
に示したＩＣテスタのテストヘッド２００内に収納され
るピンカードに実装すれば、ＩＣのジッタ試験や安定性
試験において、高速の繰り返し信号を、ジッタを増加さ
せることなくサンプリングすることができるので、高精
度でＩＣの試験を行なうことができる。また、同期サン
プリング方法を適用して高速の繰り返し信号を波形デジ
タイザに取り込む場合に、クロック信号の印加タイミン
グを高速の繰り返し信号の目的とするサンプル点に合致
させるのに必要な前処理時間を短縮することができるの
で、ＩＣの試験時間を短縮することができる。

【００３２】なお、上記構成のサンプリングデジタイザ
は、上述した等価サンプリング方法を適用することによ
り、サンプリングヘッド１１に入力される例えば図２Ａ
に示すような高速の繰り返し信号ＨＲＳを図２Ｄに示す
ような低速の繰り返し信号ＬＲＳ１に変換し、この低速
の繰り返し信号を波形デジタイザ１３に取り込んでその
波形の観測、測定、解析等を行なうことにより、サンプ
リングヘッド１１に入力された高速の繰り返し信号ＨＲ
Ｓの波形の観測、測定、解析等を行なうことができるも
のであることは図１及び図２を参照して既に記載したの
で、ここではその説明を省略する。

【００３３】上記実施形態では信号波形を観測、測定及
び／又は解析する装置として波形デジタイザを使用した
が、オシロスコープのような波形観測装置や波形デジタ
イザと同様の機能を有する他の装置を使用してもよいこ
とは言うまでもない。以上、この発明を図示した好まし
い実施形態について記載したが、この発明の精神及び範
囲から逸脱することなしに、上述した実施形態に関して
種々の変形、変更及び改良がなし得ることはこの分野の
技術者には明らかであろう。従って、この発明は例示の
実施形態に限定されるものではなく、添付の特許請求の
範囲によって定められるこの発明の範囲内に入る全ての
そのような変形、変更及び改良をも包含するものであ
る。

【００３４】

【発明の効果】以上の説明で明白なように、この発明に
よれば、入力された高速の繰り返し信号をジッタの殆ど
無いクロック信号によってサンプリングすることができ
るから、高い精度と信頼性で高速の繰り返し信号の波形
の観測、測定、及び／又は解析を行なうことができる。
また、波形デジタイザに取り込みたい高速の繰り返し信
号の波形の所望の点にクロック信号のタイミングを短時
間で合致させることができるから、サンプリングデジタ
イザの使用効率が向上するという利点もある。

【００３５】さらに、この発明によるサンプリングデジ
タイザをＩＣテスタのテストヘッド内に収納されるピン
カードに実装すれば、被試験ＩＣの各ピンから高速で読
み出される試験パターン信号の波形を高精度に観測、測
定及び／又は解析することができるだけでなく、被試験
ＩＣの各ピンから高速で読み出される試験パターン信号
のジッタを高精度に測定することもできる。従って、被
試験ＩＣの動作速度をいくつかのカテゴリに分類する試
験や、被試験ＩＣがどの程度の早さの高速信号にまで確
実に応答できるか否かの試験等が実行でき、有用なＩＣ
試験装置を提供することができる。その上、試験時間を
短縮することもできる。

【図面の簡単な説明】

【図１】従来のサンプリングデジタイザの一例の構成を
示すブロック図である。

【図２】図１に示したサンプリングデジタイザに適用さ
れる等価サンプリング方法を説明するためのタイミング
図である。

【図３】図１に示したサンプリングデジタイザに適用さ
れる同期サンプリング方法を説明するタイミングチャー
トである。

【図４】同期サンプリング方法が適用できる従来のサン
プリングデジタイザの一例の構成を示すブロック図であ
る。

【図５】従来のＩＣ試験装置の一例を示すブロック図で
ある。

【図６】この発明によるサンプリングデジタイザの一実
施形態の構成を示すブロック図である。

【図７】図６に示したサンプリングデジタイザに使用さ
れたＰＬＬの構成を示すブロック図である。

【符号の説明】

１１：サンプリングヘッド １２：クロック発生部 １３：波形デジタイザ １５：タイミング制御回路 ２１：タイミングシフト回路 １００：ＩＣテスタ本体 ２００：テストヘッド

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AB19 AB20 AC03 AD06 AD07 AE06 AE08 AE10 AE11 AE12 AG03 AG07 AH03 AJ07 AK01 5J106 AA04 BB05 CC01 CC21 CC41 CC52 DD13 DD35 GG01 HH01 HH02 JJ01 KK25

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定のサンプリングレートでクロック信
   号を発生するクロック発生手段と、 入力される高速の繰り返し信号を、上記クロック発生手
   段から供給されるクロック信号によってサンプリングし
   て低速のデータ信号に変換するサンプリング部と、 上記サンプリング部から出力される低速のデータ信号が
   供給される信号波形観測、測定又は解析装置と、 上記クロック発生手段から上記サンプリング部に至るク
   ロック信号供給経路に挿入され、上記サンプリング部に
   印加されるクロック信号のタイミングを制御するフェー
   ズロックループを備えたタイミングシフト手段とを具備
   することを特徴とするサンプリングデジタイザ。
2. 【請求項２】 上記タイミングシフト手段のフェーズロ
   ックループは、上記クロック発生手段から供給されるク
   ロック信号の位相を、上記信号波形観測、測定又は解析
   装置から供給されるタイミング制御信号に応じてシフト
   し、上記サンプリング部に入力された高速の繰り返し信
   号の所望の波形点に合致するタイミングでクロック信号
   を上記サンプリング部に供給することを特徴とする請求
   項１に記載のサンプリングデジタイザ。
3. 【請求項３】 上記タイミングシフト手段のフェーズロ
   ックループは、上記クロック発生手段からのクロック信
   号が一方の入力端子に入力される位相比較器と、上記信
   号波形観測、測定又は解析装置から供給されるデジタル
   のタイミング制御信号をアナログのタイミング制御信号
   に変換するデジタル−アナログ変換器と、上記位相比較
   器の出力信号と上記デジタル−アナログ変換器の出力信
   号との和の信号が入力される電圧制御発振器とによって
   構成されており、 上記位相比較器の一方の入力端子に供給されるクロック
   信号の位相と他方の入力端子に供給される上記電圧制御
   発振器からの出力信号の位相とを比較し、この比較結果
   に対応する出力信号と上記信号波形観測、測定又は解析
   装置から供給されるタイミング制御信号との和の信号に
   よって上記電圧制御発振器を制御して上記クロック信号
   の位相をシフトし、上記サンプリング部に入力された高
   速の繰り返し信号の所望の波形点に合致するタイミング
   で上記電圧制御発振器からクロック信号を上記サンプリ
   ング部に供給することを特徴とする請求項１に記載のサ
   ンプリングデジタイザ。
4. 【請求項４】 上記サンプリング部はサンプリングヘッ
   ドによって構成されていることを特徴とする請求項１乃
   至３のいずれか１つに記載のサンプリングデジタイザ。
5. 【請求項５】 上記サンプリング部はサンプル・ホール
   ド回路によって構成されていることを特徴とする請求項
   １乃至３のいずれか１つに記載のサンプリングデジタイ
   ザ。
6. 【請求項６】 上記信号波形観測、測定又は解析装置は
   波形デジタイザによって構成されていることを特徴とす
   る請求項１乃至３のいずれか１つに記載のサンプリング
   デジタイザ。
7. 【請求項７】 上記信号波形観測、測定又は解析装置は
   オシロスコープによって構成されていることを特徴とす
   る請求項１乃至３のいずれか１つに記載のサンプリング
   デジタイザ。
8. 【請求項８】 被試験半導体集積回路に試験パターン信
   号を印加し、この被試験半導体集積回路から読み出され
   る応答信号を論理比較し、比較結果に基づいて被試験半
   導体集積回路の良否を判定する半導体集積回路試験装置
   において、 上記請求項１乃至７のいずれか１つに記載のサンプリン
   グデジタイザを具備することを特徴とする半導体集積回
   路試験装置。
9. 【請求項９】 上記サンプリングデジタイザは半導体集
   積回路試験装置のテストヘッドに収納されるピンカード
   に実装されていることを特徴とする請求項８に記載の半
   導体集積回路試験装置。