JP2000149593A - Ｉｃ試験装置 - Google Patents

Ｉｃ試験装置

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Abstract

(57)【要約】 【課題】 データクロックを出力するＩＣを簡単に試験
するＩＣ試験装置を提供する。 【解決手段】 データクロックの出力のタイミングをパ
ルス化回路で抽出し、パルス化回路で抽出したパルスを
タイミング設定回路で期待する時間の範囲で遅延させて
論理比較器にストローブパルスの代用として入力し、そ
のタイミングでデータの有無を判定し、データの入力が
無ければ不良と判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はデータクロック付
ＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】図４にＩＣ試験装置の概略構成を示す。
図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置
ＴＥＳは主制御器１１１と、パターン発生器１１２，タ
イミング発生器１１３，波形フォーマッタ１１４，論理
比較器１１５，ドライバ群１１６，アナログ比較器群１
１７，不良解析メモリ１１８，論理振幅基準電圧源１２
１，比較基準電圧源１２２，ディバイス電源１２３等に
より構成される。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作成した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ群１１６を通じて被試験ＩＣ１１９に印加し記憶さ
せる。
【０００４】被試験ＩＣ１１９から読み出した応答信号
はアナログ比較器群１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生ごとに不良解析メモリ１１８に不良ア
ドレスを記憶し、試験終了時点で、例えば不良セルの救
済が可能か否かを判定する。
【０００５】ここで、タイミング発生器１１３は被試験
ＩＣ１１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１１５で論理比較のタイミングを規
定するストローブパルスのタイミングを発生する。これ
らの各タイミングは利用者が作成した試験プログラムに
記載され、利用者が意図したタイミングで被試験ＩＣ１
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
【０００６】ところで、ＩＣの規模の拡大とともに、デ
ータクロック付ＩＣが増加の傾向にある。データクロッ
クとはＩＣが自ら発生するクロックを指し、データクロ
ックに同期してデータを出力する。図５にデータクロッ
ク付ＩＣを試験する従来のＩＣ試験装置の概略を示す。
ドライバ１１６Ａは被試験ＩＣ１１９のクロック入力端
子ＴCLK に試験パターン信号の一つとして出力されるク
ロックＣＬＫを入力する。ＶIHとＶILはクロックＣＬＫ
のＨ論理の電圧とＬ論理の電圧を規定する電圧を示す。
【０００７】被試験ＩＣ１１９はデータクロック端子Ｔ
DAT からデータクロックＤCLK を出力する。これととも
にデータ出力端子ＴD1，ＴD2……からデータＤＡＴ1 ，
ＤＡＴ2 ……を出力する。データクロックＤCLK と各デ
ータＤＡＴ1 ，ＤＡＴ2 ……はそれぞれ電圧比較器１１
７Ａ，１１７Ｂ，１１７Ｃ……でＨ論理及びＬ論理の各
電圧が所定の電圧ＶOH，ＶOLを具備しているか否かを判
定し、論理比較器１１５Ａ，１１５Ｂ，１１５Ｃ……で
期待値パターンと比較され、期待値と不一致が発生する
とフェイルと判定する。
【０００８】データクロック付のＩＣの場合、論理比較
器１１５Ａ，１１５Ｂ，１１５Ｃ…において、被試験Ｉ
Ｃ１１９が出力するデータＤＡＴ1 ，ＤＡＴ2 ……が各
期待値と一致するか否かとは別に、データクロックＤ
CLK の出力のタイミングから予め設定した時間の範囲内
でＤＡＴ1 ，ＤＡＴ2 ……が出力されたか否かも判定
し、所定の時間より遅れて出力するＩＣは不良と判定し
ている。
【０００９】
【発明が解決しようとする課題】従来のＩＣ試験装置で
は、被試験ＩＣ１１９が出力する信号のタイミングを測
定するには、被試験ＩＣ１１９に入力する信号ＣＬＫの
タイミング（信号ＣＬＫの立上がりまたは立ち下りのタ
イミング）を基準に採り、この基準タイミングから各出
力信号ＤCLK ，ＤＡＴ1 ，ＤＡＴ2 ……の立上がりまた
は立ち下りのタイミングまでの時間を測定している。従
って、被試験ＩＣ１１９が出力するデータクロックＤ
CLK のタイミングとデータＤＡＴ1 ，ＤＡＴ2 ……のタ
イミングの時間差を直接測定することはできない。つま
り、データクロックの出力のタイミングから所定の時間
の範囲内でデータＤＡＴ1 ，ＤＡＴ2 ……が出力された
かを直接測定することはできない欠点がある。
【００１０】このため従来は図６に示すように、クロッ
クＣＬＫの入力のタイミングからデータクロックＤCLK
が出力されるまでの時間ｔ１を論理比較器１１５Ａに供
給するストローブパルスの供給タイミングを複数のテス
トサイクルを使って順次移動させてサーチさせて測定
し、次にクロックＣＬＫの入力のタイミングからデータ
ＤＡＴ1 ，ＤＡＴ2 ……が出力されるまでの時間ｔ２を
論理比較器１１５Ｂ，１１５Ｃに供給するストローブパ
ルスの供給タイミングを複数のテストサイクルを使って
順次移動させてサーチさせて測定し、これらの時間ｔ１
とｔ２からデータクロックＤCLK と各データＤＡＴ1 ，
ＤＡＴ2 ……の出力のタイミングまでの時間ｔ３をｔ３
＝ｔ２−ｔ１により求め、この時間ｔ３が所定の時間の
範囲内で、かつ論理比較が一致している場合に良と判定
し、論理比較が良であってもデータＤＡＴ1,ＤＡＴ2 …
…の出力のタイミングが所定時間以上であれば不良と判
定している。図７にそのフローチャートを示す。
【００１１】このように、従来はデータクロック付ＩＣ
を試験するには複雑な手順に従って試験を実行するか
ら、そのテストプログラムの作成には多くの手間が掛か
るとともに、時間ｔ１，ｔ２を測定するには複数のテス
トサイクルを実行しなくてはならないため、試験に要す
る時間が長く掛かる欠点がある。この発明の目的は、テ
ストプログラムの作成を簡素に済ませることができ、し
かも試験に要する時間も短時間に済ませることができる
データクロック付ＩＣを試験するＩＣ試験装置を提供し
ようとするものである。
【００１２】
【課題を解決するための手段】この発明では、データク
ロックをストローブパルスとして代用して使用すること
により、データの出力が所定の時間の範囲内であるか否
かを直接判定できる構成を付加したＩＣ試験装置を提案
するものである。つまり、被試験ＩＣが出力するデータ
クロックの立上がりのタイミングをパルス化して抽出
し、このパルスを所定の時間遅延させて論理比較器にス
トローブパルスとして供給し、その供給タイミングにお
いて被試験ＩＣがデータを出力していれば、その出力の
タイミイングは良と判定し、データが出力されていなけ
れば不良と判定する。
【００１３】従って、この発明によればストローブパル
スの位相を順次移動させてデータクロックの出力のタイ
ミングを測定したり、データの出力のタイミングを測定
する動作が不要となり、テストプログラムの作成を簡素
化することができる。また、各テストサイクルごとに試
験結果が得られるため、試験に要する時間も短縮できる
利点が得られる。
【００１４】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図中、図５と対応する部分には同一符号を付して示
す。この発明ではデータクロックＤCLK を出力するデー
タクロック出力端子ＴDAT に接続された電圧比較器１１
７Ａの出力側からパルス化回路１２４Ａ，１２４Ｂ……
を通じてデータクロックＤCLK の立上がりのタイミング
を抽出し、このパルス化回路１２４Ａ，１２４Ｂ……で
抽出したパルスをタイミング設定回路１２５Ａ，１２５
Ｂ……を通じて選択回路１２６Ａ，１２６Ｂ……に供給
する。選択回路１２６Ａ，１２６Ｂ……にはタイミング
設定回路１２５Ａ，１２５Ｂ……から与えられるパルス
の他に、ストローブパルスが入力され、これらのパルス
とストローブパルスの何れか一方を選択して、各論理比
較器１１５Ｂ，１１５Ｃ……に供給する。
【００１５】データクロック付ＩＣを試験する場合は、
選択回路１２６Ａ，１２６Ｂ……をタイミング設定回路
１２５Ａ，１２５Ｂ……から出力されるパルスを選択し
て各論理比較器１１５Ｂ，１１５Ｃ……に入力する状態
に切り替える。この状態でタイミング設定回路１２５
Ａ，１２５Ｂ……にはデータクロックＤCLK のタイミン
グからデータが出力されるまでの期待する時間、例えば
ｔ３を設定する。この設定は図４に示した主制御器１１
１から各チャンネルに設けたタイミング設定回路１２５
Ａ，１２５Ｂ……に設定される。
【００１６】論理比較器１１５Ｂ，１１５Ｃ……にはデ
ータクロックＤCLK の立上がりまたは立ち下りのタイミ
ングから時間ｔ３が経過したタイミングでパルスがスト
ローブパルスの代用として与えられ、このタイミングで
被試験ＩＣ１１９のデータ端子ＴD1，ＴD2…が出力する
データＤＡＴ1 ，ＤＡＴ2 ……の信号の有無と、信号有
りの場合にその論理値と期待値パターンとを論理比較す
る。
【００１７】図２にその様子を示す。この発明ではデー
タクロックＤCLK の立上がりまたは立ち下りのタイミン
グから時間ｔ３の範囲内にデータＤＡＴ1 ，ＤＡＴ2 …
…がそれぞれ論理比較器１１５Ｂ，１１５Ｃ……に入力
されれば良、時間ｔ３より遅く入力されれば不良と判定
する。従って各テストサイクルごとに判定結果を得るこ
とができる。
【００１８】図３はそのフローチャートを示す。ステッ
プＳＰ１でデータクロックＤCLK の出力からデータＤＡ
Ｔ1 ，ＤＡＴ2 ……が出力されるまでの期待される時間
ｔ３をタイミング設定回路１２５Ａ，１２５Ｂ……に設
定する。ステップＳＰ２で１回のファンクション試験
（各テストサイクル）で良／不良を判定する。
【００１９】
【発明の効果】以上説明したように、この発明によれば
ストローブパルスの位相を各テストサイクルごとに順次
移動させてデータクロックＤCLK の出力のタイミイグ及
びデータＤＡＴ1 ，ＤＡＴ2 ……の出力のタイミングを
測定しなくて済むため、テストプログラムの記載は簡素
化され、その作成は容易に行うことができる。また、良
否の判定を各テストサイクルごとに行うことができるた
め、試験に要する時間を短縮することができる利点も得
られる。
【００２０】なお、上述では同時に試験する被試験ＩＣ
１１９の数を特に記述していないが同時に試験するＩＣ
の数は１個でも複数でも、その数に制限はない。またデ
ータクロック端子にＴDAT から出力されるデータクロッ
クＤCLK をストローブパルスの代用として流用したが、
被試験ＩＣから出力される他の信号を利用して論理比較
のストローブパルスに代用してもよい。
【図面の簡単な説明】
【図１】この発明の要部を説明するためのブロック図。
【図２】この発明の動作を説明するための波形図。
【図３】この発明の動作を説明するためのフローチャー
ト。
【図４】ＩＣ試験装置の概要を説明するためのブロック
図。
【図５】従来のデータクロック付ＩＣの試験方法を説明
するためのブロック図。
【図６】図５に示したブロック図の動作を説明するため
の波形図。
【図７】従来のデータクロック付ＩＣの試験装置を説明
するためのフローチャート。
【符号の説明】
ＴＥＳ ＩＣ試験装置 １１９ 被試験ＩＣ １１５Ａ〜１１５Ｃ 論理比較器 １１６Ａ ドライバ １１７Ａ〜１１７Ｃ 電圧比較器 １２４Ａ，１２４Ｂ パルス化回路 １２５Ａ，１２５Ｂ タイミング設定回路 １２６Ａ，１２６Ｂ 選択回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 Ａ．被試験ＩＣがデータクロックと、こ
    のデータクロックに同期してデータを出力し、データク
    ロックの出力のタイミングからデータが出力されるタイ
    ミングまでの時間が所定時間より短く期待値と一致して
    いれば良、長い場合は不良と判定するＩＣ試験装置にお
    いて、 Ｂ．上記データクロックをパルス化して取り出すパルス
    化回路と、 Ｃ．このパルス化回路で取り出したパルスを期待する時
    間の範囲で遅延させるタイミング設定回路と、 Ｄ．このタイミング設定回路で取り出したパルスをスト
    ローブパルスに替えて論理比較器に与える選択回路と、
    を具備して構成したことを特徴とするＩＣ試験装置。
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