KR100336951B1 - 병렬블럭기입동작을사용하여메모리회로를테스팅하기위한방법및장치 - Google Patents

Abstract

집적 회로 메모리 디바이스(21)는 다수의 입력/출력 핀(30, 127 등) 및 어드레스 가능 저장 셀(31-46)을 포함하고 있다. 한 세트의 회로(51, 68, 70, 71-86, 90)는 소정의 행 및 열 어드레스를 통해 각각의 어레이(31-46)에서 특유의 저장 위치에 액세스를 제공한다. 시험용으로 설계된 기록 회로(47, 68, 70, 71-86, 91-106, 131-146)는 다수의 시험 데이터 비트의 복사본을 병렬로 제공한다. 각 어레이에서 어드레스된 저장 셀에서의 저장을 위해 단일 핀(30) 및 열 데이터 입력 리드(68)를 통해 시험 데이터 비트가 인가된다. 리드아웃 회로(110, 111, 112, 171, 127, 201-216, 131-146)는 각 어레이(31-46)에서 어드레스된 저장 셀로부터 저장된 시험 데이터 비트를 판독하기 위해 배열된다. 블럭 기록 시험 모드시 기록 회로는 각 어레이(31-46)의 어드레스 위치 블럭에서 공통 데이터 입력 리드(68)에서의 시험 데이터 비트를 저장한다.

Description

병렬 블럭 기입 동작을 사용하여 메모리 회로를 테스팅하기 위한 방법 및 장치

관련 특허 출원의 상호 참조

본 출원은 텍사스 인스트루먼츠의 계류 중이고 공동 양도된 특허 출원으로 1992년 12월 10일 출원된 특허 출원 제988,553호(TI-17379)를 참조로 함께 사용한다.

발명의 분야

본 발명은 집적 회로 메모리 장치에 관한 것으로, 특히 테스트용으로 설계된 와이드 I/O 메모리 장치에 관한 것이다.

발명의 배경

집적 회로 메모리 장치는 어드레싱 가능한 로우 및 컬럼으로 배열된 셀 어레이 내에 정보를 저장한다. 이러한 장치를 제조하는 동안, 하나 이상의 결함들이 생길 수 있으며, 이는 메모리 회로의 적절한 성능을 저하시킨다. 몇몇 유형의 결함들은 장치 상에서 분석되어 보정될 수 있다. 다른 유형의 결함은 보정될 수 없으며 또 장치가 실패하게 되는 원인이 된다. 어떠한 메모리 장치 내의 결함 분포도 임의적일 수 있다. 웨이퍼당 양호한 장치의 수율은 상기와 같은 결함 원인을 제거함으로써 끝내는 개선될 수 있다.

새로운 메모리 장치 세대가 설계되어 구현됨에 따라, 집적 회로 메모리는 증가하는 비트 밀도, 더 작은 저장 셀 크기, 및 보다 많은 입력/출력 핀을 갖도록 형성된다. 그 결과, 장치는 프로세싱 편차 및 감소된 허용오차에 기인된 결함에 대해 더 민감해 진다. 이익이 가능한 생산을 위해서 충분히 높은 장치 수율이 달성되도록 결함을 검출하여 보정하기 위하여는 테스팅이 반드시 행해져야만 한다.

밀도가 더욱 크고 더욱 많은 입력/출력 핀들을 갖는 테스팅 집적 회로 디바이스에 문제가 발생한다. 더욱 많은 저장 셀들을 갖는 메모리 디바이스는 더욱 긴 테스트 시퀀스들이 동작될 것을 요구한다. 따라서, 더욱 많은 테스트 시간이 각 디바이스의 테스트를 위해 요구된다. 또한, 최종 사용자는 디바이스 당 더욱더 많은 입력/출력 핀들을 사용하기를 바란다. 그러한 와이드 입력/출력 핀 디바이스들은 디바이스 테스터 상에서 한번에 테스트될 수 있는 그러한 디바이스들의 개수를 내재적으로 제한한다. 따라서, 더욱 적은 와이드 입력/출력 디바이스들이 하나의 디바이스 테스터 상에서 동시에 테스트될 수 있다. 테스트 시간의 증가 및 동시에 테스트될 수 있는 디바이스들의 개수의 감소 양자는 테스팅의 비용이 증가하게 한다.

지금까지 진행된 딜레마에 대한 응답으로, the Electronic Industries Association's Joint Electron Device Engineering Council(JEDEC)는 메모리 디바이스들에 대한 병렬 기록, 병렬 판독 디자인 포 테스트(DFT) 인터페이스 체계를 성립시키기 위한 프로젝트를 수행해왔다. 테스트 인터페이스 체계는 데이터를 테스트 디바이스의 모든 입력 회로들에 기록하기 위한 단일 입력 데이터 핀을 포함한다. 테스트 기록 동작중에, 단일 입력 데이터 핀에 수신된 데이터 비트는 메모리 디바이스의 각 저장 어레이의 단일 어드레스에 동시에 기록된다.

계속적으로 테스트 판독 동작을 수행하기 위해, 저장 데이터 비트는 메모리 디바이스의 모든 어레이를 동시에 판독한다. 각 어레이로부터 판독된 데이터 비트는 예상된 데이터 비트와 비교된다. 어레이로부터 판독된 모든 데이터 비트들이 예상된 데이터 비트와 부합하는 경우, 예상된 데이터 비트의 상태는 메모리 다비이스로부터 단일 출력 핀을 경유하여 테스터로 전송된다. 하나 이상의 판독된 게이터가 예상된 데이터 비트와 부합하지 않는 경우, 예상된 데이터 비트는 반전되고 단일 출력 핀을 통해서 테스터로 전송된다.

테스트 기록 사이클을 위한 디자인 동안에 JEDEC 인터페이스 체계는 디바이스 상의 단일 입력 핀이 디바이스 상에서 사용 가능한 어떤 폭 입력/출력에 대해서 교체할 수 있게 한다. 그러나, 스펙은 각 디바이스 내의 저장 장소에서의 증가하는 양에 대한 해결책을 제공하지 않는다.

블럭 기입 동작은 한 사이클에 메모리의 많은 부분에 액세스하도록 작용한다. 각 어레이의 어드레스 블럭은 메모리 장치 상에 위치한 블럭 기입 레지스터에 저장된 데이터와 함께 기입된다. 블럭 기입 모드에서, 이 블럭 기입 레지스터는 칩 상의 몇 개 핀을 사용하여 로드된다. 블럭 기입 모드는 한 사이클에 각 어레이의 여러 위치에 기입하는 이점을 가진다. 불행하게도, 이것은 칩 상의 블럭 기입 레지스터를 로드하기 위해 다중 입력 핀을 요구하기 때문에 JEDEC 인터페이스와는 동작하지 않는다.

문제는 한 사이클에 많은 어드레스 위치에 기입하는 블럭 기입 특성을 포함하면서 단일의 장치 테스트기 상에서 몇 개의 광역 입력/출력 핀 메모리 장치를 동시에 테스트하기 위해 JEDEC 인터페이스 스펙을 포괄하는 집적 회로 메모리 장치를 설계하는 효율적인 방법을 발견하는 것이다.

발명의 요약

이 문제 및 다른 문제들이 복수의 입력/출력 핀과 복수의 어드레스 가능한 저장 셀 어레이를 포함하는 집적 회로 메모리 장치에 의해 해결된다. 한 세트의 회로가 주어진 로우 및 컬럼 어드레스를 통해 각 어레이 내의 저장 셀로의 액세스를 제공한다. 테스트 모드 중에, 기입 회로는 공통 데이터 입력 단자를 통해 다수의 테스트 데이터 비트의 복사본을 각 어레이 내의 어드레스된 저장 셀에 있는 저장용 어레이에 인가한다. 각 어레이 내의 어드레스된 저장 셀로부터의 저장된 테스트 데이터 비트와 기대치 데이터 비트 간의 비교 결과를 공통 데이터 출력 단자를 통해 판독하기 위해 판독 회로가 마련된다. 대안으로, 테스트 모드 중에, 기입 회로는 각 어레이 내의 컬럼 어드레스 위치 블럭 내에 저장하기 위해 공통 데이터 입력 단자를 위해 테스트 데이터 비트를 인가한다.

테스트 페이지 모드 기입 동작은 오직 단일 로우 액세스 동작 및 복수의 컬럼 액세스 동작과 함께 각 어레이의 선택된 로우를 따라 복수의 어드레스된 저장 셀 내에 테스트 데이터 비트를 저장할 수 있다.

도1A 및 도1B는 몇몇 입력/출력 핀을 가지며 블록 기입 특성으로 테스트(DFT)에 대해 지정된 집적회로 메모리 디바이스를 테스트하기 위한 장치의 블록도이다.

도2는 도1의 센스 증폭기, 컬럼 선택 제어 회로 및 기입 멀티플렉서의 블록을 도시하는 개략도이다.

도3은 도1의 장치에 대한 블록 기입 테스트 모드 동작의 타이밍도이다.

도4는 도1의 장치에 대한 페이지 블록 기입 테스트 모드 동작의 타이밍도이다.

도5는 도1의 장치에 대한 DFT 모드 판독 동작의 타이밍도이다.

도6은 도1에서 사용된 비교기 회로에 대한 판단표를 도시하는 도면이다.

도7은 도1에서 사용된 출력 멀티플렉서에 대한 판단표를 도시하는 도면이다.

도8은 정상 (NON-DFT) 기입 동작 중에 특정 기능 신호 발생기에 대한 판단표를 도시하는 도면이다.

블럭 기록 테스트 모드

도 1A 및 1B를 참조하여, 8개의 메모리 디바이스(21-28)를 포함하는 메모리 디바이스 세트와 상호 접속된 테스터(20)의 블럭도가 도시되고 있다. 메모리 디바이스(21, 28)만이 도시되고 있다. 다른 것은 메모리 디바이스(21)와 (28)사이에 위치된 도트 열에 의해 나타나 있다. 메모리 디바이스(21-28) 각각은 테스트용으로 설계된 메모리 디바이스(21)와 같은 집적 회로이다. 메모리 디바이스(21)는 정보 저장 셀의 어레이(31-46) 그룹을 포함한다. 예를 들어 16개의 저장 셀의 어레이가 있다. 오직 두개의 어레이(31 및 46)가 실재로 도시되고 있다. 다른 14개의 어레이는 어레이(31)와 (46) 사이에 위치된 도트 어레이로 나타낸다. 모든 어레이(31-46)는 각 어레이의 저장 셀중 어드레스된 것에 데이터를 기록하고 각 어레이의 저장 셀중 어드레스된 것으로부터 데이터를 판독하기 위한 로우와 컬럼 어드레스에 의해 액세스되도록 배치되어 있다. 이에 예외적인 것은 컬럼 선택 제어 회로(47)가 제어 신호 블럭 기록(BW) 또는 블럭 기록 테스트 모드(BWT)에 의해 인에이블되어 복수의 컬럼 어드레스가 각 어레이(31-46)의 몇 개의 저장 셀 블럭의 동시 억세스를 가능하게 하는 동시에 선택될 때 발생하게 된다.

도 1A와 1B에서는, 단일의 입력 데이터 인입선 또는 핀(30)이 입력 데이터 래치(51)에서 테스터(20)와 메모리 디바이스(21) 사이에 접속된다. 메모리 디바이스(21)에 대해서, 15개의 부가의 입력 데이터 인입선 또는 핀과 입력 데이터 래치, 예를 들어 입력 데이터 래치(66)를 통한 입력 데이터 래치(52)(도시 생략)가 있지만, 테스터(20)는 입력 데이터를 입력 데이터 래치(51)에 공급하기 위해 입력 데이터 인입선 또는 핀(30)을 통해서만 접속되어 있다.

유사하게, 단일의 출력 인입선(127)은 메모리 디바이스(21)의 출력 버퍼(171)를 테스터(20)에 상호 접속시킨다.

테스터(20)는 예를 들어, 입력 데이터에 대해 8개와 출력 데이터에 대해 8개로, 총 16개의 입력/출력 접속부를 갖는다. 위에 제시된 예에서, 하나의 입력 데이터 인입선과 하나의 출력 인입선이 각 메모리 디바이스에 대해 사용된다. 따라서, 테스터(20)는 동시 테스팅을 위해 8개의 메모리 디바이스(21-28)에 접속될 수 있다. 테스터(20)에 의해 발생되고 전송되는 테스트 데이터 비트는 모든 8개의 메모리 디바이스의 입력 데이터 래치,예를 들어, 입력 데이터 래치(51)에 인가되어 저장된다.

블럭 기록 테스트 동작에 대해서, 어드레스 신호와 공통 제어 신호(/WE, /RAS, /CAS, /G, 및 DSF)가 각 메모리 디바이스(21-28)에 테스터(20)에 의해 인가된다. 도시하지 않은 어떤 특정 메모리 디바이스에서는, 부가의 제어 신호가 사용 될 수 있다. 부가하여 입력 및 출력 데이터 신호(I/O)가 테스터(20)와 메모리 디바이스(21-28) 사이에 결합되어 있다. 개별 쌍의 입력 데이터와 출력 데이터 인입선은 테스터(20)와 메모리 디바이스(21-28) 사이에 접속되어 있다. 각 쌍의 입력 데이터와 출력 데이터 인입선중 하나의 인입선, 예를 들어 입력 데이터 인입선, 또는 핀(30)이 관련 메모리 디바이스, 예를 들어 메모리 디바이스(21)에 테스트 데이터 비트를 공급하는 데에 사용된다. 쌍의 인입선중 제 2의 인입선, 예를 들어 출력 인입선(127)이 메모리 디바이스(21)로부터 테스터(20)로 테스트 결과를 전송하는 데에 사용된다. 메모리 디바이스(21)만이 상세히 도시되고 있기 때문에, 메모리 디바이스(21)에 대하여 뒤이어 설명되고 있지만, 다른 메모리 디바이스도 동시에 유사하게 동작하게 된다.

메모리 장치(21-28)가 시험될 때, 이들은 모두 동시에 시험된다. 블럭 기록 시험 동작을 위해, 시험 데이터를 메모리 장치(21-28)에 기록하기 위한 두 가지 방법 또는 모드가 존재한다. 한 가지 방법은 블럭 기록 시험 모드이다. 두 번째 방법은 페이지 블럭 기록 시험 모드이다, 시험 데이터를 기록하는 두 가지 모드 각각에 대해, 단일 시험 데이터 비트가 개별적인 단일 입력 데이터 리드에 의해 시험기(20)로부터 각각의 장치(21-28)에 인가된다. 블럭 기록 시험 모드에서, 시험데이터 비트는 부분 열 어드레스에 의해 디코드된 행 및 열의 블럭에 동시에 기록된다. 부분 열 어드레스는 모든 메모리 장치(21-28)의 어레이 각각에 있는 선택된 행을 따라 기억 셀의 블럭을 액세스한다. 시험 데이터 비트는 선택된 블럭에 있는 모든 기억 셀로 동시에 기록된다.

도2를 참조하면, 블럭 기록 시험 동작이 서술될 것이다. 블럭 기록 시험 동작은 시험 기록 모드를 위한 특수한 설계를 사용한다. 내부적으로 발생된 신호인 블럭 기록 시험 신호 BWT가 인에이블되어 열 선택 제어 회로(47)에 인가될 때, 모든 기록 동작은 1992년 12월 12일 출원된 미국 특허출원 일련번호 제988,553호(TI-17379)에 기술된 타이밍과 같은 타이밍으로 다수의 열 어드레스에 기록하고, 도 3의 타이밍도로서 재생될 것이다. 이 타이밍은 미국 특허 제4,961,171호에 기술된 것과 같이 정상적인 블럭 기록 동작에 사용된 타이밍과 다르다.

도3의 블럭 기록 시험 동작을 위해, 행 액세스 스트로브 신호 /RAS와 열 액세스 스트로브 신호 /CAS 모두가 강하할 때, 블럭 기록 시험 신호 BWT가 인에이블되고, 특수한 기능 선택 신호 DSF가 비활성이 된다. 또한, 출력 인에이블 신호/G는 기록 사이클 동안 하이로 비활성이다. 행 액세스 스트로브 신호 /RAS는 로우로 활성으로 되고, 어드레스 버스(10)에 의해 시험기(20)로부터 도1의 어드레스 버퍼(11)로 행 어드레스를 래치한다. 행 어드레스가 행 어드레스 버퍼(11)에서 래치된 후, 한 세트의 행 인수가 행 인수 발생기(12)에 의해 어드레스로부터 디코드되어 각 어레이(31-46)에 있는 하나의 물리적 행을 명시한다. 행 인수 디코더(13)는 행 인수를 사용하여 각 어레이의 논리적 워드라인인 어떤 워드라인이 유효이어야 하는 지를 결정한다.

도3의 열 액세스 스트로브 신호 /CAS는 로우로 활성으로 되고 어드레스 버스(10)에 이해 시험기(20)로부터 입력된 열 어드레스를 도1의 열 어드레스 버퍼(14)로 래치한다. 도 3의 기입 인에이블 신호는 또한 기입 사이클을 의미하는 로우로 진행된다. 로우 어드레스 스트로브 신호가 강하하자마자 컬럼 어드레스는 디코드되도록 스타트한다. 컬럼 어드레스 스트로브 신호가 강하되는 경우에, 컬럼 어드레스는 래치되고 디코드된다. 열 어드레스가 유효하면, 열 팩터 발생기(15)에서 발생된 팩터 집합은 인가된 어드레스를 열 팩터 디코더(16)를 통해 논리 어드레스 온-칩으로 디코드한다. 논리 어드레스는 어레이(31 내지 46)에서 열 어드레스의 물리적인 위치를 나타낸다.

도 2를 참조해 보면, 도 1의 어레이(3)의 열 디코딩 회로 중 일부에 대한 장치가 도시되어 있다. 도 2에는 열 선택 제어 회로(47), 데이터 트랜스퍼 레이트 및 국부 입력/출력 라인을 포함한 센스 증폭기 뱅크(131), 및 기록 멀티플렉서(71)가 도시되어 있다. 도 2의 장치는 열 어드레스 디코딩의 최종 부분을 수행한다.

블럭 기록 테스트 모드 동작의 경우, 블럭 기록 테스트 신호 BWT가 인에이블된다. 열 어드레스의 최상위 비트는 열 131.1 내지 131.64의 64개 블럭으로부터 열 중 한 그룹 또는 블럭을 선택하도록 64의 1 코드 워드로 디코드된다. 열 블럭 중 단지 두개만을 도시하고 있다. 다른 것은 열 131.1 및 131.64의 블럭간의 일련의 도트를 표현하고 있다. 열 131.1의 블럭만이 상세히 도시되어 있다. 다른 열 블럭은 부분적으로 서로 다르게 디코드된 열 어드레스에 의해 선택되는 것을 제외하고는 동일하게 배열된다. 일례의 목적상, 상세히 제공된 131.1의 블럭은 열 어드레스에 의해 선택된다. 열 선택 리드(48)상의 활성 신호는 국부 입력/출력 라인과 열 131.1의 선택된 블럭에 관련된 각 센스 증폭기 SA의 입력 단자 사이의 트랜스퍼 게이트를 인에이블시킨다. 이들 센스 증폭기 SA는 리드(49)상의 감지/이퀄라이즈 신호에 의해 감지하도록 인에이블된다. 리드(49)상의 감지/이퀄라이즈 신호는 도시되지 않은 장치 내부에 있는 논리에 의해 발생된다. 열 131.64의 블럭은 디코드된 부분 열 어드레스가 리드(29)상에 열 선택 신호를 제공할 때 선택된다.

또, 블럭 기록 테스트 모드 동작의 경우에 열 선택 제어 회로(47)는 블럭 기록 테스트 신호 BWT에 응답한다. 임의 블럭 기록 테스트 모드 동작시 열 선택 제어 회로(47)는 열 어드레스의 최하위 비트 A0 및 A1을 무시하여 모두 4개의 열 선택 제어 리드(301-304) 상에 활성 신호를 생성한다. 이들 활성 신호는 열의 블럭 전체를 가로지르는 지역 입력/출력 라인과 증폭기(360) 사이의 전이 게이트(39) 모두를 인에이블한다.

도 1A 및 도 1B를 다시 참고하면, 메모리 디바이스에 기록될 테스트 데이터 비트는 테스터(20)에 의해 생성되어 모든 입력 데이터 리드를 통해 각 메모리 디바이스(21-28)로 병렬 전송된다. 테스트 데이터 비트는 입력 데이터 래치(51)에 래치된다. 로우로 가는 나중의 열 액세스 스트로브 신호또는 로우로 가는 기록 인에이블 신호는 테스트 데이터 비트 DATA IN을 테스터(20)로부터 도 1 의 메모리 디바이스(21)의 입력 데이터 래치(51)로 래치하기 위한 신호를 생성하는데 사용된다. 메모리 디바이스(21-28) 각각은 테스트 데이터 비트를 수신하여 유사한 입력 데이터 래치에 래치한다. 일단 데이터 비트가 입력 데이터 래치(51)에 래치되면, 이 비트는 멀티플렉서(17)와 증폭기(70)를 통해 데이터-인/기대 데이터 리드(68)에 공급된다. 이 신호 데이터 비트는 각 어레이(31-46)의 열 어드레스의 블럭에 기록하는데 사용된다.

메모리 디바이스(21)는 테스트용으로 특별 배치된다. 예를 들어, 입력 데이터 래치(51)는 멀티플렉서(17)를 통해 증폭기(70)의 입력에 접속된 출력 리드를 구비하는데, 이 입력은 16개의 기록 멀티플렉서(71-86) 각각의 테스트 데이터 입력으로 가기 위해 짧은 병렬 브랜치로 분할되는 공통 데이터-인/기대 데이터 리드(68)를 통해 입력 데이터 래치(51)로부터의 텍스트 데이터 비트를 구동한다. 다른 입력 데이터 래치(예컨대 52(도시되지 않음)-66)는 이들 다른 입력 데이터 래치 각각이 텍스트 데이터 비트를 단지 하나의 기록 멀티플렉서에 공급하므로 증폭기(70)와 유사한 증폭기를 구비하지 않는다. 유리하게도 공통 데이터-인/예기 데이터 리드(68)는 메모리 장치(21)를 횡단하여 루트된 다수의 데이터-입력 리드를 필요로 하는 임의 장치에서 요구되는 것보다 작은 면적의 장치를 요구한다.

도 1B에서 단지 기록 멀티플렉서(71 및 86)만이 도시되어 있다. 다른 14개의 기록 멀티플렉서는 기록 멀티플렉서(71 및 86) 사이에 위치된 일련의 도트로 표현된다. 기록 멀티플렉서의 테스트 데이터 입력 모두 멀티플렉서(71 내지 86)의 좌측상에 위치된다. 이들 입력은 멀티플렉서 각각에 인가되는 블럭 기록 테스트 신호BWT에 의해 선택된다.

도 2를 다시 참조하기로 한다. 테스트 데이터 비트가 기록 멀티플렉서(71)에 인가되고 트랜스퍼 게이트(39)가 인에이블되는 동안 단일의 테스트 데이터 비트는 기록 멀티플렉서(71), 판독/기록 증폭기(360), 및 모든 트랜스퍼 게이트(39)를 통해 국부 입력/출력 라인에 전달된다. 모든 국부 입력/출력 라인상의 테스트 데이터 비트는 열 131.1의 블럭의 인에이블된 센스 증폭기 SA 각각에 의해 감지되어 4개의 비트 라인 쌍 BL,에 직접 인가되어진다. 선택된 행과 열 그룹의 비트 라인 중 선택된 쌍의 교차부에 위치된 기억 셀의 블럭은 테스트 데이터 비트를 수신하여 기억한다. 기억 셀의 선택된 블럭은 도시되지 않았다.

도 1을 다시 참조해 보면, 데이터 래치(51)로부터의 테스트 데이터 비트는 선택된 행에서 어드레스되어 선택되어진 기억 셀에 데이터를 중복 기록한다. 기록된 열 위치의 수는 장치에서 이용 가능한 열 어드레스의 수에 의해 정해진다. 표본의 블럭 기록 테스트 모드의 경우, 각 어레이마다 단일 블럭을 어드레스하는데 이용된다.

4개의 열 어드레스가 센스 증폭기 뱅크(131 내지 146)는 기록 동작 동안 활성화될 때, 초기에는 각각의 기억 셀의 종래 상태를 증폭시키지만, 기록 사이클이 블럭 기록 테스트 BWT 모드 사이클이므로, 데이터 래치(51) 내의 테스트 데이터 비트가 기록 증폭기(71)를 통해 선택된 블럭 내의 모든 열 어드레스 내로 인가되어진다.

컬럼 선택 제어 회로(47)는 컬럼 어드레스 비트 A0 및 A1 및 컬럼 마스크를무시하여 모든 컬럼 선택 제어 라인을 활성화시킨다. 데이터 래치(51) 내의 테스트 데이터 비트의 상태는 컬럼 팩터 디코더(16)에 의해 디코드된 전체 블럭의 컬럼 어드레스에 인가된다. 어레이(31-46)내의 선택된 저장 셀의 이전 상태는 기록 멀티플렉서(71-86)로부터의 데이터 테스트 비트에 의해 중복 기록된다.

테스트-특수 기능 설계

페이지 블럭 기록 테스트 모드에서, 모든 메모리 디바이스(21-28)의 각 어레이 내의 단일 로우가 어드레스되고 선택되며, 테스트 데이터 비트가 선택된 로우를 따라 일련의 컬럼 어드레스 블럭 내로 기록된다. 로우가 한번 어드레스되며, 로우가 선택되어 있는 상태에서 다중 부분 컬럼 어드레스가 연속적으로 액세스된다.

도 1A 및 1B의 구조에서는 페이지 블럭 기록 테스트 모드가 또한 사용될 수 있다. 도 4에 도시된 바와 같이, 페이지 모드 사이클에서, 로우 어드레스 스트로브/RAS가 하강하여 로우 어드레스를 래치하지만, 컬럼 어드레스 스트로브 신호 /CAS는 반복적으로 로우 및 하이로 될 수 있다. 컬럼 어드레스 스트로브 신호 /CAS가 하강할 때마다, 새로운 컬럼 어드레스가 액세스된다. 로우는 로우 어드레스 스트로브 신호 /RAS가 사이클의 초기에 하강되면 그것이 동일한 래치 데이터를 유지하고 있기 때문에 동일하게 유지된다. 로우 어드레스는 오직 한번 디코드되기 때문에, 컬럼 어드레스만이 각각의 새로운 저장 위치에 대해 디코드되어야 하기 때문에 임의로 선택된 컬럼 어드레스 블럭이 보다 빨리 액세스될 수 있다. 페이지 블럭 기록 테스트 모드는 단일 로우 상에 선택 블럭을 임의로 기록하는데 사용될 수 있다.

도 4를 참조하면, 페이지 블럭 기록 테스트 모드 동작 중의 도 1A 및 1B의 구성에 대한 타이밍도를 도시되어 있다. 출력 인에이블 신호 /G는 비활성 하이이다. 도시된 바와 같이, 로우 어드레스는 로우 어드레스 스트로브 신호 /RAS가 로우로 됨에 따라 메모리 디바이스 내에 래치된다. 제1 열 어드레스는 먼저 저로 되는 열 억세스 스트로브 신호에 응답하여 메모리 장치로 래치된다. 기입 인에이블 신호는 기입 동작을 표시하도록 저로 된다. 테스트 데이터 비트 열 억세스 스트로브 신호또는 기입 인에이블 신호중의 나중 것이 먼저 로우로 갈 때 입력 데이터 리드(30)상에서 유효한 테스트 데이터 비트는 메모리 장치(21)의 입력 데이터 래치(51)내로 래치되고, 다음에 어레이(31-46)내에, 예를 들어, 각각의 어레이(31-36)에 4 개씩 있는 64개의 저장 셀에 저장된다.

블럭 기입 테스트 모드에서, 블럭 기입은 모든 기입 사이클 중에 발생한다. 도 3 및 도 4의 타이밍도에 도시한 바와 같이, 정상 기입(행 및 열 억세스 스트로브 신호및의 하강 중에 저인 DSF)은 블럭 기입 테스트 BWT 신호가 인에이블되는 한 여전히 블럭 기입을 발생시킬 것이다.

열 어드레스 스트로브 신호가 제 2 시간에 저로 될 때, 입력 데이터 리드(30)상의 다른 테스트 데이터 비트는 메모리 장치의 데이터 래치(51)내로 래치되고, 다음에 16개의 어레이의 각각의 4개의 저장 셀의 제 2 어드레스된 블럭에서 어레이(31-46)내에 저장된다. 이들 제 2 어드레스된 저장 셀은 제 1 어드레스된 저장 셀이 제 2 열 어드레스에 의해 제어되는 임의의 열 어드레스에 있는 것과 동일한 행에 있게 된다. 테스트 페이지 블럭 기입 테스트 모드 동작의 이 설계에서, 테스터는 한 번만 행 어드레스를 선택하고 다음에 다수의 열 어드레스를 선택함으로써 어레이의 단일 행의 저장 셀의 선택된 블럭 내로 일련의 테스트 데이터 비트를 기입한다.

테스트 모드-판독의 설계

도 1A 및 도 1B의 구성의 테스트 동작을 완료하기 위해서, 어레이(31-46)의 각각에 기입된 데이터는 판독되어야 한다. 이것은 후속 사이클에서 달성될 수 있다. 어레이(31-46))의 각각에 저장된 테스트 데이터 비트는 한 번에 모든 어레이로 부터 판독된다. 디바이스(21) 내에서 판독 출력된 테이터 비트의 모두는 테스터(20)에 의해 리드(30), 데이터 래치(51), 멀티플렉서(17), 증폭기(70), 및 비교 회로(110)에 직접 연결된 데이터-인/기대 데이터 리드(68)를 통해 가해진 기대 데이터 비트와 비교된다. 비교 회로(11)는 디바이스(21)의 감지 증폭기 뱅크(131-146)의 각각으로부터 판독 출력된 데이터를 또한 수신한다. 비교 회로(110)는 이미 언급된 특허 출원 일련 번호 <988,553>에 개시된 비교 및 공통 라인 회로와 같이 배치될 수 있다. 각각의 비교의 결과는 라인(217)을 통해 출력 멀티플렉서(111)로 전송된다.

도5를 참조하여 테스트 판독 출력 작동을 설명한다. 테스트 판독 작동을 시작하기 위해 테스트 신호 BWT가 인에이블되고 기입 인에이블 신호가 인액티브 하이(INACTIVE HIGH)로 된다. 로우 및 칼럼 어드레스는 로우 엑세스 스트로브 신호및 컬럼 엑세스 스트로브 신호에 응답하여 개별 로우 및 컬럼 어드레스 버퍼 내로 래치된다. 신호 DSF 는 주의할 필요가 없다. 테스트 데이터 비트와 비슷한 기대 데이터 비트는 도1의 테스터(20)로부터 입력 리드(30)를 통해 입력 데이터 래치(51)로 가해지고 컬럼 엑세스 스트로브 신호의 하강 에지상에서 래치된다. 도 5에 도시된 것이 설명되었지만 기대 데이터 비트는 로우 엑세스 스트로브 신호가 하 강할 때 입력 데이터 래치(51)내로 래치될 수 있다. 도 1B의 입력 데이터 래치(51)로부터 기대 데이터 비트는 멀티플렉서(17)를 통해 패스하고 증폭기 (70)에 의해 증폭되고 공통 데이터-인/기대 데이터 리드(68) 및 짧은 병렬 브랜치에 의해 기입 멀티플렉서(71-86)로 및 비교 회로(110)의 입력으로 팬 아웃(fan out)된다. 출력 인에이블 신호는 유효 데이터가 출력 버퍼(171)의 입력에 도달했을 때 컬럼 엑세스 스트로브 신호가 출력 버퍼(171-186)를 인에이블하기 위해 로우로 진행하는 시간 전후에서 액티브 로우로 진행한다.

기입 인에이블 신호의 하이 상태는 기입 멀티플렉서(71-86)로부터 기대 데이터 비트를 수신하는 것으로부터 감지 증폭기 뱅크(131-146)를 디스에이블한다. 컬럼 액세스 스트로브 신호가 로우 레벨로 떨어지면, 비록 블록 라이트 테스트 모드 사이클을 사용하여 다수의 비트들이 저장되었다 하더라도 그 신호가 어드레스한 어레이들(31-46) 각각에 저장된 테스트 데이터 비트가 그 각각의 감지 증폭기 뱅크(sense amplifier bank)들(131-146)로 독출(read out)된다. 어레이들(31-46) 각각에 공통 테스트 데이터 비트가 기록되었다 하더라도, 디바이스의 제조 중생긴 흠집 또는 결점 때문에, 사실상 모든 어레이들은 선택된 어드레스에서 같은 비트 상태를 저장할 수 없다. 만약 다른 어레이들(31-46)의 공통으로 어드레스된 비트 위치에서 저장된 비트들 중 하나 이상이 다른 상태로 있다면, 테스트 독출 동작의 결과로서 검출될 제조 또는 논리 폴트(fault)가 있다. 각 어레이로부터 읽힌 비트의 상태가 무엇이든, 관련 감지 증폭기가 검출하여 비교기 회로(110)로 전송한다.

도 6에서 볼 수 있듯이, 도 1B의 비교기 회로(110)의 동작을 기술한 진리표를 생각해 보자. 리드들(201-216) 상의 모든 입력 신호들이 기대된 데이터 비트와 같을 때, 비교기는 라인(217) 상에 기대된 데이터와 같은 신호를 발생한다. 만약 리드들(201-216) 상의 임의의 입력 신호가 기대된 데이터 비트와 다르다면, 기대된 비트의 반전이 라인(217)을 통해 출력 멀티플렉서(111)로 전송된다. 리드들(201 및 216)만이 도시되어 있다. 다른 리드들은 리드들(201 및 216) 사이에 일련의 점들로 표현되어 있다.

다음 도 7을 보면, 도 1B의 출력 멀티플렉서(111)의 함수에 대한 진리표가 도시되어 있다. 출력 멀터플렉서(111)는 출력 데이터 리드 또는 핀(127)을 통하여 디바이스 테스터(20)에 접속된 출력 버퍼(171)와 결합되는 곳에서 단 한 번 디바이스(21) 상에 위치한다. 멀티플렉서(111)의 출력을 위한 두 개의 데이터 입력과 하나의 제어 입력이 있다. 리드(210)상의 데이터 입력은 뱅크(131)내의 감지 증폭기들 중 선택된 것의 상태를 제공한다. 리드(217) 상의 다른 데이터 입력은 블록 라이트 테스트 신호 BWT가 인에이블된 때의 비교 결과 또는 블록 라이트 테스트 신호BWT가 디스에이블된 때의 정상 동작 중 비교기 회로(110)로부터의 무관(DON'T CARE) 조건을 나타낸다.

출력 멀티플렉서(111)의 동작을 고려해보자. 블럭 기입 테스트 신호(BWT)가 인에이블이면, 뱅크(131)의 센스 증폭기의 선택된 한 개의 상태는 출력 멀티플렉서(111)의 출력에 영향을 미침이 불가능하다. 그러므로, 도6의 진리표는 리드(201) 상의 센스 증폭기로부터 입력에 대해 "돈 캐어" 상태를 도시한다. 또한 블럭 기입 테스트 신호(BWT)가 인에이블이 되었을 때, 리드(217) 상의 데이터의 상태는 리드(112) 상의 출력 멀티플렉서(111)의 출력 상태를 결정한다. 출력 멀티플렉서(111)의 이러한 출력 상태는 비교기 회로(110)의 출력의 상태에 좌우된다. 예를 들면, 모든 어레이(31-46)로부터 인가된 비교기 회로 입력이 데이터-인/기대 데이터 리드(68) 상의 기대 데이터 비트와 모두 일치하는 경우, 리드(112) 상의 멀티플렉서(111)의 출력 상태는 데이터-인/기대 데이터 리드(68) 상의 기대 데이터 비트와 일치한다. 선택적으로, 어레이(31-46) 중의 하나 또는 그 이상으로부터 비교기 회로 입력 데이터가 데이터-인/기대 데이터 리드(68) 상의 기대 데이터 비트와 일치하지 않는 경우, 리드(112) 상의 멀티플렉서(111)의 출력 상태는 데이터-인/기대 데이터 리드(68) 상의 기대 데이터 비트의 반전값이다.

리드(112) 상의 멀티플렉서(111)로부터의 출력 신호는 출력 버퍼(171)내로 래치된다. 출력 버퍼(171)에 의해 증폭된 이러한 출력 신호는 다음으로 출력 리드(127)를 통해 테스터(20)의 입력/출력 단자로 전송된다.

블럭 기입 테스트 신호(BWT)가 인에이블되는 경우, 테스터(20)로 전송되는테스트 결과 신호는 기대 데이터 비트와 동일하며, 어레이(31-46)로부터의 모든 판독 테스트 비트가 기대된 데이터 비트와 일치하는 경우, 또는 판독 테스트 비트의 하나 또는 그 이상이 기대된 데이터 비트와 일치하지 않는 경우의 기대 데이터의 반전값이다. 다른 메모리 장치(22-28)로부터 유사하게 전송된 정보와 함께 메모리 장치(21)로부터 테스터(20)로 전송된 이러한 테스트 결과 신호는 장치(21-28)내에서 검출된 결함에 대해 분석된다.

분석 결과는 테스터(20)에 저장하여 사용할 수 있는 양호한 디바이스는 계속해서 통과시키고, 어떤 디바이스는 상용 전에 보수하고, 또는 어떤 디바이스는 상용되지 못하도록 폐기하게 된다.

데이터 처리 시스템에서의 정규 동작

다시 한번 도 1A 및 1B를 참조하여 설명하면, 메모리 디바이스(21)는 도 1A의 테스터(20)에서 테스트되지 않을 경우에는 정규 동작 모드에서 동작될 수 있다. 정규 동작 모드에서의 메모리 디바이스(21)는 테스터(20)가 아닌 마이크로프로세서(도시 안됨)와 상호 접속되고, 블록 기록 테스트 신호(BWT)는 디스에이블된다. 마이크로프로세서로부터의 데이터 리드들은 메모리 디바이스(21)의 16개 입력 데이터 리드 각각에 접속된다. 이 리드들 상에서 입력 데이터는 입력 래치들(51-66) 각각 내로 래치된다. 이들은 도 1A 및 1B의 테스트 장치에 나타나는 것으로 표시되지만, 도 1A 및 1B에 도시된 나머지 다른 메모리 디바이스(22-28) 중 어느 것도 마이크로프로세서에 반드시 접속되어야 하는 것은 아니다.

메모리 디바이스(21)에 대한 정규 기록 동작에 있어서는 다른 데이터 비트가입력 데이터 래치(51-66) 각각에 내에 래치될 수 있고, 각 데이터 비트는 별도의 회로 경로를 횡단하여 관련 기록 멀티플렉서(71-86) 중 어느 하나의 우측 입력부로 공급된다. 데이터 비트들은 열 어드레스 스트로브 신호()나 기록 인에이블 신호() 중 늦은 것이 도달할 때에 데이터 래치(51-66)에서 래치된다. 따라서 다른 데이터가 멀티플렉서(71-86)를 통해서 전송될 수 있다. 블록 기록 테스트 신호(BWT)는 디스에이블되기 때문에 기록 멀티플렉서(71-86)의 우측 입력부들에 인가된 이들 데이터 비트는 기록 멀티플렉서(71-86)에 의해서 감지 증폭기(131-146) 뱅크 내의 선택된 감지 증폭기(SA)로 전송된다. 행 및 열 어드레스 모두가 지정되고, 각 어레이의 기억 셀의 행이 감지 증폭기의 관련 뱅크에 접속된다. 데이터 비트는 각자의 어레이(31-46)의 어드레스된 기억 셀들 내에 기록되어 그 내부에 저장 된다.

메모리 디바이스(21)가 정규 동작중일 때에는 증폭기(70)는 인에이블되지 않는다. 리드(68) 상태는 메모리 디바이스(21)가 블록 기록 테스트 모드에서 동작되지 않는 경우에 접지로 유지된다. 즉, 블록 기록 테스트 신호(BWT)가 디스에이블 된다.

정규 판독 동작시에는, 이들 저장된 서로 다른 데이터 비트들은 몇 개의 어레이(31-46) 각각의 어드레스된 저장 위치에서 각자의 감지 증폭기 뱅크(131-146)로 판독되어질 수 있다. 감지 증폭기 뱅크(131-146) 각각으로부터 상태는 각자의 출력 버퍼(171-186)와 출력 데이터 리드를 통해서 마이크로프로세서로 전송된다.16개의 출력 버퍼(171-186)가 있지만 출력 버퍼(171, 186)만 도시되어 있다. 다른 14개의 출력 버퍼는 출력 버퍼(171)와 출력 버퍼(186) 사이에 일련의 점선으로 표시되어 있다.

다시 한번 출력 멀티플렉서(111)는 유리한 동작 특성을 제공한다. 도 7의 진리표에 도시된 바와 같이, 정규 동작 중에서는 블록 기록 테스트 신호(BWT)는 디스에이블되고, 리드(217) 상의 비교기 신호를 차단시킨다. 따라서, 비교기 회로(110)로부터의 신호 레벨은 돈트 캐어(DON'T CARE) 상태이다. 마이크로프로세서-메모리 디바이스 구성에서는 테스터가 없기 때문에 예상되는 데이터 비트가 없다. 리드(112)에서 생긴 출력 신호는 리드(201)에서 생길 때에 감지 증폭기 중 선택된 것으로부터의 판독 데이터 신호와 동일하다.

정상, 즉 비 BWT 모드에서는, 블록 기록 레지스터(91-106)에 후속 메모리 주기에서 사용될 데이터를 로드시키는데는 주기가 이용된다. 도 8에 도시된 바와 같이, 신호(DSF)가 로우 액세스 스트로브 신호()의 도달 시에 액티브 로우 상태에 있는 경우와 열 액세스 스트로브 신호()의 도달 시에 액티브 하이 상태있는 경우에는 비 BWT 블록 기록 주기가 생기게 된다.

블록 기록(BW)이 인에이블되면, 단일의 데이터 비트가 어레이(31-46) 각각 내의 동일 블록 어드레스에 기록 및 저장된다. 블럭 기입 사이클에서, 로우 및 컬럼 어드레스는 저장 셀의 특정한 로우와 부분 컬럼 어드레스에 의해 선택된 센스 증폭기의 블럭을 작동시키도록 특정화된다. 기입 인에이블 신호가 액티브 로우일 때, 어레이들의 각각(31-46)과 각각 관련된 모든 센스 증폭기 뱅크(131-146)가 인에이블된다. 컬럼 어드레스에 의해 선택된 센스 증폭기들은 BW 래치(91) 등과 같은 BW 래치에 저장된 인가된 입력 데이터 비트의 상태로 구동된다. 컬럼 디코드 체인은 컬럼 어드레스의 최상위 비트를 디코드한다. 이것이 컬럼 어드레스의 부분 디코드이다. 부분적으로 디코드된 어드레스는 센스 증폭기 뱅크(131-146) 내의 센스 증폭기 SA 블럭을 액세스한다. 센스 증폭기 SA의 액세스된 그룹, 혹은 블럭은 어레이의 각각(31-46) 내에 일정한 컬럼 어드레스 경계부에 있다. 도 2의 리드 48 및 29와 같이 64개 리드 중 1개의 리드의 인에이블 신호로 표시되는 디코드된 부분 컬럼 어드레스는 컬럼의 블럭중 어느 것이 국부 입력/출력 라인에 접속된 센스 증폭기(SA)를 갖고 있는지를 결정한다. 블럭 기입 BW 모드 동안, 컬럼 선택 제어 회로(47)로부터의 일부 또는 모든 출력이 블럭 기입 마스크에 의해 결정되는 바와 같이 기입 동작이 발생할 때 액티브 하이이다. 이어서 컬럼 선택 제어 회로(47)는 MUX(17-19)를 통해 BW 래치로부터 인가된 데이터 비트가 센스 증폭기(131-146)의 각 뱅크의 선택된 블럭의 국부 입력/출력 데이터 라인을 구동시키고 각 어레이(31-46)의 저장 셀의 선택된 블럭에 데이터를 오버라이트(overwrite)한다. 예를 들어, 도2의 4개의 국부 입력/출력 데이터 쌍(311-314)이 센스 증폭기(SA)의 각 뱅크에 포함되어 있다고 가정하자. 인가된 데이터 비트는 관련된 어레이의 4개의 어드레스된 저장 셀에 기입될 수 있다. 인가된 데이터 비트의 상태들은 어드레스된 비트 위치의 그룹에 있는 어레이 각각(31-46)으로 기입되고 향후 사용을 위해 저장된다. 이것은 1 기입사이클 동안 16개의 어레이 각각(31-46)에 있는 4개의 어드레스된 저장 셀로 인가된 데이터 비트를 기입할 수 있는 능력, 즉 블럭 기입 특징을 제공한다.

블럭 기입 BW 동작시에, 블럭 기입 기능은 미국 특허 제4,961,171호에 개시된 기입 마스크, 컬러 마스크 및 컬러 레지스터로 더 향상된다. 도 1의 16개의 입력 데이터 래치 각각(51-66)은 메모리 디바이스의 입력에 설치된 블럭 기입 레지스터(91-106) 중 관련된 레지스터를 갖는다. 도 1B에는 단지 4개의 블럭 기입 레지스터만 특정하게 도시되어 있다. 나머지는 일련의 도트로 표시되어 있다. 블럭 기입 레지스터(91-106)는 모든 입력 리드가 접속될 때 마이크로 프로세서와의 정상 동작 동안 사용된다. BW 래치(91) 내의 컬럼 레지스터용 데이터는 로드 BW 래치 신호에 의해 그 자체 사이클동안 로드된다. 각 마스크용 데이터는 로드 BW 래치 신호와 유사한 신호에 의해 매 블럭 기입 사이클동안 BW 래치(91)내의 기입 마스크 및 컬럼 마스크 레지스터 속으로 로드 될 수 있다. 또한, 연속적인 사이클에서 수회 동일한 기입 마스크 데이터를 사용할 수 있다. 기입 마스크 데이터는 어레이에 대한 국부 입력/출력 라인의 어드레스된 블럭 중 임의의 블럭에 대한 데이터가 어드레스된 메모리 셀로 기입되는지를 결정한다. 컬럼 마스크 레지스터에 포함된 컬럼 마스크 데이터는 블럭 기입 레지스터 중 어느 것이 컬럼 레지스터 내에 포함된 데이터의 인가를 위해 어드레스된 국부 입력/출력 데이터 라인에 접속되는지를 결정한다. 블럭 기입 레지스터가 접속될 때, 컬럼 레지스터에 저장된 데이터가 국부 입력/출력 데이터 라인 상에 배치되어 어드레스된 저장 셀로 초기화 센스 증폭기 데이터를 오버라이트한다. 컬럼 마스크 데이터가 국부 입력/출력 데이터 라인상에 접속되어 있지않으면, 어드레스된 저장 셀의 상태가 변경되지 않은 상태로 유지된다.

메모리 디바이스(21-28)의 약간 수정된 버전은 테스터(20)에 의해 효과적으로 테스트 될 수 있다. 이와 달리, 16개의 공통 입력/출력 데이터 접속이 테스터(26)와 메모리 디바이스(21)간에 이루어질 수 있다. 다른 16개의 입력/출력 접속 구성을 사용하면, 16개의 메모리 디바이스가 즉시 테스트될 수 있다. 메모리 디바이스(21-28)는 공통 입력/출력 데이터 핀을 개별적인 입력 데이터 핀 및 출력 데이터 핀으로서 대용하게 수정할 수 있다. 각 디바이스, 예를 들면 메모리 디바이스(21)가 공통 입력/출력 데이터 핀을 갖고 있는 한, 적절한 입력 데이터 멀티플렉서, 및 적절한 출력 데이터 멀티플렉서가 테스트 과정의 기술된 설계로서 사용될 수 있다.

장점

공통 데이터-인/예상 데이터 리드(68)와 칼럼 선택 제어 회로(47)를 사용하여된 메모리 디바이스의 스페이스 저장에 관하여, 설명된 블록 기록 테스트 모드 배열이 종래의 병렬 블록 기록 테스트 모드 배열에 비해 훨씬 유리한 이점을 갖는다. 대부분의 칼럼 선택 회로는 블록 기록 특성을 통합하는 임의의 메모리 디바이스의 정규 부분이다. 하지만, 칼럼 선택 제어 회로(47)는 블록 기록 네스트 모드로 작동하도록 변경되고 있다. 소형 디바이스 스페이스 요건은 유리한 병렬 기록/판독 테스트가 디바이스에 따른 최소 비용으로 실행되고, 필요한 테스트 시간을 줄일 수도 있다는 것을 의미한다.

상술한 설명은 복수의 분리 입/출력 데이터 리드를 갖는 메모리 디바이스의배치 및 동작과, 복수의 공통 입/출력 리드를 갖는 메모리 디바이스의 배치 및 정규 동작을 포함한다. 테스트하는 것은 다른 유형의 메모리 디바이스에 대해서도 신속하고 효과적으로 수행될 수 있다. 복수의 분리 또는 공통 입/출력 리드를 각각 갖는 다수의 메모리 디바이스는 단일 테스터(20)에 의해 동시 테스트될 수 있다. 설명된 메모리 디바이스 배치 및 테스트 방법의 주된 문제점과 명백한 다른 문제점은 수반되는 특허 청구의 범위 내에서 고려해 볼 수 있다.

Claims (20)

1. 집적 회로 메모리 디바이스에 있어서,

   다수의 입력/출력 핀,

   다수 어레이의 어드레스 가능한 저장 셀,

   상기 어레이의 저장 셀 각각의 어드레스된 저장 셀 내에 저장하기 위해 상기 핀 중의 하나를 통해 인가되는 시험 데이터 비트의 다수개의 복사본(copies)들을 공통 데이터 입력 리드를 통해 인가하기 위한 기록 회로,

   예상된 데이터 비트를 수신하기 위해 공통 데이터 입력 리드를 포함하는 회로, 및

   상기 어레이의 저장 셀의 각각의 어드레스된 저장 셀로부터의 상기 저장된 시험 데이터 비트와 예상된 데이터 비트 간의 비교 결과를 판독하기 위한 판독 회로를 구비하되,

   상기 기록 회로는 상기 각각의 어레이 내의 다수 열 어드레스 위치에 동시 기록하기 위해 상기 공통 데이터 입력 리드에 의해 상기 시험 데이터 비트를 인가하도록 배열되는 것을 특징으로 하는 집적 회로 메모리 디바이스.
2. 제1항에 있어서,

   상기 기록 회로는 상기 각각의 어레이 내의 다수 열 어드레스 위치에 상기 시험 데이터 비트를 동시에 기록하기 위해 상기 어레이의 단일 행을 액세스하기 위한 행 어드레스 회로와 내부 데이터 라인의 한 블럭을 액세스하기 위한 열 어드레스 회로를 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
3. 제2항에 있어서,

   상기 판독 회로는 상기 각각의 어레이 내의 다수의 열 어드레스 위치 중의 하나로부터의 상기 저장된 시험 데이터 비트를 판독하기 위해 상기 어레이의 단일 행을 액세스하기 위한 행 어드레스 회로와 개별적인 내부 데이터 라인을 액세스하기 위한 열 어드레스 회로를 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
4. 제3항에 있어서,

   상기 판독 회로는 상기 저장된 시험 데이터 비트를 예상된 데이터 비트와 비교하기 위한 비교기 회로를 더 포함하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
5. 제4항에 있어서,

   상기 입력/출력 핀은,

   입력 데이터 비트를 전송하기 위한 다수의 분리 핀 및

   출력 데이터 비트를 전송하기 위한 다수의 분리 핀을 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
6. 제4항에 있어서,

   상기 입력/출력 핀은 다수의 핀이며, 상기 각 핀은 입력 및 출력 데이터 비트를 전송하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
7. 제1항에 있어서,

   상기 판독 회로는 상기 각각의 어레이 내의 다수 열 어드레스 위치 중의 하나로부터의 상기 저장된 시험 데이터 비트를 판독하기 위해 상기 어레이의 단일 행을 액세스하기 위한 행 어드레스 회로와 개별적인 내부 데이터 라인을 액세스하기 위한 열 어드레스 회로를 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
8. 제1항에 있어서,

   상기 판독 회로는 상기 각각의 어레이 내의 다수 열 어드레스 위치 중의 하나로부터의 상기 저장된 시험 데이터 비트를 판독하기 위해 상기 어레이의 단일 행을 액세스하기 위한 행 어드레스 회로와 개별적인 내부 데이터 라인을 액세스하기 위한 열 어드레스 회로를 구비하며,

   상기 판독 회로는 상기 판독된 저장 시험 데이터를 예상된 데이터 비트와 비교하기 위한 비교기 회로를 더 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
9. 제1항에 있어서,

   상기 입력/출력 핀은 다수의 분리 입력 데이터 핀, 및

   다수의 분리 출력 데이터 핀을 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
10. 제1항에 있어서,

    상기 입력/출력 핀들은 다수의 핀이며, 상기 각 핀은 입력 및 출력 데이터 비트를 전송하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
11. 집적 회로 메모리 디바이스에 있어서,

    다수의 입력/출력 핀,

    다수의 어드레스 가능한 저장 셀의 어레이,

    단지 하나의 행 액세스 동작과 복수의 열 액세스 동작을 통해 어드레스 가능한 저장 셀들의 어레이들 각각에서의 선택된 행을 따라 복수의 어드레스된 저장 셀에 저장하기 위해 상기 입력/출력 핀 중 하나를 통해서 수신된 시험 데이터 비트의 복수 복사본을 공통 데이터 입력 리드를 통해 제공하는 페이지 모드 기록 회로,

    공통 데이터 입력 리드를 구비하며 예상된 데이터 비트를 수신하는 회로, 및

    어드레스 가능한 저장 셀들의 어레이들 각각에서의 선택된 행을 따라 상기 어드레스된 저장 셀들로부터의 상기 저장된 시험 데이터 비트를 판독하는 판독 회로를 포함하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
12. 제11항에 있어서,

    상기 기록 회로는 상기 어레이들 각각에 있는 다수의 열 어드레스 위치에 상기 시험 데이터 비트를 동시에 기록하기 위해 상기 어레이들의 단일 행을 액세스하기 위한 행 어드레스 회로와 내부의 데이터 라인들의 블럭을 액세스하는 열 어드레스 회로를 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
13. 제12항에 있어서,

    상기 판독 회로는 상기 어레이들 각각에 있는 다수의 열 어드레스 위치 중 한 위치로부터의 상기 저장된 시험 데이터 비트를 판독하기 위해 상기 어레이들의 단일 행을 액세스하기 위한 행 어드레스 회로와 개별적인 내부 데이터 라인을 액세스하기 위한 열 어드레스 회로를 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
14. 제13항에 있어서,

    상기 판독 회로는 상기 저장된 시험 데이터를 예상된 데이터 비트와 비교하기 위한 비교기 회로를 더 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
15. 제14항에 있어서,

    상기 입력/출력 핀들은,

    입력 데이터 비트를 전송하기 위한 다수의 분리 핀들, 및

    출력 데이터 비트를 전송하기 위한 다수의 분리 핀들을 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
16. 제11항에 있어서,

    상기 입력/출력 핀들은 다수의 핀이며, 상기 각 핀은 입력 및 출력 데이터 비트를 전송하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
17. 제11항에 있어서,

    상기 판독 회로는 상기 어레이들 각각에 있는 다수의 열 어드레스 위치들 중 하나로부터의 상기 저장된 시험 데이터 비트를 판독하기 위해 상기 어레이들의 단일 행을 액세스하기 위한 행 어드레스 회로 및 개별적인 내부 데이터 라인을 액세스하기 위한 열 어드레스 회로를 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
18. 제11항에 있어서,

    상기 판독 회로는 상기 어레이들 각각에 있는 다수의 열 어드레스 위치들 중 하나로부터의 상기 저장된 시험 데이터 비트를 판독하기 위해 상기 어레이들의 단일 행을 액세스하기 위한 행 어드레스 회로와 개별적인 내부 데이터 라인을 액세스하기 위한 열 어드레스 회로를 구비하며,

    상기 판독 회로는 상기 판독된 시험 데이터와 예상된 데이터 비트를 비교하는 비교기 회로를 더 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
19. 제11항에 있어서,

    상기 입력/출력 핀들은,

    다수의 분리된 입력 데이터 핀들, 및

    다수의 분리된 출력 데이터 핀들을 구비하는 것을 특징으로 하는 집적 회로 메모리 디바이스.
20. 제11항에 있어서,

    상기 입력/출력 핀들은 다수의 핀이며, 상기 각 핀은 입력 및 출력 데이터 비트를 전송하는 것을 특징으로 하는 집적 회로 메모리 디바이스.