JP2505571B2 - 記憶装置の診断方法 - Google Patents
記憶装置の診断方法Info
- Publication number
- JP2505571B2 JP2505571B2 JP1060473A JP6047389A JP2505571B2 JP 2505571 B2 JP2505571 B2 JP 2505571B2 JP 1060473 A JP1060473 A JP 1060473A JP 6047389 A JP6047389 A JP 6047389A JP 2505571 B2 JP2505571 B2 JP 2505571B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- write
- pipeline
- signal
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術(第4図〜第5図) 発明が解決しようとする課題 課題を解決するための手段(第1図) 作用(第1図) 実施例(第2図〜第3図) 発明の効果 〔概要〕 記憶装置の診断方法に関し, 従来のような内蔵テスタを用いることなく,簡単な構
成で記憶装置の診断が行えるようにすることを目的と
し,ダイナミック型RAMから成る記憶装置の診断を行う
記憶装置の診断方法において、前記記憶装置に対するリ
フレッシュをパイプライン処理で行うリフレッシュパイ
プラインと、前記リフレッシュパイプラインの出力側、
及び前記記憶装置に対しリード/ライトを行うためのリ
ード/ライト信号が伝送される外部信号ライン側の切り
替えを行うセレクタと、前記セレクタに対するセレクト
信号を生成するセレクト信号生成部と、前記セレクタの
出力側に接続され、前記記憶装置に対するリード/ライ
トをパイプライン処理で行うリード/ライトパイプライ
ンとを備え、 前記記憶装置の診断時には、セレクト信号生成部で生
成したセレクト信号により、セレクタをリフレッシュパ
イプラインの出力側が選択されるように切り替えて、リ
フレッシュパイプラインとリード/ライトパイプライン
とを接続し、リフレッシュ終了時にリフレッシュパイプ
ラインから出力される信号をリード/ライト信号と見な
して、リード/ライトパイプラインへ起動をかけること
により診断を行うように構成する。
成で記憶装置の診断が行えるようにすることを目的と
し,ダイナミック型RAMから成る記憶装置の診断を行う
記憶装置の診断方法において、前記記憶装置に対するリ
フレッシュをパイプライン処理で行うリフレッシュパイ
プラインと、前記リフレッシュパイプラインの出力側、
及び前記記憶装置に対しリード/ライトを行うためのリ
ード/ライト信号が伝送される外部信号ライン側の切り
替えを行うセレクタと、前記セレクタに対するセレクト
信号を生成するセレクト信号生成部と、前記セレクタの
出力側に接続され、前記記憶装置に対するリード/ライ
トをパイプライン処理で行うリード/ライトパイプライ
ンとを備え、 前記記憶装置の診断時には、セレクト信号生成部で生
成したセレクト信号により、セレクタをリフレッシュパ
イプラインの出力側が選択されるように切り替えて、リ
フレッシュパイプラインとリード/ライトパイプライン
とを接続し、リフレッシュ終了時にリフレッシュパイプ
ラインから出力される信号をリード/ライト信号と見な
して、リード/ライトパイプラインへ起動をかけること
により診断を行うように構成する。
本発明は記憶装置の診断方法に関し,更に詳しくいえ
ば,半導体記憶装置,例えばD−RAM(ダイナミック型R
AM)を使用した記憶装置に利用され,特に,構成の簡単
化を図った記憶装置の診断方法に関する。
ば,半導体記憶装置,例えばD−RAM(ダイナミック型R
AM)を使用した記憶装置に利用され,特に,構成の簡単
化を図った記憶装置の診断方法に関する。
第4図は,従来のD−RAMを用いた記憶装置の診断方
式のブロック図であり,第5図はそのタイミングチャー
トである。
式のブロック図であり,第5図はそのタイミングチャー
トである。
図において,1は記憶装置に対するリフレッシュをパイ
プライン処理で行うリフレッシュパイプライン,2は内蔵
テスタ(診断回路),4,7はAND,5,8はD−FF,9はセレク
タ,10は記憶装置に対するリード/ライトをパイプライ
ン処理で行うリード/ライトパイプラインである。
プライン処理で行うリフレッシュパイプライン,2は内蔵
テスタ(診断回路),4,7はAND,5,8はD−FF,9はセレク
タ,10は記憶装置に対するリード/ライトをパイプライ
ン処理で行うリード/ライトパイプラインである。
内蔵テスタ2には,SR型(セット,リセット型)フリ
ップフロップ3,6,D−FF5,AND4を設ける。
ップフロップ3,6,D−FF5,AND4を設ける。
また,リフレッシュパイプライン1には,例えば7個
のフリップフロップFF1〜FF7が設けられており,最後段
のFF7はリフレッシュ終了時に第5図(ト)のようなハ
イレベル信号「1」を出す。
のフリップフロップFF1〜FF7が設けられており,最後段
のFF7はリフレッシュ終了時に第5図(ト)のようなハ
イレベル信号「1」を出す。
通常のリードまたはライト時には,セレクタ9はMCU
(メモリ制御装置)からのR/W−GO信号が出力されるよ
うに切り替えられており,前記信号をR/W(リード/ラ
イト)パイプライン10へ送り,リード,またはライトが
行われる。
(メモリ制御装置)からのR/W−GO信号が出力されるよ
うに切り替えられており,前記信号をR/W(リード/ラ
イト)パイプライン10へ送り,リード,またはライトが
行われる。
次に,記憶装置(D−RAM)の診断をするには次のよ
うにする。
うにする。
先ず,SVP(サービスプロセッサ)よりテストモード信
号をセレクタ9に送り,テスト側に切り替える(MCUか
らのR/W−GOを断として,テスト側にする)。
号をセレクタ9に送り,テスト側に切り替える(MCUか
らのR/W−GOを断として,テスト側にする)。
次に,SVPより,R/W−GO(リード/ライト,ゴー)を内
蔵テスタ2へ送り,タイミングを作ってセレクタ9へ送
れば,セレクタ9はテスト側に切り替わっているから,R
/W−GO信号はそのままリード/ライトパイプライン10へ
送られて処理される。
蔵テスタ2へ送り,タイミングを作ってセレクタ9へ送
れば,セレクタ9はテスト側に切り替わっているから,R
/W−GO信号はそのままリード/ライトパイプライン10へ
送られて処理される。
この時,メモリとしてD−RAMを使っている場合は,
一定時間毎にリフレッシュをしなければならない。この
ため,リフレッシュが行われている時は,D−RAMに対し
てリードまたはライトは行うことができない。
一定時間毎にリフレッシュをしなければならない。この
ため,リフレッシュが行われている時は,D−RAMに対し
てリードまたはライトは行うことができない。
したがって,SVPから内蔵テスタ2へR/W−GOを送った
時,D−RAMに対してリフレッシュを行っていなければ,
そのままR/W−GOをリード/ライトパイプライン10へ送
ってリード/ライトが行われるが,もし,リフレッシュ
中であれば,内蔵テスタ2でタイミングをとり,リフレ
ッシュ終了後にリード/ライトを行う。
時,D−RAMに対してリフレッシュを行っていなければ,
そのままR/W−GOをリード/ライトパイプライン10へ送
ってリード/ライトが行われるが,もし,リフレッシュ
中であれば,内蔵テスタ2でタイミングをとり,リフレ
ッシュ終了後にリード/ライトを行う。
今,第5図(ロ)のようにリフレッシュゴー(REF−G
O)が来た場合,(ハ)のように,リフレッシュビジイ
(REF−BUSY)という信号を出し,リフレッシュを行う
ために必要な時間を確保し,その時間内に(イ)に示す
D−RAMへのリード/ライトゴー(R/W−GO)が来た場合
は,リフレッシュパイプライン1と内蔵テスタ2を用い
てリフレッシュビジイ終了後,(ハ)のようにリード/
ライトを行うタイミングをとり,リード/ライトパイプ
ライン10へ送り出してリード/ライトを行う。
O)が来た場合,(ハ)のように,リフレッシュビジイ
(REF−BUSY)という信号を出し,リフレッシュを行う
ために必要な時間を確保し,その時間内に(イ)に示す
D−RAMへのリード/ライトゴー(R/W−GO)が来た場合
は,リフレッシュパイプライン1と内蔵テスタ2を用い
てリフレッシュビジイ終了後,(ハ)のようにリード/
ライトを行うタイミングをとり,リード/ライトパイプ
ライン10へ送り出してリード/ライトを行う。
しかし,(イ)のR/W−GOが来た時,ビジーでなけれ
ば(ホ)のようにタイミングをとることなくリード/ラ
イトパイプライン10へ送出して起動をかける。
ば(ホ)のようにタイミングをとることなくリード/ラ
イトパイプライン10へ送出して起動をかける。
上記のような従来のものにおいては次のような欠点が
あった。
あった。
すなわち,テストを行うためにリード/ライトを行う
には,リード/ライトを行うタイミングを作る必要があ
り,このために内蔵テスタ(診断回路)が不可欠であっ
た。
には,リード/ライトを行うタイミングを作る必要があ
り,このために内蔵テスタ(診断回路)が不可欠であっ
た。
しかし,内蔵テスタは,構成が複雑で,かつ大型化す
る欠点があった。
る欠点があった。
本発明は,このような従来の欠点を解消し,従来のよ
うな内蔵テスタを用いることなく,簡単な構成で記憶装
置の診断が行えるようにすることを目的とする。
うな内蔵テスタを用いることなく,簡単な構成で記憶装
置の診断が行えるようにすることを目的とする。
第1図は本発明の原理図であり,以下,この図に基づ
いて本発明の原理を説明する。
いて本発明の原理を説明する。
先ず,SVP(サービスプロセッサ)のディスプレイよ
り,リード/ライトレジスタ,アドレスレジスタに情報
をセットしておく。
り,リード/ライトレジスタ,アドレスレジスタに情報
をセットしておく。
リフレッシュ中にテストモードオン(診断状態)にな
った場合,リフレッシュパイプライン1を通過してきた
信号が,リード/ライトパイプライン10へのリード/ラ
イトゴー信号となり,起動をかける。
った場合,リフレッシュパイプライン1を通過してきた
信号が,リード/ライトパイプライン10へのリード/ラ
イトゴー信号となり,起動をかける。
その際,各レジスタにセットしておいた情報も実行さ
れる。
れる。
このように,SVPからのリード/ライト信号は,テスト
モード信号によって診断状態と判断され,MCU(メモリ制
御装置)からのリード/ライトゴー信号を受け付けず
に、リフレッシュ終了時にリフレッシュパイプライン1
から出力される信号をリード/ライトゴー信号と見なし
てリード/ライトパイプライン10へ起動をかける。
モード信号によって診断状態と判断され,MCU(メモリ制
御装置)からのリード/ライトゴー信号を受け付けず
に、リフレッシュ終了時にリフレッシュパイプライン1
から出力される信号をリード/ライトゴー信号と見なし
てリード/ライトパイプライン10へ起動をかける。
すなわち,通常のD−RAMに対するリード/ライト時
は,セレクタ16が図示実線のようになっており,MCUから
のリード/ライトゴーはそのままパイプライン10に送ら
れ処理が行われる。
は,セレクタ16が図示実線のようになっており,MCUから
のリード/ライトゴーはそのままパイプライン10に送ら
れ処理が行われる。
これに対して,診断時はSVPよりテスト信号がセレク
ト信号生成部15に入る。
ト信号生成部15に入る。
セレクト信号生成部15では,セレクタ16に対してセレ
クト信号を出し,図示点線のように切り替える。
クト信号を出し,図示点線のように切り替える。
このような診断状態では,リード/ライトゴーは受け
つけず(セレクタ16で断となっている),リフレッシュ
ゴーを用いてリード/ライトゴーと同様の起動をかけ
る。
つけず(セレクタ16で断となっている),リフレッシュ
ゴーを用いてリード/ライトゴーと同様の起動をかけ
る。
この場合,リフレッシュパイプライン1には,例えば
FF1〜FF7の7個のフリップフロップがあり,最後段のフ
リップフロップであるFF7の出力信号を用いる。このフ
リップフロップFF7は,リフレッシュゴー信号が入って
D−RAMのリフレッシュを行い,その終了時にハイレベ
ルの出力「1」を出す。
FF1〜FF7の7個のフリップフロップがあり,最後段のフ
リップフロップであるFF7の出力信号を用いる。このフ
リップフロップFF7は,リフレッシュゴー信号が入って
D−RAMのリフレッシュを行い,その終了時にハイレベ
ルの出力「1」を出す。
このハイレベルの信号「1」をリード/ライト信号と
みなしてリード/ライトパイプライン10に起動をかけ
る。
みなしてリード/ライトパイプライン10に起動をかけ
る。
これにより,リード/ライトパイプライン10で処理が
なされると共に,リード/ライトパイプライン10からの
信号でセレクト信号生成部15はリセットされ,その結
果,セレクタ16は図示点線位置に戻る。
なされると共に,リード/ライトパイプライン10からの
信号でセレクト信号生成部15はリセットされ,その結
果,セレクタ16は図示点線位置に戻る。
上記のようにしたので,記憶装置の診断を行う際に,
リード/ライトを行うタイミングを作る必要がなくな
る。
リード/ライトを行うタイミングを作る必要がなくな
る。
このため,従来のような内蔵テスタは不要となり,従
来と同様な診断が簡単な構成の装置で実現できる。
来と同様な診断が簡単な構成の装置で実現できる。
以下,本発明の実施例を図面に基づいて説明する。
第2図は,本発明の1実施例のブロック図であり,第
3図はそのタイミングチャートである。
3図はそのタイミングチャートである。
図において,1はリフレッシュパイプラインであり,内
部に,例えば7個のフリップフロップ回路FF1〜FF7があ
る。
部に,例えば7個のフリップフロップ回路FF1〜FF7があ
る。
14はセレクト信号生成部としてのフリップフロップ回
路(セット,リセット型),10はリード/ライトパイプ
ラインである。
路(セット,リセット型),10はリード/ライトパイプ
ラインである。
また,アンド回路12,13及びオア回路11はセレクタを
構成する。
構成する。
テストモードでない時は,フリップフロップ回路14か
ら,アンド回路12にはのハイレベル信号「1」が入
り,アンド回路13にはQのローレベル信号「0」が入
る。
ら,アンド回路12にはのハイレベル信号「1」が入
り,アンド回路13にはQのローレベル信号「0」が入
る。
この状態でMCU(メモリ制御装置)から,リード/ラ
イトゴー(R/W−GO)が来ると,アンド回路12,オア回路
11を通りリード/ライトパイプライン10に入り,起動を
かけ,処理をする。
イトゴー(R/W−GO)が来ると,アンド回路12,オア回路
11を通りリード/ライトパイプライン10に入り,起動を
かけ,処理をする。
次に,診断時,SVPより出されたテストモードの信号が
フリップフロップ回路14に入ると,このフリップフロッ
プ回路はセットされ,その出力Qを「1」とし,出力
を「0」にする。
フリップフロップ回路14に入ると,このフリップフロッ
プ回路はセットされ,その出力Qを「1」とし,出力
を「0」にする。
したがって,アンド回路12の一方の入力には,「0」
が入るから,MCUからのリード/ライト信号は,このアン
ド回路12で断となる。
が入るから,MCUからのリード/ライト信号は,このアン
ド回路12で断となる。
この状態で(イ)のようにリフレッシュゴー(REF−G
O)信号がリフレッシュパイプライン1に入ると,リフ
レッシュが行われる。
O)信号がリフレッシュパイプライン1に入ると,リフ
レッシュが行われる。
そして,リフレッシュ終了の際,リフレッシュパイプ
ライン1内の最後部のフリップフロップFF7からハイレ
ベル信号「1」が出される。
ライン1内の最後部のフリップフロップFF7からハイレ
ベル信号「1」が出される。
この信号「1」はアンド13を通り(アンド13の一方の
入力にはハイレベルのQ信号が入っている),オア回路
11を通ってリード/ライトパイプライン10へ送られ,
(ロ)のようなリード/ライトゴー(R/W−GO)信号と
して起動をかける。
入力にはハイレベルのQ信号が入っている),オア回路
11を通ってリード/ライトパイプライン10へ送られ,
(ロ)のようなリード/ライトゴー(R/W−GO)信号と
して起動をかける。
これにより,リード/ライト処理が行われると共に,
フリップフロップ回路14をリセットする。
フリップフロップ回路14をリセットする。
以上説明したように,本発明によれば次のような効果
がある。
がある。
すなわち,従来のような複雑な構成で大型の内蔵テス
タが不要であるから,記憶装置の診断方式が簡単な構成
で実現できる効果がある。
タが不要であるから,記憶装置の診断方式が簡単な構成
で実現できる効果がある。
第1図は,本発明の原理図, 第2図は,本発明の1実施例のブロック図, 第3図は前記実施例のタイミングチャート, 第4図は従来例のブロック図, 第5図は従来例のタイミングチャートである。 1…リフレッシュパイプライン,10…リード/ライトパ
イプライン,15…セレクト信号生成部,16…セレクタ,R/W
−GO…リード/ライトゴー信号,REF−GO…リフレッシュ
ゴー信号,FF…フリップフロップ。
イプライン,15…セレクト信号生成部,16…セレクタ,R/W
−GO…リード/ライトゴー信号,REF−GO…リフレッシュ
ゴー信号,FF…フリップフロップ。
Claims (1)
- 【請求項1】ダイナミック型RAMから成る記憶装置の診
断を行う記憶装置の診断方法において、 前記記憶装置に対するリフレッシュをパイプライン処理
で行うリフレッシュパイプライン(1)と、前記リフレ
ッシュパイプライン(1)の出力側、及び前記記憶装置
に対しリード/ライトを行うためのリード/ライト信号
が伝送される外部信号ライン側の切り替えを行うセレク
タ(16)と、前記セレクタ(16)に対するセレクト信号
を生成するセレクト信号生成部(15)と、前記セレクタ
(16)の出力側に接続され、前記記憶装置に対するリー
ド/ライトをパイプライン処理で行うリード/ライトパ
イプライン(10)とを備え、 前記記憶装置の診断時には、セレクト信号生成部(15)
で生成したセレクト信号により、セレクタ(16)をリフ
レッシュパイプライン(1)の出力側が選択されるよう
に切り替えて、リフレッシュパイプライン(1)とリー
ド/ライトパイプライン(10)とを接続し、 リフレッシュ終了時にリフレッシュパイプライン(1)
から出力される信号をリード/ライト信号と見なして、
リード/ライトパイプライン(10)へ起動をかけること
により診断を行うことを特徴とした記憶装置の診断方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1060473A JP2505571B2 (ja) | 1989-03-13 | 1989-03-13 | 記憶装置の診断方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1060473A JP2505571B2 (ja) | 1989-03-13 | 1989-03-13 | 記憶装置の診断方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02238541A JPH02238541A (ja) | 1990-09-20 |
JP2505571B2 true JP2505571B2 (ja) | 1996-06-12 |
Family
ID=13143278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1060473A Expired - Lifetime JP2505571B2 (ja) | 1989-03-13 | 1989-03-13 | 記憶装置の診断方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2505571B2 (ja) |
-
1989
- 1989-03-13 JP JP1060473A patent/JP2505571B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02238541A (ja) | 1990-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS61204744A (ja) | 診断機能を有するram内蔵lsiおよびその診断方法 | |
JPH11306798A (ja) | メモリ装置のテスト容易化回路 | |
JP2505571B2 (ja) | 記憶装置の診断方法 | |
JPH03138742A (ja) | メモリシステム | |
JPH0535391B2 (ja) | ||
JP2007179731A (ja) | メモリロジック複合半導体装置及びメモリテスト方法 | |
US6112316A (en) | System for use of bus parking states to communicate diagnostic information | |
JPH11144498A (ja) | 半導体装置の試験回路 | |
JP2877505B2 (ja) | Lsi実装ボード及びデータ処理装置 | |
JP2545719Y2 (ja) | メモリ試験データ選択回路 | |
JP2641917B2 (ja) | メモリ素子 | |
JP2740459B2 (ja) | 半導体記憶装置 | |
JPH0523449B2 (ja) | ||
JPS6349811B2 (ja) | ||
JPH02276090A (ja) | 半導体メモリ集積回路 | |
JPH0158597B2 (ja) | ||
JPH0498698A (ja) | 半導体メモリ用オンチップテスト方式 | |
JPH03127145A (ja) | 情報処理装置 | |
JPH04106647A (ja) | メモリ診断方式 | |
JPH0242545A (ja) | 記憶装置 | |
JPH03142536A (ja) | 記憶装置の診断方式 | |
JPH04134700A (ja) | ダイナミック型半導体記憶装置 | |
JPH04130943A (ja) | メモリ診断方式 | |
JPH03110489A (ja) | パターン発生装置 | |
JPH07280893A (ja) | 半導体メモリ試験装置 |