JPH04134700A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH04134700A JPH04134700A JP2254448A JP25444890A JPH04134700A JP H04134700 A JPH04134700 A JP H04134700A JP 2254448 A JP2254448 A JP 2254448A JP 25444890 A JP25444890 A JP 25444890A JP H04134700 A JPH04134700 A JP H04134700A
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- JP
- Japan
- Prior art keywords
- data
- test mode
- address
- memory cell
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000002950 deficient Effects 0.000 claims abstract description 12
- 230000007547 defect Effects 0.000 abstract description 6
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型半導体記憶装置に関し、特にテ
ストモード機能を備えたダイナミック型半導体記憶装置
に間する。
ストモード機能を備えたダイナミック型半導体記憶装置
に間する。
従来、ダイナミック型半導体記憶装置は、試験時間を短
縮するなめにテストモード機能を内蔵している。テスト
モード機能は、内部を疑似的に多ビット構成に換え、試
験ワード数を減らして試験時間を短縮するものである。
縮するなめにテストモード機能を内蔵している。テスト
モード機能は、内部を疑似的に多ビット構成に換え、試
験ワード数を減らして試験時間を短縮するものである。
従来のダイナミック型半導体記憶装置のテストモード機
能は、同一アドレスで指定される多ビットのメモリセル
に同一のデータが書込まれ、読出し時にはこの多ビット
のメモリセルのデータの一致、不一致の情報を出力する
構成となっていた。
能は、同一アドレスで指定される多ビットのメモリセル
に同一のデータが書込まれ、読出し時にはこの多ビット
のメモリセルのデータの一致、不一致の情報を出力する
構成となっていた。
例えば、４ＭワードＸ１ビット構成のダイナミック型半
導体記憶装置の場合、テストモード時には内部を疑似的
に５１２にワード×８ビット構成とし、外部から入力し
た１ビットデータを１サイクルで８ビット同時に書込む
と、外部からはみがけ上５１２にワード×１ビット構成
となる。読出し時には、同時に書込まれた８ビットのデ
ータを比較し、すべてのデータが一致すればパス、１つ
でも違えばフェイルとしてそのパス フェイルのデータ
を１ビットデータとして外部に８カする。
導体記憶装置の場合、テストモード時には内部を疑似的
に５１２にワード×８ビット構成とし、外部から入力し
た１ビットデータを１サイクルで８ビット同時に書込む
と、外部からはみがけ上５１２にワード×１ビット構成
となる。読出し時には、同時に書込まれた８ビットのデ
ータを比較し、すべてのデータが一致すればパス、１つ
でも違えばフェイルとしてそのパス フェイルのデータ
を１ビットデータとして外部に８カする。
この様にテスト・モード機能とは、例えば５１２にワー
ドの読み書きで４Ｍワード分のメモリセルをテストする
機能である。
ドの読み書きで４Ｍワード分のメモリセルをテストする
機能である。
上述した従来のダイナミック型半導体記憶装置は、１サ
イクルで書込む多ビット分のデータが同一データとなっ
ているので、不良検出能力が低いという欠点がある。さ
らに読出し時にはデータの一致、不一致の情報しか得ら
れないので、エラー発生の有無しか検出できず、エラー
ピットを検出することができないという欠点がある。
イクルで書込む多ビット分のデータが同一データとなっ
ているので、不良検出能力が低いという欠点がある。さ
らに読出し時にはデータの一致、不一致の情報しか得ら
れないので、エラー発生の有無しか検出できず、エラー
ピットを検出することができないという欠点がある。
本発明のダイナミック型半導体記憶装置は、複数のメモ
リセルを配列し選択された前記メモリセルに対してデー
タの書込み、読出しを行うメモリセルアレイと、テスト
モードのテストパターン取込み動作時には外部からのパ
ターンデータ及び反転データをデータ出力端へ伝達し、
前記テストモードのテスト結果出力動作時には内部デー
タ入力端のデータを外部へ出力し、前記テストモードの
書込み動作時、読出し動作時、及び通常動作時には外部
からのアドレス信号をアドレス出力端へ伝達するアドレ
スバッファ回路と、このアドレスバッファ回路のアドレ
ス出力端からのアドレス信号により通常動作時には１ビ
ット構成で前記メモリセルアレイのメモリセルを選択し
、前記テストモードの書込動作時、読出し動作時には複
数ビット構成で前記メモリセルアレイのメモリセルを選
択するアドレスデコーダと、入力されたパターンデータ
を記憶し出力するレジスタと、前記テストモードの書込
み動作時に前記レジスタの出力データを入力された反転
データにより反転して前記メモリセルアレイへ供給する
論理回路と、通常動作時のデータの入出力、及びテスト
判定結果の出力を行う入出力バッファ回路と、前記テス
トモードのテストパターン取込み動作時には前記アドレ
スバッファ回路のデータ出力端からのパターンデータ及
び反転データを記憶してこのパターンデータを前記レジ
スタへ出力し、前記テストモードの書込み動作時には前
記反転データを前記論理回路へ出力し、前記テストモー
ドの読出し動作時には前記メモリセルアレイから読出さ
れたデータを記憶されている前記パターンデータ及び反
転データと比較し一致、不一致の判定及び不一致のとき
の不良アドレスの検出を行い、前記テストモードのテス
ト結果出力動作時には前記一致、不一致のテスト判定結
果のデータを前記入出力バッファ回路へ伝達し、不良ア
ドレスのデータを前記アドレスバッファ回路の内部デー
タ入力端へ伝達し、かつ各部の動作制御を行うテストモ
ード制御回路とを有している。
リセルを配列し選択された前記メモリセルに対してデー
タの書込み、読出しを行うメモリセルアレイと、テスト
モードのテストパターン取込み動作時には外部からのパ
ターンデータ及び反転データをデータ出力端へ伝達し、
前記テストモードのテスト結果出力動作時には内部デー
タ入力端のデータを外部へ出力し、前記テストモードの
書込み動作時、読出し動作時、及び通常動作時には外部
からのアドレス信号をアドレス出力端へ伝達するアドレ
スバッファ回路と、このアドレスバッファ回路のアドレ
ス出力端からのアドレス信号により通常動作時には１ビ
ット構成で前記メモリセルアレイのメモリセルを選択し
、前記テストモードの書込動作時、読出し動作時には複
数ビット構成で前記メモリセルアレイのメモリセルを選
択するアドレスデコーダと、入力されたパターンデータ
を記憶し出力するレジスタと、前記テストモードの書込
み動作時に前記レジスタの出力データを入力された反転
データにより反転して前記メモリセルアレイへ供給する
論理回路と、通常動作時のデータの入出力、及びテスト
判定結果の出力を行う入出力バッファ回路と、前記テス
トモードのテストパターン取込み動作時には前記アドレ
スバッファ回路のデータ出力端からのパターンデータ及
び反転データを記憶してこのパターンデータを前記レジ
スタへ出力し、前記テストモードの書込み動作時には前
記反転データを前記論理回路へ出力し、前記テストモー
ドの読出し動作時には前記メモリセルアレイから読出さ
れたデータを記憶されている前記パターンデータ及び反
転データと比較し一致、不一致の判定及び不一致のとき
の不良アドレスの検出を行い、前記テストモードのテス
ト結果出力動作時には前記一致、不一致のテスト判定結
果のデータを前記入出力バッファ回路へ伝達し、不良ア
ドレスのデータを前記アドレスバッファ回路の内部デー
タ入力端へ伝達し、かつ各部の動作制御を行うテストモ
ード制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、複数のメモリセルを配列し選択されたメ
モリセルに対してデータの書込み、読出しを行うメモリ
セルアレイ１と、テストモードのテストパターン取込み
動作時には外部からのパターンデータ及び反転データ（
これらをＤＴＴとする）をデータ出力端へ伝達し、テス
トモードのテスト結果出力動作時には内部データ入力端
のデータ（ＤＴＲ＞を外部へ出力し、テストモードの書
込み動作時、読出し動作時、及び通常動作時には外部か
らのアドレス信号ＡＤをアドレス出力端へ伝達するアド
レスバッファ回路２と、このアドレスバッファ回路２の
アドレス出力端からのアドレス信号により通常動作時に
は１ビット構成でメモリセルアレイ１のメモリセルを選
択し、テストモードの書込み動作時、読出し動作時には
複数ビット構成でメモリセルアレイ１のメモリセルを選
択するロウアドレスデコーダ３及びカラムアドレスデコ
ーダ４と、入力されたパターンデータを記憶し出力する
レジスタ６と、テストモードの書込み動作時にレジスタ
６の出力データをＩ１０バッファ８から入力された反転
データにより反転してメモリセルアレイ１へ供給する論
理回路７と、テストモードのテストパターン取込み動作
時にはアドレスバッファ回路２のデータ出力端からのパ
ターンデータ及び反転データ（ＤＴ□）を記憶してこの
パターンデータをレジスタ６へ出力し、テストモードの
書込み動作時には反転データをＩ１０バッファ８を介し
て論理回路７へ出力し、テストモードの読出し動作時に
はメモリセルアレイ１から読出されたデータを記憶され
ているパターンデータ及び反転データと比較し一致、不
一致の判定及び不一致のときの不良アドレスの検出を行
い、テストモードのテスト結果出力動作時には一致。
モリセルに対してデータの書込み、読出しを行うメモリ
セルアレイ１と、テストモードのテストパターン取込み
動作時には外部からのパターンデータ及び反転データ（
これらをＤＴＴとする）をデータ出力端へ伝達し、テス
トモードのテスト結果出力動作時には内部データ入力端
のデータ（ＤＴＲ＞を外部へ出力し、テストモードの書
込み動作時、読出し動作時、及び通常動作時には外部か
らのアドレス信号ＡＤをアドレス出力端へ伝達するアド
レスバッファ回路２と、このアドレスバッファ回路２の
アドレス出力端からのアドレス信号により通常動作時に
は１ビット構成でメモリセルアレイ１のメモリセルを選
択し、テストモードの書込み動作時、読出し動作時には
複数ビット構成でメモリセルアレイ１のメモリセルを選
択するロウアドレスデコーダ３及びカラムアドレスデコ
ーダ４と、入力されたパターンデータを記憶し出力する
レジスタ６と、テストモードの書込み動作時にレジスタ
６の出力データをＩ１０バッファ８から入力された反転
データにより反転してメモリセルアレイ１へ供給する論
理回路７と、テストモードのテストパターン取込み動作
時にはアドレスバッファ回路２のデータ出力端からのパ
ターンデータ及び反転データ（ＤＴ□）を記憶してこの
パターンデータをレジスタ６へ出力し、テストモードの
書込み動作時には反転データをＩ１０バッファ８を介し
て論理回路７へ出力し、テストモードの読出し動作時に
はメモリセルアレイ１から読出されたデータを記憶され
ているパターンデータ及び反転データと比較し一致、不
一致の判定及び不一致のときの不良アドレスの検出を行
い、テストモードのテスト結果出力動作時には一致。
不一致のテスト判定結果のデータをＩ１０バッファ８へ
伝達すると共に不良アドレスのデータ（ＤＴＡ）をアド
レスバッファ回路２の内部データ入力端へ伝達し、かつ
上記各部の動作制御を行うテストモード制御回路５と、
通常動作時の入力データＤＴ＋ 、出力データＤＴＯの
入出力、テストモード時のテスト判定結果の伝達、及び
反転データの論理回路７への伝達を行うＩ１０バッファ
８と、通常動作時の入力データＤ Ｔ ＋の入力制御を
行う入力バッファ回路９と、通常動作時の出力データＤ
ＴＯの出力制御、テストモード時のテスト判定結果（Ｄ
ＴＲ＞の出力制御を行う出力バッファ回路１０とを有す
る構成となっている。
伝達すると共に不良アドレスのデータ（ＤＴＡ）をアド
レスバッファ回路２の内部データ入力端へ伝達し、かつ
上記各部の動作制御を行うテストモード制御回路５と、
通常動作時の入力データＤＴ＋ 、出力データＤＴＯの
入出力、テストモード時のテスト判定結果の伝達、及び
反転データの論理回路７への伝達を行うＩ１０バッファ
８と、通常動作時の入力データＤ Ｔ ＋の入力制御を
行う入力バッファ回路９と、通常動作時の出力データＤ
ＴＯの出力制御、テストモード時のテスト判定結果（Ｄ
ＴＲ＞の出力制御を行う出力バッファ回路１０とを有す
る構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するためのテストモー
ドのテストパターン取込み動作時の各部信号の波形図で
ある。
ドのテストパターン取込み動作時の各部信号の波形図で
ある。
テストモード、及びテストモードの各動作の設定は、外
部から入力されるローアドレスストローブ信号ＲＡＳ、
カラムアドレスストローブ信号ＣＡＳ、及びライトイネ
ーブル信号Ｔ「により行なわれる。
部から入力されるローアドレスストローブ信号ＲＡＳ、
カラムアドレスストローブ信号ＣＡＳ、及びライトイネ
ーブル信号Ｔ「により行なわれる。
テストモード時、テスト用のパターンデータ及び反転デ
ータは、これら信号を第２図に示すようなタイミング及
びレベルとすることにより、アドレスバッファ回路２を
経由してテストモード制御回路５へ取込まれ記憶される
。
ータは、これら信号を第２図に示すようなタイミング及
びレベルとすることにより、アドレスバッファ回路２を
経由してテストモード制御回路５へ取込まれ記憶される
。
取込まれたパターンデータはレジスタ６にも書込まれる
。
。
テストモードの書込み動作時には、レジスタ６から出力
されるパターンデータをＩ１０バッファ８から出力され
る反転データにしたがって論理回路７で反転し、メモリ
セルアレイ１へ供給し、複数ビットのメモリセルへ書込
む。
されるパターンデータをＩ１０バッファ８から出力され
る反転データにしたがって論理回路７で反転し、メモリ
セルアレイ１へ供給し、複数ビットのメモリセルへ書込
む。
次に、テストモードの読出し動作時には、メモリセルア
レイ１から読出されたデータをテストモード制御回路５
でその内部に記憶されているパターンデータ、その反転
データと比較する。
レイ１から読出されたデータをテストモード制御回路５
でその内部に記憶されているパターンデータ、その反転
データと比較する。
このどちらかのデータと読出しデータとが一致すればパ
ス、１ビットでも違っていればフェイルとしてパス（反
転、非反転データ）、フェイルのテスト判定結果のデー
タＤ Ｔ ＲをＩ１０バッファ８、出力バッフ回路１０
を経由して外部へ出力する。（例えば、パス（反転）・
・ “１“、パス（非反転）・・“”ｏ”、フェイル・
・ハイインピーダンス） さらにフェイル時には不良ビットのアドレスのデータＤ
ＴＡをアドレスバッファ回路２を経由して外部へ出力す
る。
ス、１ビットでも違っていればフェイルとしてパス（反
転、非反転データ）、フェイルのテスト判定結果のデー
タＤ Ｔ ＲをＩ１０バッファ８、出力バッフ回路１０
を経由して外部へ出力する。（例えば、パス（反転）・
・ “１“、パス（非反転）・・“”ｏ”、フェイル・
・ハイインピーダンス） さらにフェイル時には不良ビットのアドレスのデータＤ
ＴＡをアドレスバッファ回路２を経由して外部へ出力す
る。
以上のようにテストモード時にその書込みデータを任意
のパターンに設定できるので、不良検出能力を高めると
ともに、フェイルを検出した場合にはアドレスバッファ
回路２から出力される不良ビットのアドレスのデータに
より、同時に試験しているメモリセルのうちどのメモリ
セルが不良であるかが特定できる。
のパターンに設定できるので、不良検出能力を高めると
ともに、フェイルを検出した場合にはアドレスバッファ
回路２から出力される不良ビットのアドレスのデータに
より、同時に試験しているメモリセルのうちどのメモリ
セルが不良であるかが特定できる。
以上説明したように本発明は、テストモード時に外部か
ら書込み可能なレジスタを設け、このレジスタの内容を
書込みパターンとして使用し、不良が起きた場合にはそ
の不良ビ・ソトのアドレスのデータを外部に出力する構
成とすることにより、不良検出能力を高めることかでき
、かつ不良ビットのアドレスを検出することができる効
果がある。
ら書込み可能なレジスタを設け、このレジスタの内容を
書込みパターンとして使用し、不良が起きた場合にはそ
の不良ビ・ソトのアドレスのデータを外部に出力する構
成とすることにより、不良検出能力を高めることかでき
、かつ不良ビットのアドレスを検出することができる効
果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示された実施例の動作を説明するためのテスト
モード時の各部信号の波形図である。 １・・・メモリセルアレイ、２・・・アドレスバッファ
回路、３・・・ロウアドレスデコータ、４・・カラムア
ドレスデコーダ、５・テストモード制御回路、６・・レ
ジスタ、７・・・論理回路、８・・ｌ 、／○バッファ
、９・・・入力バッファ回路、１０・・出力バッファ回
路。
第１図に示された実施例の動作を説明するためのテスト
モード時の各部信号の波形図である。 １・・・メモリセルアレイ、２・・・アドレスバッファ
回路、３・・・ロウアドレスデコータ、４・・カラムア
ドレスデコーダ、５・テストモード制御回路、６・・レ
ジスタ、７・・・論理回路、８・・ｌ 、／○バッファ
、９・・・入力バッファ回路、１０・・出力バッファ回
路。
Claims (1)
- 複数のメモリセルを配列し選択された前記メモリセル
に対してデータの書込み、読出しを行うメモリセルアレ
イと、テストモードのテストパターン取込み動作時には
外部からのパターンデータ及び反転データをデータ出力
端へ伝達し、前記テストモードのテスト結果出力動作時
には内部データ入力端のデータを外部へ出力し、前記テ
ストモードの書込み動作時、読出し動作時、及び通常動
作時には外部からのアドレス信号をアドレス出力端へ伝
達するアドレスバッファ回路と、このアドレスバッファ
回路のアドレス出力端からのアドレス信号により通常動
作時には１ビット構成で前記メモリセルアレイのメモリ
セルを選択し、前記テストモードの書込動作時、読出し
動作時には複数ビット構成で前記メモリセルアレイのメ
モリセルを選択するアドレスデコーダと、入力されたパ
ターンデータを記憶し出力するレジスタと、前記テスト
モードの書込み動作時に前記レジスタの出力データを入
力された反転データにより反転して前記メモリセルアレ
イへ供給する論理回路と、通常動作時のデータの入出力
、及びテスト判定結果の出力を行う入出力バッファ回路
と、前記テストモードのテストパターン取込み動作時に
は前記アドレスバッファ回路のデータ出力端からのパタ
ーンデータ及び反転データを記憶してこのパターンデー
タを前記レジスタへ出力し、前記テストモードの書込み
動作時には前記反転データを前記論理回路へ出力し、前
記テストモードの読出し動作時には前記メモリセルアレ
イから読出されたデータを記憶されている前記パターン
データ及び反転データと比較し一致、不一致の判定及び
不一致のときの不良アドレスの検出を行い、前記テスト
モードのテスト結果出力動作時には前記一致、不一致の
テスト判定結果のデータを前記入出力バッファ回路へ伝
達し、不良アドレスのデータを前記アドレスバッファ回
路の内部データ入力端へ伝達し、かつ各部の動作制御を
行うテストモード制御回路とを有することを特徴とする
ダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254448A JPH04134700A (ja) | 1990-09-25 | 1990-09-25 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254448A JPH04134700A (ja) | 1990-09-25 | 1990-09-25 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134700A true JPH04134700A (ja) | 1992-05-08 |
Family
ID=17265152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254448A Pending JPH04134700A (ja) | 1990-09-25 | 1990-09-25 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238932B1 (ko) * | 1996-01-12 | 2000-03-02 | 오우라 히로시 | 다중비트 시험 패턴 발생기 |
| JP2005149713A (ja) * | 2003-11-14 | 2005-06-09 | Samsung Electronics Co Ltd | 半導体メモリ装置およびこの装置のテストパターンデータ発生方法 |
-
1990
- 1990-09-25 JP JP2254448A patent/JPH04134700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238932B1 (ko) * | 1996-01-12 | 2000-03-02 | 오우라 히로시 | 다중비트 시험 패턴 발생기 |
| JP2005149713A (ja) * | 2003-11-14 | 2005-06-09 | Samsung Electronics Co Ltd | 半導体メモリ装置およびこの装置のテストパターンデータ発生方法 |
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