KR100238932B1

KR100238932B1 - 다중비트 시험 패턴 발생기

Info

Publication number: KR100238932B1
Application number: KR1019960706235A
Authority: KR
Inventors: 겐이치 후지사키
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1996-01-12
Filing date: 1996-01-12
Publication date: 2000-03-02
Also published as: KR970705759A

Abstract

본 발명은 고속이고 다중 비트 데이타 폭을 갖는 반도체 메모리용 시험 패턴 발생기를 소형으로 염가에 제공하는데 있다. 이를 실현하기 위해, 피 측정 소자(5)의 데이타 폭의 n분의 1의 데이타 폭을 갖는 데이타 연산부(30)와, 인스트럭션 메모리(131)로부터 설정되는 n비트로 이루어지는 레지스터A(141)와, 상기 레지스터A(141)의 출력 신호에 의해 상기 데이타 연산부(30)의 출력 신호의 통과를 제어하는 n개의 제어 논리부(151-154)를 설치하여, 다중 비트 시험 패턴 발생기를 구성한다. 또한. 상기 제어 논리부의 구성으로서, 상기 레지스터A(141)의 출력 신호에 따라서 상기 데이타 연산부(30)의 출력 신호를 통과시키는 AND 게이트와, 고정 출력을 발생시키는 논리합 게이트를 설치하여 구성하여도 좋다. 또한, 플래그 레지스터(34)에 의해 반전 동작하는 배타적 논리합 게이트(35)를 설치하여 구성해도 좋다.

Description

다중비트 시험 패턴 발생기

종래의 피 측정 소자의 불량 여부(良否)를 시험하는 반도체 시험 장치의 구성예를 제5도에 도시한다. 제5도는 피 측정 소자가 메모리인 경우의 예이고, 이 제5도에 도시된 바와 같이, 피 시험 메모리(이하, MUT라 칭함)용으로 어드레스 발생부(2)로부터 어드레스 신호가 공급되며, 데이타 발생부(3)로부터 데이타 신호가 공급된다. 이들 신호를 데이타 셀렉터(4)에 의해 피 시험 메모리의 핀 배치 등의 사양에 맞추어 배열하여, 피 시험 메모리(5)에 제공한다. 피 시험 메모리(5)에 기록을 완료한 후. 독출시에는 판독 데이타가 논리 비교기(6)에 제공된다. 이와 동시에, 데이타 발생부(3)에서 발생된 데이타 신호가 기대치 데이타로서, 데이타 셀렉터(4)를 통해서 논리 비교기(6)에 공급된다. 시퀀스 제어부(1)는 상기 어드레스 발생부(2) 및 데이타 발생부(3)를 제어한다. 그리고, 패턴 발생기는 이들 각각의 어드레스 발생부(2), 데이타 발생부(3) 및 시뭔스 제어부(1)로 구성된다

제6도에, 종래의 데이타 발생부(3)의 구성예를 도시한다. 제6도에 도시된 바와 같이, 인스트럭션 메모리(31)로부터 연산부(32)로 공급된 데이타는 데이타 연산부(30)에서 각종 연산이 이루어진다. 즉, 레지스터(33)에 의해, 연산 결과가 다시 연산부(32)로 공급되고, 가감 연산이나 시프트 연산 등의 처리가 이루어져 출력된다. 상기 연산부(32)의 출력은 배타적 논리합 게이트(35)에 제공된다. 배타적 논리합 게이트(37)는 플래그 레지스터(34)의 출력에 의해 제어되며, 플래그 레지스터(34)의 출력이 ''1''인 경우에는 반전을 행하는 기능을 한다. 배타적 논리합 게이트(37)로부터의 데이타 신호는 데이타 셀렉터(4)에 제공된다.

전술한 바와 같이, 데이타 발생부(3)로부터 출력되는 데이타 신호는 일반적으로 다중 비트 데이타 폭으로 구성되고 있고, 이 데이타 폭은 현재 상태로서는 18비트 또는 36비트인 경우가 대부분이다. 이것은 피 시험 메모리(MUT)의 데이터 폭의 확장에 대응하여 데이타 발생부의 비트수가 확장되고 있기 때문이다.

그러나, 이와 같은 방식으로 데이타 발생부를 MUT의 72비트나 144비트 데이타 폭에 대응시키고, MUT의 고속 동작에도 대응시키고자 하면, 데이타 패턴 발생용의 데이타 연산부(37), 즉 연산기와 레지스터와 그 주변 회로의 하드웨어 규모가 크게 된다. 그리고, 패턴 발생기가 대형화되고, 고가격화된다.

또한, 고속 다중 비트 연산기를 실현하기 위해서는 수비트씩으로 분할하여 비트 슬라이스 구조를 취하고, 이것을 다단의 파이프 라인 구조로 동작시키는 것이 일반적인 방법이다. 이 경우, 데이타 비트 폭이 2배가 된다고 해서 하드웨어량의 증가는 통상 2배로는 안정화되지 않고, 수배의 하드웨어량이 되어 버린다.

근래, 고속 컴퓨터의 프로세서 등에 사용되는 캐시·메모리는 데이타 폭의 다중 비트화와 고속화가 진행되고 있다. 그리고, 비트 폭은 36비트나 72비트, 또는 144비트도 예측되고 있다. 이러한 고속 다중 비트 메모리를 시험하기 위해서는 고속의 시험 장치가 필요하게 되고, 이 시험 장치에 탑재되는 고속이고 다중 비트 데이타인 패턴 발생기를 종래의 기술로 구성하면, 장치의 대형화나 고가격화를 초래하게 된다.

본 발명은 피 측정 소자를 시험하기 위한 시험 패턴 발생기에 관한 것으로, 특히 고속이고 다중 비트인 반도체 메모리를 시험하기 위한 다중 비트 시험 패턴 발생기에 관한 것이다.

제1도는 본 발명에 따른 72비트 데이타 폭의 다중 비트 시험 패턴 발생기의 예를 도시한 도면이다.

제2도는 다중 비트 시험 패턴 발생기 중의 제어 논리부의 구성예를 도시한 도면이다.

제3(a)도는 ''1''이 순서대로 비트 0에서 71까지 시프트하는 다중 비트 패턴의 예를 도시한 도면이다.

제3(b)도는 ''0''이 순서대로 비트 0에서 71까지 시프트하는 다중 비트 패턴의 예를 도시한 도면이다.

제4도는 본 발명에 따른 72비트의 시프트 패턴의 발생예를 도시한 도면이다.

제5도는 종래의 피 측정 소자의 불량 여부를 시험하는 반도체 시험 장치의 구성예를 도시 한 도면이다.

제6도는 종래의 데이타 발생부(3)의 구성예를 도시한 도면이다.

본 발명의 목적은 이와 같은 전술한 문제점을 해결하여, 고속이고 다중 비트데이타 폭인 반도체 메모리용 시험 패턴 발생기를 소형으로 염가에 제공하고자 하는 것이다.

본 발명에 있어서는 다중 비트 데이타 폭으로 이루어진 피 시험 메모리(5)를 시험하기 위한 데이타 연산부(30)를 갖는 시험 패턴 발생기에 있어서, 피 시험 메모리(5)의 데이타 폭의 n분의 1의 데이타 폭을 갖는 데이타 연산부(30)를 설치한다. 그리고, 인스트럭션 메모리(131)로부터의 제어 신호에 의해 설정되는 n비트로 이루어진 레지스터A(141)를 설치한다. 그리고 상기 레지스터A(141)의 출력 신호에 의해 상기 데이타 연산부(30)의 출력 신호의 통과를 제어하는 n개의 제어 논리부(151-154)를 설치하여 다중 비트 시험 패턴 발생기를 구성한다.

상기 기재된 다중 비트 시험 패턴 발생기에 있어서, 상기 제어 논리부(151∼154)의 구성으로서, 상기 레지스터A(141)의 출력 신호에 따라서 데이타 연산부(30)의 출력 신호를 통과시키는 AND 게이트(201, 202, 203)를 설치한다. 그리고, 상기 레지스터A(141)의 출력 신호에 따라서 고정 출력을 발생시키는 논리합 게이트(204, 205, 206)를 설치하여 다중 비트 시험 패턴 발생기를 구성하여도 좋다.

상기한 각 다중 비트 시험 패턴 발생기에 있어서, 상기 데이타 연산부(30)와 상기 제어 논리부(151∼154)의 사이에, 인스트럭션 메모리(131)로.부터의 신호에 의해 제어되는 플래그 레지스터(34)의 반전 신호에 의해 상기 데이타 연산부(30)의 출력 신호를 반전 동작하는 배타적 논리합 게이트(35)를 설치하여 다중 비트 시험 패턴 발생기를 구성하여도 좋다.

본 발명에 따르면, 동작 순서는 다음과 같이 된다. 우선, 데이타 패턴 발생 전에 플래그 레지스터(34)를 제로(0)로 클리어한다. 다음에 레지스터A(141)에 #1을 설정한다. 이것에 의해 제어 논리부(151)의 출력 신호(DO-Dl7A)에는 데이타 연산부(30)에서 발생된 18비트의 시프트 1 패턴이 출력된다. 다음에 레지스터A(141)에 #2를 설정한다. 이것에 의해 제어 논리부(172)의 출력 신호(D0-Dl7B)에는 데이타 연산부(30)에서 발생된 18비트의 시프트 1 패턴이 출력된다. 동일하게, 레지스터A(141)에 #4, #8을 설정함으로써, 데이타 연산부(30)에서 발생된 패턴이 제어 논리부(153, 154)의 출력 신호(D0-Dl7C, D0-Dl7D)로 출력된다. 레지스터A(141)의 출력이 ''0''인 비트는 대응하는 제어 논리부의 출력 신호를 ''0''으로 제어함으로써, 데이타 연산부(30)에서 18비트의 시프트 1 패턴이 4회 발생되고, 또한 레지스터A(141)의 설정치를 #1, #2, #4, #8로 변화시킴으로써 72비트의 시프트 1 패턴의 발생이 가능하게 된다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

제1도는 본 발명의 일실시예를 나타내는 다중 비트 시험 패턴 발생기의 블록도로서, 72비트 데이타 폭의 다중 비트 시험 패턴 발생기의 예를 도시하고 있다.

제2도는 다중 비트 시험 괘턴 발생기 중의 제어 논리부의 구성 예이다.

제3도는 다중 비트 데이타 패턴의 예로서, 72 비트 데이타 패턴의 예를 도시하고 있다. 제3(a)도는 ''1''이 순서대로 비트 0에서 71까지 시프트하는 패턴의 예이고, 제3(b)도는 ''0''이 순서대로 비트 0에서 71까지 시프트하는 패턴의 예이다. 이와 같이, 각 비트의 절반을 확인할 수 있는 것, 즉 인접하는 비트마다 독립성 있는 시험 패턴의 발생이 필요하다.

제1도에 도시된 바와 같이, 연산기(32)와 레지스터(33)는 종래와 같이 인스트럭션 메모리(131)로부터의 제어 신호에 의해 18비트 폭의 데이타 패턴을 발생한다. 또한, 1비트로 이루어지는 플래그 레지스터(34)는 종래와 같이 인스트럭션 메모리(131)로부터의 제어 신호에 의해 반전 신호(DFLG)를 발생한다. 배타적 논리합 게이트(35)는 반전 신호(DFLG)의 값이 ''1''로 설정되었을 때, 상기 18비트 폭의 데이타 패턴을 종래와 같이 반전하여 출력한다.

배타적 논리합 게이트(35)의 출력에는 제어 논리부(151∼154)를 설치하여 접속한다. 제어 논리부는 복수개를 설치하는데, 본 실시예와 같이 18비트 폭을 72비트 폭으로 확장하는 경우에는 4개(72/18=4)의 제어 논리부를 설치한다. 또한, 각 제어 논리부(151∼154)에는 배타적 논리합 게이트(35)의 출력을 접속한다.

레지스터A(141)는 인스트럭션 메모리(131)로부터의 제어 신호의 값으로 설정되는 4비트의 레지스터로서, 그 출력(DC0-3)은 각 제어 논리부(151∼154)를 각각의 비트에 대응하여 제어하는 것이다. 제1도에 도시된 바와 같이, 신호 DC0는 제어 논리부(151)를 제어하고, 출력 신호(D0-Dl7A)를 출력한다. 이것은 출력 비트 (0-17)에 대응한다. 동일하게, 신호 DCI은 제어 논리부(152)를 제어하고, 출력 신호(D7-Dl7B)를 출력한다. 이것은 출력 비트 (18-35)에 대응한다. 동일하게, 신호 DC2는 제어 논리부(153)를 제어하고, 출력 신호(D7-Dl7C)를 출력한다.

이것은 출력 비트 (36-53)에 대응한다. 동일하게. 신호 DC3은 제어 논리부(154)를 제어하고. 출력 신호(D7-Dl7D)를 출력한다. 이것은 출력 비트 (54-71)에 대응한다.

제2도에 제어 논리부(151∼154)의 내부 구성예를 도시한다. 제어 신호(DC0)가 ''1''인 경우에는 입력 신호(D0-Dl7)가 그대로 출력 신호(D0A-Dl7A)로서 출력한다. 제어 신호 DC0가 ''0''인 경우에는 입력 제어 신호(DFLG)의 값에 따라서 출력 신호(D0A-Dl7A)의 전부가 고정 출력한다. 즉, 입력 제어 신호 (DFLG)가 ''0''인 경우에는 출력 신호(D0A-Dl7A)는 모두 ''0''이 되고, 입력 제어 신호(DFLG)가 ''1''인 경우에는 출력 신호(D0A-Dl7A)는 모두 ''1''이 된다.

또한, 상기 실시예에서는 데이타의 반전을 제어 논리부(151∼154)의 전단에서 행하도록 구성하고 있지만, 제어 논리부(151∼154)의 후단에서 반전을 행하도록 구성하여도 좋다.

동작 순서는 다음과 같이 행한다. 먼저, 데이타 신호의 발생전에 플래그 레지스터(34)를 제로로 클리어한다. 다음에, 레지스터A(141)의 모든 비트(DC0-3)를 ''1''로 설정한다. 이것에 의해, 제어 논리부(151)의 출력인 데이타 신호(D0-Dl7A)에는 데이타 연산부의 출력(D0-17)이 그대로 출력되는 상태가 된다.

또한, 레지스터A(141)의 모든 비트(DC0-3)가 ''1''이기 때문에, 제어 논리부(152, 153, 154)의 각 출력 데이타 신호(D7-Dl7B, D0-Dl7C, D0-Dl7D)에도 데이타 연산부의 출력(D0-17)이 그대로 출력되는 상태가 된다

제4도는 본 발명에 따른 72비트의 시프트 패턴의 발생 예이다. 제4도에 도시된 바와 같이, 데이타 연산부(30)에 의해 18비트의 데이타(D0-17)를 순서대로 1을 시프트하는 패턴을 4회 발생시키며, 또한, 순서대로 레지스터A(141)의 데이타를 #1, #2, #4, #8로 변화시킴으로써, 제3(a)도에 도시된 바와 같은 72비트의 1 시프트 패턴의 발생이 가능하게 된다.

또한, 플래그 레지스터(34)를 1로 설정하고, 동일하게, 데이타 연산부(30)에 의해 18비트의 데이타(D0-17)틀 순서대로 1을 시프트하는 패턴을 4회 발생시키며, 또한, 순서대로 레지스터A(141)의 데이타를 #1, #2, #4, #8로 변화시킴으로써 제3(b)도에 도시된 바와 같은 72비트의 0시프트 패턴의 발생이 가능하게 된다.

일반적으로, MUT의 시험 패턴은 제3도에 도시된 바와 같은 시프트 패턴뿐만 아니라, 18비트의 데이타와 관련하여 종래와 같이 가감 연산, 논리 연산 등을 행하여 패턴 발생을 행하고, 이것을 18비트×4블록의 데이타로 전개하여 72비트의 데이타 신호를 얻는다.

이상과 같이, 72비트의 데이타 폭을 갖는 MUT의 시험용 데이타 패턴을 발생하는 데이타 발생부의 하드웨어 규모의 대형화를 억제하는 것이 가능하게 된다.

또한, 제어 논리부(151∼154)의 구성은 제2도에 도시된 바와 같이, AND 게이트(201. 202, 203, 208), 논리합 게이트(204, 205, 206) 및 인버터(207)로 구성할 수 있기 때문에 고속 동작이 가능하다. 따라서 금후 예상되는 MUT의 144비트화에 대해서도, 그 구성을. 제어 논리부를 8블록으로 확장하고, 레지스터 A의 비트 폭을 8비트로 확장하는 것으로서 용이하게 대응 가능하다. 이와 같이, 데이타 연산부의 대형화를 억제하는 효과는 더욱 크게 된다.

이상 설명한 바와 같이, 본 발명에 의하면, 고속이고 다중 비트 데이타 폭인 반도체 메모리용 시험 패턴 발생기를 소형으로 염가에 제공할 수 있다.

Claims

복수의 데이타 비트 폭으로 이루어진 피 측정 소자(5)를 시험하기 위한 데이타 연산부(30)를 갖는 시험 패턴 발생기에 있어서, 피 측정 소자(5)의 데이타 폭의 n분의 1의 데이타 폭을 갖는 데이타 연산부(30)와; 인스트럭션 메모리(131)로부터의 제어 신호에 의해 설정되는 n비트로 이루어지는 레지스터A(141)와; 상기 레지스터A(141)의 출력 신호에 의해 상기 데이타 연산부(30)의 출력 신호의 통과를 제어하는 n 개의 제어 논리부(151, 152, 153, 154)를 구비하는 것을 특징으로 하는 다중 비트 시험 패턴 발생기.
제1항에 있어서, 상기 제어 논리부(151, 152, 153, 154)는 상기 레지스터A(141)의 출력 신호에 따라서 상기 데이타 연산부(30)의 출력 신호를 통과시키는 AND 게이트(201, 202, 203)와, 상기 레지스터A(141)의 출력 신호에 따라서 고정 출력을 발생시키는 논리합 게이트(204, 205, 206)를 포함하는 것을 특징으로 하는 다중 비트 시험 패턴 발생기.
제1항 또는 제2항에 있어서, 상기 데이타 연산부(30)와 상기 제어 논리부(151, 152, 153, 154)와의 사이에, 인스트럭션 메모리(131)로부터의 신호에 의해 제어되는 플래그 레지스터(34)의 반전 신호에 의해 상기 데이타 연산부(30)의 출력 신호를 반전 동작하는 배타적 논리합 게이트(35)를 설치한 것을 특징으로 하는 다중 비트 시험 패턴 발생기.